JP3071872B2 - 光電変換素子の蓄積制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、カメラのパッシブ方
式の焦点検出装置等に用いられる光電変換素子アレイの
蓄積時間を制御する光電変換素子の蓄積制御装置に関す
るものである。

【０００２】

【従来の技術】従来のこの種の装置としては、例えば、
特開昭６１−１６７９１６号公報及び特開昭６２−１１
３４６８号公報，特願昭６１−２１９６６８号及び特願
昭６２−２７２６７号等に開示されたものがある。特開
昭６１−１６７９１６号公報に開示された装置の構成
は、光電変換素子アレイに入射する光量の平均値もしく
は和信号に基づいて蓄積時間を制御するものである。ま
た、後者の構成は、光電変換素子アレイの略最大値に基
づいて蓄積時間を制御するものである。いずれの構成も
後段の信号処理を行い易くするように信号のレベルがで
きるだけ一定になるような制御を行っている。後段にお
ける信号処理としては、遮光画素（オプティカルブラッ
ク）を基準に増幅してＡ／Ｄ変換を行ったのち、特開昭
５８−１４２３０６号，特開昭５９−１０７３１３号，
特開昭６０−１０１５１３号の各公報あるいは特願昭６
１−１６０８２４号に開示されている演算を行う構成を
採用することができる。

【０００３】しかし、前記の各構成を用いて合焦状態を
判別する装置を構成するに際しては、被写体の輝度分布
を光電変換素子アレイでサンプリングし、これを電気的
に信号処理して合焦状態を判別している。すなわち、遮
光画素を基準に信号のＡ／Ｄ変換を行うため、低コント
ラスト（輝度分布の場所的変化が小さい場合）の被写体
においては、被写体の特徴を示すパターン部よりも演算
に寄与しない信号の直流分の方が圧倒的に多くなり、量
子化エラーやノイズの影響を受けて演算の信頼性を低下
させるという問題があったため、これを解決すべく、特
願昭６３−４７６４４号等に開示されているように、例
えば図９に示すような、光電変換装置に蓄積信号の最大
値と最小値を検出する機能を持たせ、蓄積時間を制御す
る装置が知られており、焦点検出装置の低コストラスト
限界を改善するのに大いに貢献している。

【０００４】次に、図９の動作を説明する。同図は光電
変換素子に蓄積信号の最大値と最小値を検出する機能を
持たせ、これにより蓄積時間を制御する光電変換素子の
蓄積制御装置を構成する１つの光電変換素子の回路ブロ
ック図を示したものであり、ブロックＳＮＳＣＴＬ，Ｓ
ＮＯＵＴ，ＰＤＥＴ，ＢＤＥＴから成る。

【０００５】ブロックＳＮＳＣＴＬは光電変換素子であ
るバイポーラ・トランジスタＴＲ１の制御回路であり、
複数のＭＯＳトランジスタＭＯＳ５，ＭＯＳ８から構成
される。

【０００６】ブロックＳＮＯＵＴは光電変換素子の蓄積
信号を読み出す回路でＭＯＳ１０，ＭＯＳ１１，ＭＯＳ
１２，ＭＯＳ１３及びキャパシタＣｔｎ，Ｃｔｓ，から
構成される。さらに差動出力アンプＳＮＡＭＰ，ＭＯＳ
トランジスタＭＯＳ１４，ＭＯＳ１５から構成される。

【０００７】ブロックＰＤＥＴは光電変換素子列に入射
する光束を光電変換した出力の最も大きな信号を検出す
る最大信号検出回路でありバイポーラ・トランジスタＴ
Ｒ２，ＭＯＳトランジスタＭＯＳ６と図示されている数
個のＭＯＳトランジスタから構成される。

【０００８】ブロックＢＤＥＴは光電変換素子列に入射
する光束を光電変換した出力の最も小さな信号を検出す
る最小信号検出回路でありバイポーラ・トランジスタＴ
Ｒ３，ＭＯＳトランジスタＭＯＳ７と図示されている数
個のＭＯＳトランジスタから構成される。

【０００９】同図において、光電変換素子であるバイポ
ーラ・トランジスタＴＲ１のベースに接続されたＰ−チ
ャンネルＭＯＳトランジスタＭＯＳ５のゲートは共通に
接続されていて、光電変換素子のリセット用クロックφ
ｒｅｓが入力される。同ＭＯＳトランジスタのソースも
共通に接続されて定電位ＶＢＢが供給されている。ＴＲ
１のエミッタに接続されたＭＯＳトランジスタＭＯＳ８
のゲートは共通に接続されていて、リセット用クロック
φｖｒｓが入力される。また、同エミッタはＭＯＳトラ
ンジスタＭＯＳ１０を介して、キャパシタＣｔｎに、Ｍ
ＯＳトランジスタＭＯＳ１１を介して、キャパシタＣｔ
ｓにそれぞれ接続されており、各キャパシタＣｔｎ，Ｃ
ｔｓの電荷はそれぞれＭＯＳトランジスタＭＯＳ１２，
ＭＯＳ１３を介してＲＤＬＮ，ＲＤＬＳに出力され出力
アンプＳＮＡＭＰに入力される。また、ＭＯＳ１２，Ｍ
ＯＳ１３はシフトレジスタＳＮＳＲにより順次オンされ
る。レジスタＳＮＳＲは入力される読みだし用クロック
φｒｅａｄにより、“Ｈ”となる信号端が順次シフトす
るように構成されている。

【００１０】ＭＯＳ１０のゲートは共通に接続されてい
て蓄積開始用クロックφＴｎが入力される。ＭＯＳ１１
のゲートは共通に接続されていて蓄積終了用クロックφ
Ｔｓが入力される。また、出力アンプＳＮＡＭＰの入力
ＲＤＬＮ，ＲＤＬＳは、それぞれ各光電変換素子に接続
されている蓄積信号読みだし回路の共通出力ラインとな
っている。また、ＭＯＳトランジスタＭＯＳ１４，ＭＯ
Ｓ１５を介してＧＮＤに接続されている。ＭＯＳ１４，
ＭＯＳ１５のゲートには読みだし用クロックφｈｒｓが
入力されている。

【００１１】また、光電変換素子であるバイポーラ・ト
ランジスタＴＲ１のエミッタはＮ−チャンネルＭＯＳト
ランジスタＭＯＳ６のゲート，Ｐ−チャンネルＭＯＳト
ランジスタＭＯＳ７のゲートにも接続しており、光電変
換素子出力は蓄積時間中常に最大信号検出回路ＰＤＥ
Ｔ、および最小信号検出回路ＢＤＥＴに供給される。最
大信号検出回路と最小信号検出回路は互いにコンプリメ
ンタリな差動アンプ構成で、出力段はそれぞれＮＰＮト
ランジスタ，ＰＮＰトランジスタのエミッタフォロワ形
式をとっており、それぞれ出力アンプＶｐＡＭＰを介し
てＶｍａｘ，出力アンプＶｂＡＭＰを介してＶｍｉｎに
出力される。ＶｐＡＭＰの入力ラインＶｐＬには各光電
変換素子に接続されている最大信号検出ブロックＰＤＥ
Ｔの出力Ｖｐｍａｘが、ＶｂＡＭＰの入力ラインＶｂＬ
には最小信号検出ブロックＢＤＥＴの出力Ｖｂｍｉｎが
それぞれ共通に接続されている。

【００１２】このとき各光電変換素子に照射される光束
の照度によってバイポーラ・トランジスタＴＲ１のエミ
ッタ出力は様々なレベルにあり、最大レベルにないエミ
ッタと接続されている最大信号検出回路ＰＤＥＴはコン
パレータ動作を行うため、バイポーラトランジスタＴＲ
２は総てがカットオフし、最大レベルにあるエミッタと
接続されている最大信号検出回路ＰＤＥＴのみボルテー
ジフォロワ動作となる。バイポーラ・トランジスタＴＲ
２のボルテージフォロワ出力ＶｐｍａｘはＭＯＳトラン
ジスタＭＯＳ６のゲートに入力される電位と等しい値を
出力し、定電流負荷ＩＬｍａｘとバッファアンプＶｐＡ
ＭＰを介し出力される。

【００１３】また、最小レベルにないエミッタと接続さ
れている最小信号検出回路ＢＤＥＴはコンパレータ動作
を行うため、バイポーラ・トランジスタＴＲ３は、総て
がカットオフし、最小レベルにあるエミッタと接続され
ている最小信号検出回路ＢＤＥＴのみボルテージフォロ
ワ動作となる。バイポーラ・トランジスタＴＲ３のボル
テージフォロワ出力ＶｂｍｉｎはＭＯＳトランジスタＭ
ＯＳ７のゲートに入力される電位と等しい値を出力し、
定電流負荷ＩＬｍｉｎとバッファアンプＶｂＡＭＰを介
して出力される。バッファアンプＶｐＡＭＰ出力Ｖｍａ
ｘとバッファアンプＶｂＡＭＰ出力Ｖｍｉｎは蓄積時間
制御回路及び、蓄積信号処理回路にそれぞれ入力されて
いる。

【００１４】図１０に図９に示される光電変換素子から
なる８個の光電変換素子列で構成される光電変換装置を
示す。なお同図中、ＰＤＥＴＵは図９のＰＤＥＴで示し
た回路ブロック複数個から構成されている。また、ＢＤ
ＥＴＵは図９のＢＤＥＴで示した回路ブロック複数個か
ら構成されている。

【００１５】

【発明が解決しようとする課題】しかしながら、従来例
は以上のように構成されているので、光電変換素子受光
部（フォトトランジスタ）に比べ、最大信号検出回路，
最小信号検出回路からなる制御部の占める面積の割合が
非常に大きくなるため、チップ面積の増加と歩留まりの
低下を招く。特に多数の測距点を有する場合、多数の光
電変換素子受光部の配置のすき間に上記制御部をレイア
ウトするため、この問題は特に重要である。この発明は
以上のような従来例の問題点を解消するためになされた
もので、歩留まりと光電変換素子受光部配置の自由度の
向上を目的としている。

【００１６】

【課題を解決するための手段】このため、この発明に係
る光電変換素子の蓄積制御装置は、最も大きな信号を検
出する最大信号検出回路を備えた光電変換素子と、最も
小さな信号を検出する最小信号検出回路を備えた光電変
換素子とを、各１以上の等しい数だけ連続配置して単位
とし、前記単位を交互に配置することにより、前記目的
を達成しようとするものである。

【００１７】

【作用】以上のような構成としたことにより、チップ上
での制御部の占める割合が小さくなり、光電変換素子受
光部の配置の自由度も向上する。

【００１８】

【実施例】以下、この発明の一実施例を図面に基づいて
説明する。

【００１９】（構成）この実施例の光電変換装置は特開
昭６０−１２５７９号公報，特開昭６０−１２７６５号
公報等に開示されているフォトトランジスタ・アレイか
らなる蓄積型光電変換素子列で構成されている。同光電
変換素子列は公知のＣＣＤセンサやＭＯＳセンサとは異
なり、入射光に比例した電荷をトランジスタのベース部
に蓄積し、読みだしに際しては、各素子ごとに蓄積電荷
量に応じた信号を出力する。上記光電変換素子単体の動
作については、上記公報等に開示されているので、説明
は省略する。

【００２０】図１−図７はこの発明の一実施例である。
図１，図２はこの発明の特徴を最もよく表す蓄積中に蓄
積信号の最大値と最小値を検出する機能を持った複数の
光電変換素子からなる光電変換装置の構成図及びブロッ
ク図、図３，図４は本光電変換装置を構成する光電変換
素子の１画素に相当する回路図で、図３には受光部と信
号読みだし系のほかに最大信号検出回路が、図４には受
光部と信号読みだし系のほかに最小信号検出回路が付加
されている。図５に光電変換素子の駆動タイミングを表
わす図、図６は光電変換装置の蓄積時間制御及び蓄積信
号処理を行う蓄積制御装置のブロック図、図７に蓄積制
御プログラムのフローチャートをそれぞれ示している。
図中、従来例と同一または相当部分は同一符号で表わ
す。

【００２１】図１，図２において、ＳＮＳＣＴＬＵが受
光部であるセンサアレイＳＮＳＰＸを含むセンサ制御ア
レイであり、ＳＮＯＵＴＵが蓄積信号読みだし回路ＳＮ
ＯＵＴ複数個から成る像信号読みだし回路，ＳＮＢＯＵ
Ｔが蓄積終了時の最小値ＶＢを読み出す回路，ＰＢＤＥ
ＴＵが蓄積信号の最大値検出機能を備えた回路ＰＤＥＴ
と蓄積信号の最小値検出機能を備えた回路ＢＤＥＴ複数
個から成る蓄積信号検出回路である。

【００２２】図３，図４は図２の光電変換装置を構成す
る１つの光電変換素子とその付随回路を示したもので、
図３はブロックＳＮＳＣＴＬ，ＰＤＥＴ，ＳＮＯＵＴか
らなる。図４はブロックＳＮＳＣＴＬ，ＢＤＥＴ，ＳＮ
ＯＵＴからなる。ＳＮＳＣＴＬはセンサ受光部とその周
辺回路である。ＰＤＥＴは最大信号検出回路，ＢＤＥＴ
は最小信号検出回路である。ブロックＳＮＳＣＴＬ，Ｐ
ＤＥＴ，ＢＤＥＴ，ＳＮＯＵＴの構成は図８の従来例と
同じであり、説明済みなので省略する。

【００２３】次に図６に基づいて蓄積制御装置の構成を
説明する。図６において、１１は図１に示した蓄積中に
蓄積信号の最大値Ｖｍａｘと最小値Ｖｍｉｎを検出する
機能を持った、複数の光電変換素子からなる光電変換装
置であって、制御信号φｃｏｎｔによりその蓄積が制御
される。ここでφｃｏｎｔは、光電変換装置１１に入力
されるクロック信号φｒｅｓ，φｖｒｓ，φＴｎ，φＴ
ｓ，φｓｈ，φｈｒｓ，φｒｅａｄの総称である。

【００２４】１２は前記最大値Ｖｍａｘと最小値Ｖｍｉ
ｎの差をとる差動増幅器、１３，１４は前記差動増幅器
１２より最大値Ｖｍａｘと最小値Ｖｍｉｎの差信号をそ
れぞれ所定レベルＶｒｅｆ，Ｖｒｅｆ／１０と比較する
比較器、１５は最大値Ｖｍａｘを光電変換素子の飽和レ
ベルより若干小さい所定のレベルＶｒｅｆ−Ｌと比較す
る比較器、１６は蓄積終了時の最小値ＶＢを記憶する記
憶回路、１７は、前記記憶回路１６の出力を基準に光電
変換装置１１よりの像信号ＶＩＤＥＯを増幅する増幅器
であって、ゲインコントロール信号Ｇｃｏｎｔ（Ｇ１，
Ｇ２）によってその増幅率（ゲイン）が１倍或いは１０
倍に切り換えられる。具体的には、Ｇ１＝ハイレベル，
Ｇ２＝ロウレベル時において、この増幅器１７のゲイン
は１倍となり、Ｇ１＝ロウレベル、Ｇ２＝ハイレベル時
において、ゲインは１０倍となる。１８はワンチップマ
イクロコンピュータ、１９は発振器、２０は蓄積開始直
後所定時間Ｔｍａｘを計数するカウンタを示す。

【００２５】（動作）次に、図４に示されるブロックＳ
ＮＳＣＴＬ，ＳＮＯＵＴの動作を図５のタイミング・チ
ャートに基づいて説明する。ＰＤＥＴ，ＢＤＥＴの動作
は従来例で説明済みなので省略する。同図中、φｒｅ
ｓ，φｖｒｓ，φＴｎ，φＴｓ，φｓｈ，φｈｒｓ，φ
ｒｅａｄは図６のワンチップマイクロコンピュータ１８
から光電変換装置１１に入力されるクロック信号であ
る。

【００２６】φｒｅｓを“Ｌ”とすることで総てのＰ−
チャンネルＭＯＳトランジスタＭＯＳ５がオンとなり、
各トランジスタＴＲ１のベースに電位ＶＢＢが印加され
る。これによって、ＴＲ１のベースの残留電位がＶＢＢ
より大きければ余分な電荷は再結合され、最終的にベー
ス電位をＶＢＢとする電荷がベースに保持される。ま
た、ｔ１からｔ２の間はφＴｎ，φＴｓも“Ｈ”である
から、キャパシタＣｔｓ，Ｃｔｎ内の電荷もＭＯＳトラ
ンジスタＭＯＳ８を介してクリアされる。

【００２７】次に、時刻ｔ４でφｒｅｓが“Ｈ”になっ
たのち、ｔ５でφｖｒｓは“Ｈ”になるため、ベースに
保持された電荷は徐々に再結合し消滅してゆく。各トラ
ンジスタＴＲ１のベースには時刻ｔ４でベース電位をＶ
ＢＢとする電荷が保持されていたわけであるから、時刻
ｔ６においてベースに残る電荷量は、時刻ｔ３以前に保
持されていた電荷量の多少に関わらず、総てのＴＲ１で
等しくなる。

【００２８】時刻ｔ６にφｖｒｓが“Ｌ”になると、Ｍ
ＯＳ８がオフとなり、この時点より光励起により発生し
た電荷はトランジスタのベースに蓄積されてゆく。時刻
ｔ１からｔ６までの期間がセンサのリセット動作であ
る。所定の蓄積時間を経過し、時刻ｔ９からｔ１０のφ
Ｔｓのパルスによって、パルス幅の時間だけＭＯＳ１１
がオンし、ＴＲ１のベースに蓄積された電荷量に応じた
信号が、トランジスタ動作によってキャパシタＣｔｓに
移される。従って、このときにベースに蓄積される電荷
は減少することなく、引き続きＴＲ１はベースに光励起
された電荷を蓄積してゆく。

【００２９】この後、先ず時刻ｔ１からｔ１１までφｈ
ｒｓが所定時間“Ｈ”となることで、ＭＯＳ１４，ＭＯ
Ｓ１５がその時間オンし、読みだしラインＲＤＬＮ，Ｒ
ＤＬＳの浮遊容量に残っていた電荷をＧＮＤに流してい
るので、時刻ｔ１２からｔ１３のφｒｅａｄのパルスに
よって、シフトレジスタＳＮＳＲによる各ＭＯＳトラン
ジスタＭＯＳ１２とＭＯＳ１３の走査を開始する。ＭＯ
Ｓ１２，ＭＯＳ１３がオンすると、蓄積最小信号読みだ
し回路ＳＮＢＯＵＴのキャパシタＣｔｎ，Ｃｔｓに保持
されている信号が読みだしラインＲＤＬＮとＲＤＬＳを
通り、差動出力アンプＳＮＡＭＰを介して、その差出力
ＶＩＤＥＯが出力され、続いて各センサ出力読みだし回
路ＳＮＯＵＴのキャパシタＣｔｎ，Ｃｔｓの信号が同様
にＶＩＤＥＯに出力される。

【００３０】以上の動作を繰り返すことにより、時刻ｔ
６からｔ９までの蓄積時間中に光電変換された信号を順
次読み出すことができる。このようにして、総てのトラ
ンジスタＴＲ１の信号の読みだしが終了すると、再び時
刻ｔ１からｔ６までのリセット動作を行って次の蓄積動
作が開始される。以上が像信号検出系の動作説明であ
る。

【００３１】次に図７のフローチャートに従って図６の
動作説明を行う。図７はサブルーチン形式で記述されて
いる。一般にこのようなセンサの蓄積制御プログラムは
それ単独で使用されることは少なく、サブルーチン形式
の記述の方が、汎用性があるためである。また、以下の
説明の中で用いる制御信号φｃｏｎｔは、図５に示すタ
イミングチャートのφｒｅｓ，φｖｒｓ，φＴｎ，φＴ
ｓ，φｈｒｓ，φｒｅａｄの総称である。

【００３２】（ステップ２０１）本サブルーチンがコー
ルされる。

【００３３】（ステップ２０２）制御信号φｃｏｎｔ及
びリセット信号を発生し、光電変換装置１１は、初期化
動作の後、直ちに蓄積動作に自動的に移行する。

【００３４】（ステップ２０３）蓄積動作が開始された
後所定時間Ｔｍａｘが経過したかどうかをカウンタ２０
よりの信号によって検知する。所定時間Ｔｍａｘが経過
している場合は、蓄積を終了し、増幅器１７のゲインを
決定すべく（ステップ２０６）に移行し、それ以外は
（ステップ２０４）に移行する。

【００３５】（ステップ２０４）蓄積信号が、光電変換
装置１１の飽和レベルに達するかどうかを検知する。そ
のため、光電変換装置１１の最大値Ｖｍａｘが飽和に近
いレベルを示すＶｒｅｆ−Ｌを上回ったか否かを示す信
号φｍａｘがハイレベルの場合は、蓄積を終了し、増幅
器１７のゲインを決定するべく（ステップ２０６）に移
行し、それ以外は（ステップ２０５）に移行する。

【００３６】（ステップ２０５）光電変換装置１１の最
大値Ｖｍａｘと最小値Ｖｍｉｎの差が所定レベルＶｒｅ
ｆに達したかどうかを調べるため、信号φｃｏｍｐ２が
ハイレベルであれば、蓄積を終了し、増幅器１７のゲイ
ンを決定するべく（ステップ２０６）へ移行し、それ以
外は（ステップ２０３）へ戻る。

【００３７】（ステップ２０６）蓄積信号読みだし時の
増幅器１７のゲインを決定するため、最大値Ｖｍａｘと
最小値Ｖｍｉｎの差と所定レベルＶｒｅｆ／１０を比較
した信号φｃｏｍｐ１の状態を調べる。この結果該信号
φｃｏｍｐ１がハイレベルの場合は（ステップ２０７）
に移行し、該信号φｃｏｍｐ１がローレベルの場合は
（ステップ２０８）へ移行する。

【００３８】（ステップ２０７）信号φｃｏｍｐ１がハ
イレベルであったので（信号φｃｏｍｐ１がハイレベル
の場合は必ず該ステップへ進むことになる）であれば増
幅器１７のゲインを１倍に設定するため、Ｇ１＝ハイレ
ベル（Ｈ），Ｇ２＝ローレベル（Ｌ）にする。この場合
は被写体のコントラストが比較的高い。

【００３９】（ステップ２０８）信号φｃｏｍｐ１がロ
ーレベルであったので、増幅器１７のゲインを１０倍に
設定するため、Ｇ１＝ローレベル，Ｇ２＝ハイレベルに
する。この場合は被写体のコントラストが比較的低い。

【００４０】（ステップ２０９）光電変換装置１１の蓄
積を終了すべく制御信号φｃｏｎｔを発生する。

【００４１】（ステップ２１０）このサブルーチンを終
了する。

【００４２】次に第２の実施例を説明する。実施例１で
は、図３で示した最大信号検出回路を有した光電変換素
子と図４で示した最小信号検出回路を有した光電変換素
子とを１画素毎の交互配置をしたが、光電変換素子上に
照射される光束との組合せによっては、最大信号検出回
路に接続されている光電変換素子と、最小信号検出回路
に接続されている光電変換素子とを、互いに等しい数だ
け連続に配置し、これを交互にした構成も可能である。

【００４３】次に第３の実施例を説明する。実施例１で
は、図２で示した１つの光電変換素子列からなる光電変
換装置への実施を取り上げたが、この発明は複数個の光
電変換素子列からなる光電変換装置へ応用したとき、さ
らなる効果を与える。図８に８個の光電変換素子列から
なる光電変換装置のブロック図を示す。なお同図には図
２の主要部のみをブロックで示してある。

【００４４】

【発明の効果】以上説明したように、この発明によれば
光電変換装置に蓄積信号の最大値と最小値を検出する機
能をもたせ、これに基づいた蓄積制御により焦点検出装
置の低コストラスト限界の改善効果を保持し、最大信号
検出回路と最小信号検出回路を削減することができたの
で、回路規模の縮小と歩留まりの改善が可能となり資源
の節約とコストダウンが実現する。

【図面の簡単な説明】

【図１】実施例１の光電変換装置の構成図

【図２】実施例１の光電変換装置のブロック図

【図３】最大信号検出回路を付加した光電変換素子の１
画素相当分の回路図

【図４】最小信号検出回路を付加した光電変換素子の１
画素相当分の回路図

【図５】光電変換素子の駆動タイミング図

【図６】光電変換装置の蓄積時間制御及び蓄積信号処理
を行う蓄積制御装置のブロック図

【図７】蓄積制御プログラムのフローチャート

【図８】複数個の光電変換素子列からなる光電変換装置
のブロック図

【図９】従来例の光電変換装置を構成する１光電変換素
子のブロック図

【図１０】従来例の複数個の光電変換素子列からなる光
電変換装置のブロック図

【符号の説明】

ＳＮＳＣＴＬＵ センサ制御アレイ ＰＢＤＥＴＵ 蓄積信号検出回路 ＳＮＯＵＴＵ 像信号読み出し回路 ＰＤＥＴ 蓄積最大信号検出回路 ＢＤＥＴ 蓄積最小信号検出回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 光電変換された電荷を蓄積する複数の光
   電変換素子の最大信号出力と最小信号出力に基づいて、
   蓄積時間制御を行う機能を備えた蓄積制御装置におい
   て、最も大きな信号を検出する最大信号検出回路を備え
   た光電変換素子と、最も小さな信号を検出する最小信号
   検出回路を備えた光電変換素子とを、各１以上の等しい
   数だけ連続配置して単位とし、前記単位を交互に配置す
   ることを特徴とする光電変換素子の蓄積制御装置。