JP3057257B2 - ディジタルフィルタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コントラスト検出方式のビデオカメラの
オートフォーカス回路において、輝度信号中の中高域成
分を取り出すのに用いて好適なディジタルフィルタに関
する。

〔発明の概要〕

この発明は、ビデオカメラのオートフォーカス回路に
用いて好適なディジタルフィルタにおいて、各特性のフ
ィルタに対して共通の遅延回路と、各特性のフィルタに
応じたフィルタ演算部とからなり、共通の遅延回路から
特性に応じたタップを導出し、タップ出力を各特性に応
じたフィルタ演算部に供給して複数の特性の異なるフィ
ルタを構成することにより、回路規模の削減を図るよう
にしたものである。

〔従来の技術〕

合焦位置では、CCD撮像素子からの輝度信号中の中高
域成分レベルが最大になることから、CCD撮像素子から
の輝度信号中の中高域成分を取り出し、この中高域成分
レベルを所定のエリア内積分して評価値を得、この評価
値が最大となるようにレンズ位置を制御するようにした
オートフォーカス回路が知られている。このようなオー
トフォーカス回路では、ハイパスフィルタを用いて、CC
D撮像素子からの輝度信号中の中高域成分が取り出され
る。

ところで、レンズ位置と評価値との関係を示す特性
は、ハイパスフィルタの特性に応じて変わってくる。す
なわち、第19図において、X1はカットオフ周波数が低い
ハイパスフィルタを用いた場合を示し、X2は中間のカッ
トオフ周波数のフィルタを用いた場合を示し、X3はカッ
トオフ周波数が高いフィルタを用いた場合を示してい
る。カットオフ周波数の低いハイパスフィルタを用いる
と、第19図においてX1で示すように、レンズ位置と評価
値との関係を示す特性が緩やかになる。このため、レン
ズが合焦位置から離れていてもレンズを合焦させること
ができるが、精度の高い合焦位置が得ずらい。これに対
して、カットオフ周波数の高いハイパスフィルタを用い
ると、第19図においてX3で示すように、レンズ位置と評
価値との関係を示す特性が急峻になる。このため、精度
の高い合焦位置が得られるが、レンズ位置を合焦位置に
制御できる範囲が狭くなる。

したがって、レンズが合焦位置から離れていても精度
の高い合焦位置が得られるようにするためには、複数の
特性の異なるハイパスフィルタを用意する必要がある。

〔発明が解決しようとする課題〕

ところが、複数の特性の異なるハイパスフィルタを用
いると、回路規模が大きくなるという問題が生じる。特
に、FIR型のディジタルハイパスフィルタを用いて複数
の特性の異なるハイパスフィルタを構成した場合に、非
常に多数の遅延回路が必要になる。

したがって、この発明の目的は、複数の特性の異なる
ハイパスフィルタに対して共通の遅延回路を設けること
により、回路規模を縮小するようにしたディジタルフィ
ルタを提供することにある。

〔課題を解決するための手段〕

この発明は、各特性のフィルタに対して共通の遅延回
路34と、各特性のフィルタに応じたフィルタ演算部35、
36、37とからなり、共通の遅延回路34から特性に応じた
タップを導出し、タップ出力を各特性に応じたフィルタ
演算部35、36、37に供給して複数の特性の異なるFIRフ
ィルタを構成するようにしたディジタルハイパスフィル
タである。

〔作用〕

ディジタルハイパスフィルタを遅延回路とフィルタ演
算部とに分割し、遅延回路を各フィルタに対して共通に
用いると、複数の特性のフィルタを配設した場合に、回
路規模の削減が図れる。

〔実施例〕

この発明の実施例について、以下の順序に従って説明
する。

a.ビデオカメラの全体構成 b.オプティカルディテクタについて b1.エリア設定回路 b2.Y分離回路,C分離回路 b3.AF検出回路 b4.AE検出回路 b5.AWB検出回路 c.ディジタルハイパスフィルタについて c1.基本となるフィルタの原理 c2.ディジタルハイパスフィルタの構成 a.ビデオカメラの全体構成 第２図は、この発明を適用することができるビデオカ
メラの全体構成を示すものである。第２図において、１
はレンズ、２はCCD撮像素子である。CCD撮像素子２の受
光面に、レンズ１を介された被写体像が結像され、CCD
撮像素子２から撮像信号が得られる。

レンズ１には、第３図に示すように、固定レンズF1
（１群レンズ）、ズームレンズF2（２群レンズ）、固定
レンズF3（３群レンズ）、フォーカスレンズF4（４群レ
ンズ）が配設される。ズームレンズF2と固定レンズF3と
の間に、PNフィルタ17、アイリスリング18が配設され
る。フォーカスレンズF4に対向して赤外線カット用のダ
ミーガラス19が配設される。

フォーカスレンズF4を移動させることで、合焦位置が
得られる。このフォーカスレンズF4の位置は、フォーカ
ス駆動モータ３により移動可能とされる。フォーカス駆
動モータ３としては、精度の高い制御が容易に行なえる
ように、ステップモータが用いられる。このステップモ
ータは、振動や雑音の低減のために、ドライバー13によ
り正弦波で駆動される。また、レンズ１内のアイリスリ
ング18の開閉がアイリス駆動モータ４により制御され
る。アイリスリング18の開閉状態は、例えばホール素子
からなるアイリス位置検出器５で検出される。また、ズ
ームレンズF4の位置がズーム位置検出器６で検出され
る。アイリス位置検出器５、ズーム位置検出器６の出力
がシステムコントローラ12に供給される。

CCD撮像素子２としては、例えば補色市松格子状の画
素配列のものが用いられる。このような画素配列のCCD
撮像素子２には、第４図に示すように、シアン（Cy）の
画素と黄色（Ye）の画素とが繰り返されるラインL1と１
ライン毎に配列され、このシアン（Cy）の画素と黄色
（Ye）の画素とが繰り返されるラインL1の間に、緑
（Ｇ）の画素とマゼンタ（Ｍ）の画素とが繰り返される
ラインL2と、マゼンタ（Ｍ）の画素と緑（Ｇ）の画素と
が繰り返されるラインL3とが交互に配列される。

CCD撮像素子２の画素数としては、例えば１ライン510
画素のものと、１ライン760画素のものとを用いること
ができる。１ライン510画素のCCD撮像素子を用いた場
合、周波数（8/3）fsc（≒9.55MHz）の転送クロックがC
CD撮像素子２に与えられる。１ライン760画素のCCD撮像
素子を用いた場合、周波数4fsc（≒14.32MHz）の転送ク
ロックがCCD撮像素子２に与えられる。

CCD撮像素子２の出力がサンプルホールド回路７に供
給される。CCD撮像素子２として補色市松格子状の画素
配列のものを用いた場合、サンプルホールド回路７で、
垂直方向に２画素分づつ出力されるCCD撮像素子２の出
力信号がサンプルホールドされる。サンプルホールド回
路７の出力がAGC回路８を介してA/Dコンバータ９に供給
される。A/Dコンバータ９で、CCD撮像素子２の出力が例
えば10ビットでディジタル化される。

A/Dコンバータ９の出力がディジタルビデオ信号処理
回路10に供給されるとともに、オプティカルディテクタ
11に供給される。オプティカルディテクタ11で、オート
フォーカス制御のためのAF検出信号と、自動露光のため
のAE検出信号と、オートホワイトバランスのためのAWB
検出信号が形成される。

オプティカルディテクタ11とシステムコントローラ12
とは、シリアルインターフェースを介して、双方向に接
続される。このシリアルインターフェースを介して、オ
プティカルディテクタ11とシステムコントローラ12と
は、垂直期間毎に信号のやり取りが行われる。システム
コントローラ12からオプティカルディテクタ11に、フォ
ーカス検出エリア設定信号、露光検出エリア設定信号、
ホワイトバランス検出エリア設定信号等が供給される。
オプティカルディテクタ11からシステムコントローラ12
に、AF（オートフォーカス）検出信号、AE（オートエク
スポジャー）検出信号、AWB（オートホワイトバラン
ス）検出信号等が供給される。

オプティカルディテクタ11からシステムコントローラ
12に送られてくるAF検出信号に基づいて、システムコン
トローラ12からレンズ駆動信号が出力される。このレン
ズ駆動信号がドライバー13を介してフォーカス駆動モー
タ３に供給される。これにより、フォーカスレンズF4の
位置が合焦位置になるように制御される。

オプティカルディテクタ11からシステムコントローラ
12に送られてくるAE検出信号に基づいて、システムコン
トローラ12からアイリス制御信号が出力されるととも
に、AGC制御信号が出力される。このアイリス制御信号
がドライバー14を介してアイリス駆動モータ４に供給さ
れる。また、このAGC制御信号がD/Aコンバータ15を介し
てAGC回路８に供給される。これにより、CCD撮像素子２
からの撮像信号レベルに応じてアイリスリング18が開閉
されるとともに、AGC回路８のゲインが設定される。

ディジタルビデオ信号処理回路10で、輝度信号及びク
ロマ信号が信号処理される。この信号処理された輝度信
号及びクロマ信号がD/Aコンバータ15A及び15Bを介して
それぞれアナログ信号に変換され、出力端子16A及び16B
からそれぞれ出力される。

b.オプティカルディテクタについて 第５図は、オプティカルディテクタ11の構成を示すも
のである。

このオプティカルディテクタ11は、前述したように、
オートフォーカス制御のためのAF検出信号、自動露光の
ためのAE検出信号、オートホワイトバランスのためのAW
B検出信号等、光学的制御のための検出信号を形成する
ものである。オプティカルディテクタ11には、破線で囲
んで示すAF検出回路21、AE検出回路22、AWB検出回路23
が配設される。

b1.エリア設定回路 オプティカルディテクタ11には、オートフォーカスを
行うためのフォーカス検出エリアを設定するAFエリア設
定回路24、自動露光のための露光検出エリアを設定する
ためのAEエリア設定回路25、オートホワイトバランス制
御のためのホワイトバランス検出エリアを設定するAWB
エリア設定回路26が設けられる。更に、表示用のエリア
を設定するための表示用エリア設定回路27が設けられ
る。

AFエリア設定回路24、AEエリア設定回路25、AWBエリ
ア設定回路26には、シリアル入力ポート28を介して、シ
ステムコントローラ12からフォーカス検出エリア設定信
号、露光検出エリア設定信号、ホワイトバランス検出エ
リア設定信号がそれぞれ供給される。

フォーカス検出エリア設定信号に基づき、AFエリア設
定回路24で、例えば２つのフォーカス検出エリアが設定
される。露光検出エリア設定信号に基づき、AEエリア設
定回路25で、例えば２つの露光検出エリアが設定され
る。ホワイトバランス検出エリア設定信号に基づき、AW
Bエリア設定回路26でホワイトバランス検出エリアが設
定される。これらのエリアの位置や大きさは、任意に設
定することが可能である。

更に、表示用エリア設定回路27には、シリアル入力ポ
ート28を介して、システムコントローラ12から表示用エ
リア設定信号が供給される。この表示用エリアの位置や
大きさは、任意に設定できる。

AFエリア設定回路24、AEエリア設定回路25、AWBエリ
ア設定回路26、表示用エリア設定回路27の出力は、セレ
クタ30を介して、出力端子47から選択的に出力可能とさ
れる。なお、セレクタ30では、複数のエリア設定用の信
号を選択することもできる。セレクタ30で選択されたエ
リア設定信号に基づくエリアがファインダに表示され
る。したがって、制御に用いているエリアと同一のエリ
アをファインダに表示させることも、制御と異なるエリ
アをファインダに表示させることもできる。

また、この表示用エリアを利用して、タイトラー等の
取込み位置、電子ビームの取込み位置等を指定できる。

オプティカルディテクタ11からシステムコントローラ
12には、シリアル出力ポート29を介して、AF検出信号、
AE検出信号、AWB検出信号が供給される。

b2.Y分離回路,C分離回路 第５図において、入力端子31に、第２図におけるA/D
コンバータ９からのディジタル撮像信号が供給される。
このディジタル撮像信号がＹ分離回路32に供給されると
ともに、Ｃ分離回路33に供給される。Ｙ分離回路32で、
このディジタル撮像信号からディジタル輝度信号Ｙが形
成される。また、Ｃ分離回路33で、ディジタル撮像信号
からクロマ信号Ｃ_R、Ｃ_Bが形成される。

前述したように、CCD撮像素子２としては、第４図に
示したような補色市松格子状の画素配列のものが用いら
れる。そして、サンプルホールド回路７では、垂直方向
に２画素分づつ出力される信号がサンプルホールドさ
れ、サンプルホールド回路７からは、垂直方向に２画素
分の出力が加算されて出力される。

第４図に示した画素配列の場合、垂直方向の２画素分
の出力が加算されて出力されると、第６図Ａに示すよう
に、シアン（Cy）と緑（Ｇ）の和信号（Cy＋Ｇ）と、黄
色（Ye）とマゼンタ（Ｍ）の和信号（Ye＋Ｍ）とが交互
に出力されるラインと、第６図Ｂに示すように、シアン
（Cy）とマゼンタ（Ｍ）の和信号（Cy＋Ｍ）と、黄色
（Ye）と緑（Ｇ）との和信号（Ye＋Ｇ）とが交互に出力
されるラインとが１ライン毎に繰り返される。

第５図において、Ｃ分離回路33で、互いに１サンプル
異なる信号が減算される。これにより、クロマ信号
Ｃ_R、Ｃ_Bが形成される。

つまり、シアンと緑の和信号（Cy＋Ｇ）と、黄色とマ
ゼンタの和信号（Ye＋Ｍ）とが交互に出力されるライン
（第６図Ａ）では、互いに１サンプル異なる信号を減算
することにより、クロマ信号Ｃ_Rが以下のようにして得
られる。すなわち、 Ye＝Ｒ＋Ｇ、Ｍ＝Ｒ＋Ｂ、Cy＝Ｂ＋Ｇ であるから、 （Ye＋Ｍ）−（Cy＋Ｇ） ＝（（Ｒ＋Ｇ）＋（Ｒ＋Ｂ））−（（Ｂ＋Ｇ）＋Ｇ） ＝2R−Ｇ ＝Ｃ_R シアンとマゼンタの和信号（Cy＋Ｍ）と、黄色と緑の
和信号（Ye＋Ｇ）とが交互に出力されるライン（第６図
Ｂ）では、互いに１サンプル異なる信号を減算すること
により、クロマ信号Ｃ_Bが以下のようにして得られる。

（Ye＋Ｇ）−（Cy＋Ｍ） ＝（（Ｒ＋Ｇ）＋Ｇ）−（（Ｂ＋Ｇ）＋（Ｒ＋Ｂ）） ＝−2B＋Ｇ ＝−Ｃ_B Ｙ分離回路32で、互いに１サンプル異なる信号が加算
される。これにより、輝度信号Ｙが形成される。

つまり、シアンと緑の和信号（Cy＋Ｇ）と黄色とマゼ
ンタの和信号（Ye＋Ｍ）とが交互に出力されるライン
（第６図Ａ）では、互いに１サンプル異なる信号を加算
することにより、輝度信号Ｙが以下のようにして得られ
る。

（Ye＋Ｍ）＋（Cy＋Ｇ） ＝（（Ｒ＋Ｇ）＋（Ｒ＋Ｂ））＋（（Ｂ＋Ｇ）＋Ｇ） ＝3G＋2R＋Ｂ ＝Ｙ シアンとマゼンタの和信号（Cy＋Ｍ）と黄色と緑の和
信号（Ye＋Ｇ）とが交互に出力されるライン（第６図
Ｂ）では、互いに１サンプル異なる信号を加算すること
により、輝度信号Ｙが以下のようにして得られる。

（Ye＋Ｇ）＋（Cy＋Ｍ） ＝（（Ｒ＋Ｇ）＋Ｇ）＋（（Ｂ＋Ｇ）＋（Ｒ＋Ｂ）） ＝3G＋2B＋Ｒ ＝Ｙ また、Ｙ分離回路32及びＣ分離回路33で、サンプリン
グ周波数の変換が行われる。すなわち、入力端子31に
は、CCD撮像素子２として１ライン510画素のものを用い
た場合にはサンプリング周波数（8/3）fscのディジタル
信号が供給され、CCD撮像素子２として１ライン760画素
のものを用いた場合にはサンプリング周波数4fscのディ
ジタル信号が供給される。Ｙ分離回路32及びＣ分離回路
33で、このサンプリング周波数（8/3）fsc或いは4fscが
サンプリング周波数2fscに変換される。

Ｙ分離回路32の出力がAF検出回路21、AE検出回路22、
AWB検出回路23に供給される。Ｃ分離回路33の出力がAWB
検出回路23に供給される。

b3.AF検出回路 合焦位置では、CCD撮像素子２からの輝度信号中の中
高域成分レベルが最大となる。したがって、CCD撮像素
子２からの輝度信号中の中高域成分のレベルを所定のフ
ォーカスエリア内で積分した値を評価値とし、この評価
値が最大となるように、フォーカスレンズF4を位置制御
することで、合焦位置が得られる。

この発明の一実施例では、このような原理に基づい
て、フォーカス制御を行うようにしている。

すなわち、AF検出回路21において、遅延回路34とフィ
ルタ演算部35、36、37とから後に詳述するように、３種
類の特性の異なるハイパスフィルタが構成される。遅延
回路34とフィルタ演算部37とから構成されるハイパスフ
ィルタと、ハイパスフィルタ38とが縦続接続される。こ
れらにより、特性の異なる４種類のハイパスフィルタが
構成される。これらのハイパスフィルタにより、輝度信
号中の中高域成分が取り出される。

ところで、ハイパスフィルタの特性が変わると、レン
ズ位置と評価値との関係を示す特性が変わってくる。こ
の特性が緩やかな場合、合焦位置に制御できる範囲は広
がるが、正確な合焦位置が得にくくなる。これに対し
て、この特性が急峻な場合、正確な合焦位置が得られる
が、合焦位置に制御できる範囲は狭くなる。

したがって、広い範囲に渡って正確にフォーカスレン
ズF4を合焦位置に制御できるようにするためには、特性
の異なる複数のハイパスフィルタを切替えて用いること
が有効である。すなわち、レンズ位置と評価値との関係
を示す特性が緩やかになるハイパスフィルタを用いてレ
ンズを合焦位置近傍まで移動させ、レンズが合焦位置近
傍まで移動されたら、レンズ位置と評価値との関係を示
す特性が急峻になるハイパスフィルタに切替え、このレ
ンズ位置と評価値との関係を示す特性が急峻になるハイ
パスフィルタを用いて、レンズを合焦位置まで追い込む
制御を行う。

この発明の一実施例では、セレクタ39A〜39Dにより、
特性の異なるこれら４種類のハイパスフィルタの出力が
選択的に出力できるようにされている。

すなわち、フィルタ演算部35の出力がセレクタ39A及
びセレクタ39Bのａ側入力端に供給される。フィルタ演
算部36の出力がセレクタ39A及び39Bのｂ側入力端に供給
されるとともに、セレクタ39C及び39Dのａ側入力端に供
給される。フィルタ演算部37の出力がセレクタ39A及び3
9Bのｃ側入力端に供給されるとともに、セクレタ39C及
び39のｂ側入力端に供給される。ハイパスフィルタ38の
出力がセレクタ39C及び39Dのｃ側入力端に供給される。
セレクタ39A〜39Dを切り換えることにより、所望の特性
のフィルタ出力を選択できる。このセレクタ39A〜39D
は、シリアル入力ポート28を介してシステムコントロー
ラ12から送られてくるフィルタセレクト信号に基づいて
切替えられる。

セレクタ39A〜39Dの出力がコアリング回路40A〜40Dに
それぞれ供給される。コアリング回路40A〜40Dには、シ
リアル入力ポート28を介してシステムコントローラ12か
らコアリングレベル設定信号が供給される。コアリング
回路40A〜40Dは、ディジタル輝度信号の中高域成分を検
波するとともに、ノイズ成分を除去するものである。

つまり、特にコントラストが小さく、絵柄が単調な画
面では、CCD撮像素子２からの輝度信号中の高域成分が
殆どなくなるため、信号に対するノイズの影響が大きく
なる。コアリング回路40A〜40Dは、このようなノイズに
よる影響を防止するために設けられている。

すなわち、ディジタルハイパスフィルタの出力信号中
に第７図Ａに示すようにノイズ成分Ｎがあると、このノ
イズ成分Ｎの影響により、フォーカス検出信号に誤差が
生じる。コアリング回路40A〜40Dにより、第７図Ｂに示
すように、所定のコアリングレベルｖ₁以下にあるノイ
ズ成分Ｎが除去される。なお、このコアリング回路40A
〜40Dは、減算器で構成することができる。

コアリング回路40A〜40Dの出力がゲート回路41A〜41D
にそれぞれ供給される。ゲート回路41A〜41Dには、AFエ
リア設定回路24からフォーカス検出エリアを設定するた
めのゲート信号が供給される。このゲート信号により、
ゲート回路41A〜41Dの開閉が制御される。

ところで、点光源のような高輝度部分を含む被写体を
撮影した場合には、高輝度部分の信号により、評価値に
誤差が生じる可能性がある。そこで、高輝度検出回路46
が設けられる。高輝度検出回路46で、CCD撮像素子２か
らの撮像信号が所定レベル以上かどうかが検出される。
この高輝度検出回路46の出力がAF設定回路24に供給さ
れ、CCD撮像素子２からの撮像信号が所定レベル以上な
ら、その部分のフォーカス検出エリアがマスキングされ
る。

例えば、第８図Ａに示すように、所定値ｖ₂以上とな
る高輝度の信号がCCD撮像素子２から出力されたとす
る。この場合、第８図Ｂに示すような信号がディジタル
ハイパスフィルタから出力される。CCD撮像素子２が所
定値ｖ₂以上となる期間Ｔで、第８図Ｃに示すようにマ
スキング信号が出力される。このマスキング信号の間、
ゲート回路41A〜41Dが閉じられる。これにより、第８図
Ｄに示すように、高輝度部分の影響が除去される。

ゲート回路41A〜41Dの出力がスイッチ回路42A〜42Dを
それぞれ介してピーク検出回路43A〜43Dにそれぞれ供給
される。ピーク検出回路43A〜43Dで、ゲート回路41A〜4
1Dの出力のピーク値が検出される。ピーク検出回路43A
〜43Dの出力がスイッチ回路44A〜44Dをそれぞれ介して
積分回路45A〜45Dにそれぞれ供給される。積分回路45A
〜45Dでゲート回路41A〜41Bの出力又はピーク検出回路4
3A〜43Dの出力の積分値が求められる。

スイッチ回路42A〜42D、44A〜44Dを制御することで、
１画面での輝度信号中の中高域成分の積分値（評価値）
ばかりでなく、例えば１ラインでの輝度信号中の中高域
成分のピーク値、１画面での中高域成分のピーク値の積
分値を求めることができる。これら１ラインでの輝度信
号中の中高域成分のピーク値、１画面での中高域成分の
ピーク値の積分値は、ハイパスフィルタの切替えタイミ
ングを決定するのに用いることができる。これらの出力
は、AF検出信号として、シリアル出力ポート29を介して
システムコントローラ12に供給される。

このフォーカス制御回路では、例えば２つのフォーカ
ス検出エリアを設定して、フォーカス制御が行なわれ
る。すなわち、セレクタ39A〜39Dから出力される４つの
フィルタ出力のうち、２つづつの出力が同一のフォーカ
ス検出エリアに設定される。そして、同一のフォーカス
検出エリアに設定されたセレクタ39A〜39Dの出力のう
ち、一方の出力がそのフォーカス検出エリアでの輝度信
号中の中高域成分レベルの積分値（評価値）を得るため
に用いられ、他方の出力がハイパスフィルタの特性を切
替えるタイミングを検出するのに用いられる。各フォー
カス検出エリアからの評価値に基づいてフォーカスレン
ズF4が移動され、フォーカスレンズF4が合焦位置近傍ま
で近づくと、セレクタ39A〜39Dが切替えられ、フィルタ
特性が切替えられる。そして、評価値が最大となるよう
にフォーカスレンズF4が位置制御される。

このように、複数のフォーカス検出エリアが設定でき
ると、どのようなカメラアングルでも被写体に正確に合
焦できる。また、動きのある被写体に追従して合焦させ
ることもできる。

b4.AE検出回路 AE制御は、CCD撮像素子２からの輝度信号レベルが所
定値になるように、アイリスリング18の開閉及びAGC回
路８のゲインを設定することによりなされる。

例えば逆光状態では、背景の輝度レベルが著しく大き
くなるため、所定の１つの露光検出エリアで輝度信号レ
ベルを検出してAE制御を行うと、アイリスリング18が絞
られてAGC回路８のゲインが小さく設定されてしまい、
被写体像が黒く沈みこんでしまうという問題が生じてく
る。

そこで、この発明の一実施例では、逆光状態や過順光
状態でも最適なAE制御が行なえるように、第９図に示す
ように、露光検出エリアA1と露光検出エリアA2とが設定
でき、これらの露光検出エリアA1及びA2のそれぞれの輝
度信号レベルが検出できるようにされている。露光検出
エリアA1及びA2の位置や大きさは、システムコントロー
ラ12からの露光検出エリア設定信号により自在に設定で
きる。第９図Ａに示すように、被写体がある中心部に露
光検出エリアA1を設け、周辺部に露光検出エリアA2を設
けることも、第９図Ｂに示すように、被写体がある下部
に露光検出エリアA1を設け、上部に露光検出エリアA2を
設けることもできる。

第５図において、Ｙ分離回路32の出力がニー回路51に
供給されるとともに、コンパレータ52に供給される。コ
ンパレータ52には、シリアル入力ポート28を介してコン
パレートレベルが供給される。

また、フィルタ演算部37の出力がゲート回路53A及び5
3Bを介してピーク検出回路54A及び54Bにそれぞれ供給さ
れる。

フィルタ演算部37からは、ローパスフィルタにより高
域のノイズ成分が除去された輝度信号が出力される。す
なわち、ピーク検出を行う場合、ノイズ成分を除去する
ために、ローパスフィルタを設ける必要がある。遅延回
路34とフィルタ演算部37とから、ディジタル平均化ロー
パスフィルタを基にしたディジタルハイパスフィルタが
構成されているので、フィルタ演算部37からは、ハイパ
スフィルタ出力とともに、ローパスフィルタ出力を容易
に取り出せる。このローパスフィルタを介されて高域の
ノイズ成分が除去された輝度信号がゲート回路53A及び5
3Bを介してピーク検出回路54A及び54Bに供給される。

ゲート回路53A及び53Bには、AE検出エリア設定回路25
から露光検出エリアA1及びA2を設定するためのゲート信
号が供給される。このゲート信号により、ゲート回路53
A及び53Bの開閉が制御される。

ニー回路51は、ディジタル輝度信号に対して第10図に
示すように、非直線特性を持たせるものである。輝度信
号レベルをそのまま平均値検波すると、画面の一部の高
輝度部分により、平均値出力が大きくなり、画面全体が
暗く沈み込んでしまうという問題が生じる。ニー回路51
を設けることで、高輝度部分のゲインが下げられ、この
ような問題が改善される。ニー回路51には、シリアル入
力ポート28を介してシステムコントローラ12から特性設
定信号が供給される。この特性設定信号により、特性曲
線の折れ点ｋ₁が可変できる。

ニー回路51の出力がゲート回路55A及び55Bをそれぞれ
介して積分回路56A及び56Bにそれぞれ供給される。ゲー
ト回路55A及び55Bには、AEエリア設定回路25から露光検
出エリアA1及びA2を設定するためのゲート信号が供給さ
れる。このゲート信号により、ゲート回路55A及び55Bの
開閉が制御される。

コンパレータ52は、所定レベル以上の輝度信号のサン
プル数をカウントして輝度分布状態を検出するものであ
る。コンパレータ52の出力がゲート回路57A及び57Bをそ
れぞれ介してヒスト回路58A及び58Bにそれぞれ供給され
る。ヒスト回路58A及び58Bで、所定の輝度レベル以上の
輝度信号のサンプル数がカウントされる。ゲート回路57
A及び57Bには、AEエリア設定回路25から露光検出エリア
A1及びA2を設定するためのゲート信号が供給される。こ
のゲート信号により、ゲート回路57A及び57Bの開閉が制
御される。

ヒスト回路58及び58Bで、輝度信号レベルの分布状態
が検出できる。つまり、第11図Ａに示すような逆光状態
の画面を映出すると、第11図Ｂに示すように、周辺部に
輝度信号の高い部分が多く分布し、中心部に輝度信号の
低い部分が多く分布する。このような分布状態は、露光
検出エリアA1での所定レベルｖ₃以上のサンプル数のカ
ウント値と、露光検出エリアA2での所定レベルｖ₃以上
のサンプル数のカウント値とから判断できる。

ピーク検出回路54A及び54Bで求められた露光検出エリ
アA1及びA2での輝度信号のピーク値P1及びP2が出力コン
トローラ59Aを介して、シリアル出力ポート29に出力さ
れる。

積分回路56A及び56Bでそれぞれ求められた露光検出エ
リアA1及びA2での輝度信号レベルの積分値In1及びIn2が
コントローラ59Bを介して、シリアル出力ポート29に出
力される。

ヒスト回路58A及び58Bでそれぞれ求められた露光検出
エリアでの所定レベル以上のサンプル数のカウント値H1
及びH2が出力コントローラ59Cを介して、シリアル出力
ポート29に出力される。

積分回路56A及び56Bでは、輝度信号の平均値検波出力
が得られる。AE制御を行う場合、平均値検波では検波レ
ベルが低くなるので、平均値検波よりピーク検波に近い
特性が要求される。そこで、この発明の一実施例では、
平均値とピーク値とを適当に混合することで、ピーク検
波に近い特性で輝度信号レベルを検出できるようにして
いる。

つまり、第12図に機能ブロック図で示すように、ピー
ク検出回路54A及び54Bで求められたピーク値P1及びP2
と、積分回路56A及び56Bで求められた積分値In1及びIn2
が乗算手段71A及び71B、72A及び72B、加算手段73A及び7
3Bで重み付け加算される。これにより、ピーク検波に近
い検波特性が得られる。乗算手段71A及び71、72A及び72
Bの係数を可変させれば、検波レベルは可変できる。な
お、これらの演算は、ソフトウェアで行われるので、検
波レベルの変更は、非常に容易である。

露光検出エリアA1での輝度信号レベルの検出値と露光
検出エリアA2での輝度信号レベルの検出値とを適当に重
み付け加算した値に応じて、アイリスリング18の開閉、
AGC回路８のゲインが設定される。

すなわち、加算手段73A及び73Bから、露光検出エリア
A1での輝度信号レベルの検出値及び露光検出エリアA2で
の輝度信号レベルの検出値がそれぞれ得られる。加算手
段73A及び73Bの出力が乗算手段74A及び74Bにそれぞれ供
給される。乗算手段74A及び74Bの出力が加算手段75に供
給される。乗算手段74A及び74B、加算手段75により、周
辺部の露光検出エリアA1の輝度信号レベルの検出値と中
心部の露光検出エリアA2の輝度信号レベルの検出値とが
重み付け加算される。加算手段75の出力に応じて、アイ
リスリング18の開閉状態及びAGC回路８のゲインの設定
がなされる。

順光状態、逆光状態、過順光状態は、ヒスト回路58A
及び58Bの出力から判別できる。

つまり、順光の状態なら、画面全体に渡って略均一な
輝度となるので、被写体部分にある露光検出エリアA1と
周辺部にある露光検出エリアA2とでは、輝度信号レベル
の分布状態が略等しくなる。すなわち、ヒスト回路58A
の出力H1とヒスト回路58Bの出力H2との差があまり大き
くならない。

これに対して、逆光状態になると、背景が著しく明る
くなるので、輝度信号レベルが所定値以上になる部分が
周辺部にある露光検出エリアA2に偏ってくる。また、過
順光なら、背景が著しく暗くなるので、輝度信号レベル
が所定値以上になる部分が被写体部分の露光検出エリア
A1に偏ってくる。すなわち、逆光や過順光の時には、ヒ
スト回路58Aの出力H1とヒスト回路58Bの出力H2との差が
大きくなる。

ヒスト回路58A及び58Bの出力H1及びH2が第12図におけ
る輝度分布状態判定手段76に供給される。この輝度分布
状態判定手段76により、順光状態であるか、逆光状態で
あるか、過順光状態であるかが検出される。この輝度分
布状態判定手段76の出力により、逆光状態や過順光状態
に対応して、以下のような制御が行われる。

すなわち、この輝度分布状態判定手段76の出力によ
り、乗算手段74A及び74Bの係数が設定される。逆光や過
順光では、被写体部分の明るさに対する重み付けを行う
乗算手段74Aの係数が大きく設定され、背景部分の明る
さに対する重み付けを行う乗算手段74Bの係数が小さく
設定される。これにより、中央重点測光に近づき、逆光
状態や過順光状態でも、最適なAE制御を行なえる。

また、輝度分布状態判定手段76の出力により、露光検
出エリアA1及び露光検出エリアA2の位置や大きさが設定
される。つまり、順光の時には、第９図Ｂに示したよう
に、露光検出エリアを上部と下部とに分け、下部を被写
体がある露光検出エリアA1とし、上部を背景がある露光
検出エリアA2とする。このようにすると、パニングして
も、明るさの変動が生じない。逆光や過順光の時には、
第９図Ａに示したように、被写体がある露光検出エリア
A1が中心部に配設され、背景がある露光検出エリアA2が
周辺部に配置される。これとともに、被写体がある露光
検出エリアA1が小さく設定される。このようにすると、
より中央重点測光に近づく。

更に、輝度分布状態判定手段76の出力により、ニー回
路51の折れ点を設定するようにしても良い。つまり、逆
光の時には、第13図Ａに示すように、ニー回路51の折れ
点ｋ₁が下げられる。このようにすると、高輝度でのゲ
インが下げられるので、逆光状態でも、被写体が黒く沈
み込まなくなる。また、過順光の時には、第13図Ｂに示
すように、ニー回路51の折れ点ｋ₁が上げられる。この
ようにすると、高輝度でのゲインが上げられるので、過
順光の場合でも、被写体が飽和しない。

更に、輝度分布状態判定手段76の出力に応じて制御系
全体のゲインを設定すれば、逆光状態でも被写体が黒く
沈み込まなくなるとともに、過順光の時にも被写体が飽
和しなくなる。

なお、これらの逆光状態や過順光状態に対応した制御
は全て行う必要はない。これらの制御の中から適当なも
のを組み合わせることで、逆光状態や過順光状態に対す
る問題を解決できる。

b5.AWB検出回路 ホワイトバランス制御は、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）の各色信号レベルを所定の比率になるように制御
することにより行われる。

この発明の一実施例では、フルオートホワイトバラン
ス制御と、ワンプッシュオートホワイトバランス制御と
が行なえる。フルオートホワイトバランス制御は、全体
の画面の積分値が白色であるとしてフルオートでホワイ
トバランス制御が行なわれる。

ワンプッシュオートホワイトバランスでは、第14図に
示すようなホワイトバランス検出エリアB1が表示され
る。このホワイトバランス検出エリアB1の位置や大きさ
は、第14図Ａに示すように、自在に可変できる。第14図
Ｂに示すように、このホワイトバランス検出エリアB1を
被写体の白い部分W1上に一致させ、ワンプッシュオート
ホワイトバランス設定ボタンを押すと、このホワイトバ
ランス検出エリアB1からの信号に基づいて、ホワイトバ
ランス制御が行われる。

ホワイトバランス検出エリアB1の位置や大きさは可変
自在であるから、例えば服の白い柄等殆どの被写体の白
い部分を利用してホワイトバランス制御を行なえる。し
たがって、ホワイトキャップ等を用いてホワイトバラン
ス調製を行う必要はなくなる。そして、このように白い
部分を利用してホワイトバランス制御を行った場合、全
体の画面の積分値が白色であるとしてホワイト制御を行
なう場合に比べて、正確にホワイトバランス調整を行な
える。

なお、ホワイトバランス検出エリアを複数設定し、複
数のホワイトバランス検出エリアの中から、より黒体放
射カーブに近い部分のものを選んでホワイトバランス制
御を行うようにしても良い。

第５図において、Ｙ分離回路32からの輝度信号Ｙがゲ
ート回路61Aを介して積分回路62Aに供給される。Ｃ分離
回路33からのクロマ信号Ｃ_R及びＣ_Bがゲート回路61B及
び61Cをそれぞれを介して積分回路62B及び62Cに供給さ
れる。積分回路62A〜62Cの出力がAWB検出信号としてシ
リアル出力ポート29を介して、システムコントローラ12
に供給される。

ゲート回路61A〜61Cには、AWB検出エリア設定回路26
からホワイトバランス検出エリアを設定するためのゲー
ト信号が供給される。このゲート信号により、ゲート回
路61A〜61Cの開閉が制御され、ホワイトバランス検出エ
リアが設定される。オートホワイトバランスの場合に
は、このホワイトバランス検出エリアが広く設定され
る。ワンプッシュオートホワイトバランスの場合には、
被写体の白い部分に応じて、ホワイトバランス検出エリ
アが可変設定される。

システムコントローラ12には、輝度信号Ｙ及びクロマ
信号Ｃ_R及びＣ_Bの積分値が供給される。この輝度信号Ｙ
及びクロマ信号Ｃ_R及びＣ_Bから、以下のようにして、ホ
ワイトバランス制御が行われる。

輝度信号Ｙ、クロマ信号Ｃ_R及びＣ_Bの積分値を、それ
ぞれ、Ｉ_N（Ｙ）、Ｉ_N（Ｃ_R）及びＩ_N（Ｃ_B）とする。
輝度信号Ｙの積分値Ｉ_N（Ｙ）から、クロマ信号Ｃ_R及び
Ｃ_Bの積分値Ｉ_N（Ｃ_R）及びＩ_N（Ｃ_B）を減算すれば、
以下のように緑（Ｇ）の色信号の積分値Ｉ_N（Ｇ）が算
出される。すなわち、 Ｉ_N（Ｙ）−Ｉ_N（Ｃ_R）−Ｉ_N（Ｃ_B） ＝Ｉ_N（3G＋2R＋2B）−Ｉ_N（2R−Ｇ）−Ｉ_N（２−Ｇ） ＝Ｉ_N（5G） クロマ信号Ｃ_Rの積分値Ｉ_N（Ｃ_R）から、上述のよう
にして求められた緑（Ｇ）の色信号の積分値Ｉ_N（Ｇ）
を加算すれば、赤（Ｒ）の色信号の積分値Ｉ_N（Ｒ）が
算出される。すなわち、 Ｉ_N（Ｃ_R）＋Ｉ_N（Ｇ） ＝Ｉ_N（2R−Ｇ）＋Ｉ_N（Ｇ） ＝Ｉ_N（2R） クロマ信号Ｃ_Bの積分値Ｉ_N（Ｃ_B）から、上述のよう
にして求められた緑（Ｇ）の色信号の積分値Ｉ_N（Ｇ）
を加算すれば、青（Ｂ）の色信号の積分値Ｉ_N（Ｂ）が
算出される。すなわち、 Ｉ_N（Ｃ_B）＋Ｉ_N（Ｇ） ＝Ｉ_N（2B−Ｇ）＋Ｉ_N（Ｇ） ＝Ｉ_N（2B） このようにして求められた３原色信号Ｒ、Ｇ、Ｂのレ
ベルの積分値が所定の比率になるように、各３原色信号
Ｒ、Ｇ、Ｂのゲインが設定される。

c.ディジタルハイパスフィルタについて 前述したように、この発明の一実施例では、AF検出回
路21において、遅延回路34と、フィルタ演算部35、36、
37とから３種類の特性の異なるハイパスフィルタが構成
される。このハイパスフィルタについて、説明する。

c1.基本となるフィルタの原理 先ず、基本となるハイパスフィルタの原理について説
明する。なお、このハイパスフィルタの詳細について
は、特願平1-127560号明細書中に記載されている。

Ｎ段の平均化ディジタルローパスフィルタの伝達関数
Ｈ（Ｚ）は、 で示される。１から式を減算すれば、以下のようなハ
イパスフィルタの特性となる。

上式は、以下のように変形できる。

式に基づいてハイパスフィルタを構成すると、第15
図に示すようになる。

第15図において、ｍサンプル遅延回路112と（ｍ＋
１）サンプル遅延回路113とが縦続接続される。入力端
子111からのディジタル信号が減算回路114に供給される
とともに、ｍサンプル遅延回路112、（ｍ＋１）サンプ
ル遅延回路113を介して減算回路114に供給される。

ｍサンプル遅延回路112と（ｍ＋１）サンプル遅延回
路113との接続点からの出力が加算回路116に供給される
とともに、係数2mの乗算回路115に供給される。この係
数2mの乗算回路115は、ビットシフト回路により実現で
きる。乗算回路115の出力が加算回路116に供給される。
加算回路116の出力が減算回路118に供給される。

減算回路114の出力が加算回路117に供給される。加算
回路117の出力が減算回路118に供給されるとともに、１
サンプル遅延回路119を介して加算回路117に帰還され
る。減算回路118の出力が出力端子120から取り出され
る。

ところで、ハードウェアの演算スピードを考慮すると
加算回路や減算回路の後段には、加算出力及び減算出力
をラッチするラッチ回路が必要になってくる。すなわ
ち、第15図に示すようなハードウェアを実現する場合に
は、減算回路114の後段に１サンプル遅延回路を配設
し、加算回路116の後段に１サンプル遅延回路を配設
し、加算回路117の後段に１サンプル遅延回路を配設す
ることになる。

第16図は、このような加算回路及び減算回路の後段の
ラッチ回路による遅れを考慮した例である。第16図にお
いて、（ｍ＋１）サンプル遅延回路122とｍサンプル遅
延回路123とが縦続接続される。入力端子121からの入力
ディジタル信号が減算回路124に供給されるとともに、
（ｍ＋１）サンプル遅延回路122、ｍサンプル遅延回路1
23を介して減算回路124に供給される。

（ｍ＋１）サンプル遅延回路122とｍサンプル遅延回
路123との接続点からの出力が加算回路126に供給される
とともに、係数2mの乗算回路125に供給される。乗算回
路125は、ビットシフト回路により実現できる。乗算回
路125の出力が加算回路126に供給される。

加算回路126の出力が１サンプル遅延回路132に供給さ
れる。１サンプル遅延回路132の出力が減算回路128に供
給される。

減算回路124の出力が１サンプル遅延回路131に供給さ
れる。１サンプル遅延131の出力が加算回路127に供給さ
れる。加算回路127の出力が１サンプル遅延回路129に供
給される。１サンプル遅延回路129の出力が加算回路127
に帰還されるとともに、減算回路128に供給される。減
算回路128の出力が出力端子130から取り出される。

この例では、加算回路127の出力を１サンプル遅延回
路129に供給し、１サンプル遅延回路129の出力を加算回
路127に帰還するとともに、減算回路128に供給すること
により、第15図における加算回路117の出力を１サンプ
ル遅延させて帰還させるための１サンプル遅延回路119
と加算回路117の加算出力をラッチするための１サンプ
ル遅延回路とを、ひとつの１サンプル遅延回路129で共
通化して、回路規模の削減が図られる。

第16図に示すディジタルハイパスフィルタを基にし
て、例えば32段、16段、８段の３種類のディジタルハイ
パスフィルタを構成すると、第17図に示すようになる。
第17図において、32段のディジタルハイパスフィルタ13
1は、17サンプル遅延回路122Aと16サンプル遅延回路123
Aとの縦続接続と、係数（２×16）の乗算回路125Aと、
減算器124A、128A、加算器126A、127Aと、１サンプル遅
延回路129A、131A、132Aとから構成される。16段のディ
ジタルハイパスフィルタ132は、９サンプル遅延回路122
Bと８サンプル遅延回路123Bとの縦続接続と、係数（２
×８）の乗算回路125Bと、減算器124B、128B、加算器12
6B、127Bと、１サンプル遅延回路129B、131B、132Bとか
ら構成される。８段のディジタルハイパスフィルタ133
は、５サンプル遅延回路122Cと４サンプル遅延回路123C
との縦続接続と、係数（２×４）の乗算回路125Cと、減
算器124C、128C、加算器126C、127Cと、１サンプル遅延
回路129C、131C、132Cとから構成される。ところが、こ
の場合には、複数の遅延回路が必要になり、回路規模が
大型化する。

そこで、第18図に示すように、第16図に示すディジタ
ルハイパスフィルタを遅延回路141とフィルタ演算部142
とに分割し、遅延回路141は各フィルタで共通とし、フ
ィルタ演算部142は各特性のフィルタ毎に設けるように
する。遅延回路141は、（ｍ＋１）サンプル遅延回路122
とｍサンプル遅延回路123とを縦続接続して構成され
る。フィルタ演算部142は、係数2mの乗算回路125と、減
算器124、128、加算器126、127と、１サンプル遅延回路
129、131、132とから構成される。このようにすると、
複数の特性の異なるディジタルハイパスフィルタを配設
した場合に、回路規模の小型化が図れる。

c2.ディジタルハイパスフィルタの構成 第１図は、この発明の一実施例を示すものである。こ
の実施例は、上述のように、ディジタルハイパスフィル
タを、遅延回路とフィルタ演算部とに分割し、遅延回路
を共通とし、フィルタ演算部を各特性のフィルタ毎に設
けるようにした構成とされている。

第１図において、遅延回路34は、17サンプル遅延回路
81と16サンプル遅延回路82とを縦続接続して構成され
る。遅延回路81から入力端子83が導出される。遅延回路
81と遅延回路82との接続点からタップ出力端子86が導出
される。タップ出力端子86から９サンプル分前段からタ
ップ出力端子84が導出される。タップ出力端子86から５
サンプル分前段からタップ出力端子85が導出される。タ
ップ出力端子86から４サンプル分後段からタップ出力端
子87が導出される。タップ出力端子86から８サンプル分
後段からタップ出力端子88に導出される。遅延回路82か
ら出力端子89が導出される。

遅延回路34のタップ出力端子86からの出力がフィルタ
演算部35の入力端子91Aに供給される。遅延回路34の出
力端子89からの出力がフィルタ演算部35の入力端子92A
に供給される。入力端子83からの信号がフィルタ演算部
35の入力端子93Aに供給される。

入力端子91Aからの信号が係数（２×16）の乗算回路9
4Aを介して加算回路95Aの一方の入力端に供給されると
ともに、加算回路95Aの他方の入力端に供給される。加
算回路95Aの出力が１サンプル遅延回路96Aを介して減算
回路97Aの一方の入力端に供給される。

入力端子92Aからの信号が加算回路98Aの一方の入力端
に供給される。入力端子93Aからの信号が加算回路98Aの
他方の入力端に供給される。加算回路98Aの出力が１サ
ンプル遅延回路99Aを介して加算回路100Aの一方の入力
端に供給される。加算回路100Aの出力が１サンプル遅延
回路101Aを介して減算回路97Aの他方の入力端に供給さ
れるとともに、加算回路100Aの他方の入力端に帰還され
る。減算回路97Aの出力端から出力端子102Aが導出され
る。

遅延回路34のタップ出力端子86からの出力がフィルタ
演算部35の入力端子91Bに供給される。遅延回路34のタ
ップ出力端子88からの出力がフィルタ演算部36の入力端
子92Bに供給される。遅延回路34のタップ出力端子84か
らの出力がフィルタ演算部36の入力端子93Bに供給され
る。

入力端子91Bからの信号が係数（２×８）の乗算回路9
4Bを介して加算回路95Bの一方の入力端に供給されると
ともに、加算回路95Bの他方の入力端に供給される。加
算回路95Bの出力が１サンプル遅延回路96Bを介して減算
回路97Bの一方の入力端に供給される。

入力端子92Bからの信号が加算回路98Bの一方の入力端
に供給される。入力端子93Bからの信号が加算回路98Bの
他方の入力端に供給される。加算回路98Bの出力が１サ
ンプル遅延回路99Bを介して加算回路100Bの一方の入力
端に供給される。加算回路100Bの出力が１サンプル遅延
回路101Bを介して減算回路97Bの他方の入力端に供給さ
れるとともに、加算回路100Bの他方の入力端に帰還され
る。減算回路97Bの出力端から出力端子102Bが導出され
る。

遅延回路34のタップ出力端子86からの出力がフィルタ
演算部35の入力端子91Cに供給される。遅延回路34のタ
ップ出力端子87からの出力がフィルタ演算部37の入力端
子92Cに供給される。遅延回路34のタップ出力端子85か
らの出力がフィルタ演算部37の入力端子93Cに供給され
る。

入力端子91Cからの信号が係数（２×４）の乗算回路9
4Cを介して加算回路95Cの一方の入力端に供給されると
ともに、加算回路95Cの他方の入力端に供給される。加
算回路95Cの出力が１サンプル遅延回路96Cを介して減算
回路97Cの一方の入力端に供給される。

入力端子92Cからの信号が加算回路98Cの一方の入力端
に供給される。入力端子93Cからの信号が加算回路98Cの
他方の入力端に供給される。加算回路98Cの出力が１サ
ンプル遅延回路99Cを介して加算回路100Cの一方の入力
端に供給される。加算回路100Cの出力が１サンプル遅延
回路101Cを介して減算回路97Cの他方の入力端に供給さ
れるとともに、加算回路100Cの他方の入力端に帰還され
る。減算回路97Cの出力端から出力端子102Cが導出され
る。

出力端子102Aから、32段の平均化ローパスフィルタを
基にしたハイパスフィルタ出力が得られる。出力端子10
2Bから、16段の平均化ローパスフィルタを基にしたハイ
パスフィルタ出力が得られる。出力端子102Cから、８段
の平均化ローパスフィルタを基にしたハイパスフィルタ
出力が得られる。

〔発明の効果〕

この発明によれば、各フィルタに対して共通の遅延回
路と、各フィルタに応じたフィルタ演算部とから複数の
特性の異なるハイパスフィルタを構成できる。このた
め、回路規模の削減が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図，第２図はこ
の発明が適用できるビデオカメラの一例の全体構成を示
すブロック図，第３図はこの発明が適用できるビデオカ
メラにおけるレンズ構成の説明に用いる側面図，第４図
はこの発明が適用できるビデオカメラにおける撮像素子
の画素配列の説明に用いる略線図，第５図はこの発明が
適用できるビデオカメラにおけるオプティカルディテク
タの構成を示すブロック図，第６図はこの発明が適用で
きるビデオカメラにおけるオプティカルディテクタの説
明に用いるタイミング図，第７図はコアリングの説明に
用いる波形図，第８図は高輝度圧縮の説明に用いる波形
図，第９図は露光検出エリアの説明に用いる略線図，第
10図はニー回路の説明に用いるグラフ，第11図はヒスト
回路の説明に用いる略線図及び波形図，第12図は自動露
光制御の説明に用いる機能ブロック図，第13図はニー回
路の制御の説明に用いるグラフ，第14図はワンプッシュ
オートホワイトバランスの説明に用いる略線図，第15図
及び第16図はフィルタの基本構成の説明に用いるブロッ
ク図，第17図〜第18図はこの発明の一実施例の説明に用
いるブロック図，第19図はフィルタ特性と評価値との関
係を示すグラフである。 図面における主要な符号の説明 11:オプティカルディテクタ,34:遅延回路,35,36,37:フ
ィルタ演算部，

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 文昭 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 廣田 克明 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平２−25105（ＪＰ，Ａ) 特開 平２−305211（ＪＰ，Ａ) 特開 昭64−25611（ＪＰ，Ａ) 特開 昭62−283712（ＪＰ，Ａ) 特開 昭62−161210（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/222 - 5/257 H03H 17/02

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】入力信号から、平均値ローパスフィルタを
   介された入力信号を減算することにより、下式に示すよ
   うな特性のハイパスフィルタを実現するディジタルフィ
   ルタであって、 各特性のフィルタに対して共通の遅延部と、各特性のフ
   ィルタに応じたフィルタ演算部とからなり、 上記遅延部は、複数の遅延回路の縦続接続からなり、入
   力信号が供給される入力端子と、入力信号に対して（ｍ
   ＋１）サンプルの遅延回路とｍサンプルの遅延回路との
   縦続接続に対応する遅延量の信号を取り出させる第１の
   出力端子と、入力信号に対して（ｍ＋１）サンプルの遅
   延回路に対応する遅延量の信号が取り出せる第２の出力
   端子と、入力信号に対応する信号が取り出させる第３の
   出力端子とを有し、上記第１、第２、及び第３の出力端
   子は、上記複数の遅延回路の縦続接続の各タップから上
   記各特性に応じて導出されており、 上記フィルタ演算部は、 入力信号に対して（ｍ＋１）サンプルの遅延回路とｍサ
   ンプルの遅延回路との縦続接続に対応する遅延量の信号
   が入力される第１の入力端子と、入力信号に対して（ｍ
   ＋１）サンプルの遅延回路に対応する遅延量の信号が入
   力される第２の入力端子と、入力信号に対応する信号が
   入力される第３の入力端子と、 上記第１の入力端子からの信号と上記第３の入力端子か
   らの信号とが減算される第１の減算回路と、上記第１の
   減算回路の出力が供給される第１の１サンプル遅延回路
   と、上記第１の１サンプル遅延回路の出力と第２の１サ
   ンプル遅延回路の出力とを加算する第１の加算回路と、
   上記第１の加算回路の出力が供給される第２の１サンプ
   ル遅延回路と、 上記第２の入力端子からの信号に2mを乗じる乗算回路
   と、上記第２の入力端子からの信号と、上記乗算回路の
   出力とを加算する第２の加算回路と、上記第２の加算回
   路の出力が供給される第３の１サンプル遅延回路と、 上記第３の１サンプル遅延回路の出力と上記第２の１サ
   ンプル遅延回路の出力とを減算する第２の減算回路と、 上記第２の減算回路から導出される出力端子とを有する ようにしたことを特徴とするディジタルフィルタ。