JP3055627B2 - 直流阻止増幅器 - Google Patents
直流阻止増幅器Info
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- JP3055627B2 JP3055627B2 JP2117283A JP11728390A JP3055627B2 JP 3055627 B2 JP3055627 B2 JP 3055627B2 JP 2117283 A JP2117283 A JP 2117283A JP 11728390 A JP11728390 A JP 11728390A JP 3055627 B2 JP3055627 B2 JP 3055627B2
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- signal input
- amplifier
- electrode
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 本発明は、複数の段を有するリミッタ内の一つの段と
しての使用に適した直流阻止増幅器に関する。かかる直
流阻止増幅器は、デジタルページング受信機の如きバッ
テリ駆動通信装置に適用される。
しての使用に適した直流阻止増幅器に関する。かかる直
流阻止増幅器は、デジタルページング受信機の如きバッ
テリ駆動通信装置に適用される。
リミッタは、制限増幅器ともいい、復調器の作動に適
する低レベルから高レベルまでの信号を増幅するのに用
いられる。その結果、リミッタは、典型的には80〜100d
Bの高利得を必要とし、通常、縦続接続された同一の低
利得の段からなる。もし、連続する低利得の段が縦続接
続され、予防策がとられなければ、増幅により前の段に
おいて大きな直流オフセットが生じ、それより後の段に
は、一方向に継続的に電流が切り換わりにくくなり、従
って増幅しない危険性がある。
する低レベルから高レベルまでの信号を増幅するのに用
いられる。その結果、リミッタは、典型的には80〜100d
Bの高利得を必要とし、通常、縦続接続された同一の低
利得の段からなる。もし、連続する低利得の段が縦続接
続され、予防策がとられなければ、増幅により前の段に
おいて大きな直流オフセットが生じ、それより後の段に
は、一方向に継続的に電流が切り換わりにくくなり、従
って増幅しない危険性がある。
添付図面の第１図は、直流オフセットの問題を解決す
るための従来技術を説明したブロック系統図である。こ
の図は、信号入力19、20と信号出力21、22の間に縦続接
続された５つの低利得の段10、12、14、16、18より構成
される平衡制限増幅器を示す。そのような制限増幅器
は、集積回路モトローラMC3362、プレッシーSL6637、シ
グネクティクスCA3089において具体化されている。信号
出力21、22は、抵抗23、24をそれぞれ含む各々の帰還路
により、夫々信号入力19、20へ帰還される。２つの比較
的大きな外付けのコンデンサ25、26が、帰還路に接続さ
れ、増幅信号を取り除き、これにより入力にそれが帰還
するのを防いでいる。この従来の回路は、リミッタの直
流オフセットが典型的に1mV以下であるという意味にお
いては満足に作動する。しかし、比較的大きな外付けの
コンデンサを必要とすることは、それらは集積化でき
ず、また帰還コンデンサの充電によって決定される立上
り時間が比較的長いという不利な点がある。CCIRのラジ
オページングコードNo.1に従って動作する如き最近のデ
ジタルページャーは、通常、電池節約技術を組み込んで
おり、少なくとも受信機の一部が急速に順次通電され、
通電を切られる。そのような大きなコンデンサの充電に
よる時定数はエコノマイザーのデューティーサイクルよ
りも大きく、それは制限増幅器に通電されたままでなけ
れならないことを意味する。
るための従来技術を説明したブロック系統図である。こ
の図は、信号入力19、20と信号出力21、22の間に縦続接
続された５つの低利得の段10、12、14、16、18より構成
される平衡制限増幅器を示す。そのような制限増幅器
は、集積回路モトローラMC3362、プレッシーSL6637、シ
グネクティクスCA3089において具体化されている。信号
出力21、22は、抵抗23、24をそれぞれ含む各々の帰還路
により、夫々信号入力19、20へ帰還される。２つの比較
的大きな外付けのコンデンサ25、26が、帰還路に接続さ
れ、増幅信号を取り除き、これにより入力にそれが帰還
するのを防いでいる。この従来の回路は、リミッタの直
流オフセットが典型的に1mV以下であるという意味にお
いては満足に作動する。しかし、比較的大きな外付けの
コンデンサを必要とすることは、それらは集積化でき
ず、また帰還コンデンサの充電によって決定される立上
り時間が比較的長いという不利な点がある。CCIRのラジ
オページングコードNo.1に従って動作する如き最近のデ
ジタルページャーは、通常、電池節約技術を組み込んで
おり、少なくとも受信機の一部が急速に順次通電され、
通電を切られる。そのような大きなコンデンサの充電に
よる時定数はエコノマイザーのデューティーサイクルよ
りも大きく、それは制限増幅器に通電されたままでなけ
れならないことを意味する。
添付図面の第２図は直流オフセットの問題を縦続接続
制限増幅器によって解決する従来の技術を説明するブロ
ック系統図である。この例では、連続した利得段28、3
0、32、34、36が、連続した段の間に接続されたオンチ
ップコンデンサ29、31、33、35により交流的に結合され
ている。この種の制限増幅器の例は、サンヨーLA8610、
プレッシーSL6639である。そのような制限増幅器がデジ
タルページング受信機に使われると、その立上り時間は
Ｃ−Ｒ高周波数ロールインポイントによって決定され、
典型的には、500Hzの遮断周波数に対して2msである。プ
レッシーSL6639の場合は、抵抗Ｒがベース回路内にあ
り、約400Kohmに限定され、Ｃは500Hzの高域通過フィル
タに対して約800pFの値をもつ。
制限増幅器によって解決する従来の技術を説明するブロ
ック系統図である。この例では、連続した利得段28、3
0、32、34、36が、連続した段の間に接続されたオンチ
ップコンデンサ29、31、33、35により交流的に結合され
ている。この種の制限増幅器の例は、サンヨーLA8610、
プレッシーSL6639である。そのような制限増幅器がデジ
タルページング受信機に使われると、その立上り時間は
Ｃ−Ｒ高周波数ロールインポイントによって決定され、
典型的には、500Hzの遮断周波数に対して2msである。プ
レッシーSL6639の場合は、抵抗Ｒがベース回路内にあ
り、約400Kohmに限定され、Ｃは500Hzの高域通過フィル
タに対して約800pFの値をもつ。
本発明の目的は、増幅器の段を相互接続するときに実
質的なオフセットの形成を避けることにある。
質的なオフセットの形成を避けることにある。
本発明の一面によれば、第１及び第２の差動増幅器
と、第１及び第２の平衡信号入力ラインとよりなり、前
記第１の入力ラインは、動作時に前記第１の入力ライン
により供給される交流信号を増幅する前記第１の差動増
幅器に接続され、動作時に前記第２の入力ラインにより
供給される交流信号を増幅する前記第２の差動増幅器に
接続され、前記第１及び第２の差動増幅器の出力は、前
記第１及び第２の平衡信号入力ラインの各々に直流状態
とは無関係の１つの増幅信号を作るよう結合されている
直流阻止増幅器が提供される。
と、第１及び第２の平衡信号入力ラインとよりなり、前
記第１の入力ラインは、動作時に前記第１の入力ライン
により供給される交流信号を増幅する前記第１の差動増
幅器に接続され、動作時に前記第２の入力ラインにより
供給される交流信号を増幅する前記第２の差動増幅器に
接続され、前記第１及び第２の差動増幅器の出力は、前
記第１及び第２の平衡信号入力ラインの各々に直流状態
とは無関係の１つの増幅信号を作るよう結合されている
直流阻止増幅器が提供される。
本発明に従った直流阻止増幅器回路の特徴は、第１及
び第２の平衡信号入力ライン間の直流オフセットは第１
及び第２の差動増幅器の組合わされた出力の直流レベル
になんら重要な変化を与えないということである。その
結果、回路はオフセットの形成なしに縦続接続でき、し
かも直流結合され、平衡設計のより簡単なバイアス配置
を可能にする。
び第２の平衡信号入力ライン間の直流オフセットは第１
及び第２の差動増幅器の組合わされた出力の直流レベル
になんら重要な変化を与えないということである。その
結果、回路はオフセットの形成なしに縦続接続でき、し
かも直流結合され、平衡設計のより簡単なバイアス配置
を可能にする。
本発明の一実施例において、第１及び第２の差動増幅
器は夫々、各々信号入力及び信号出力を有する第１、第
２、第３及び第４の能動素子とから構成されている。第
１及び第２の電圧差印加手段は前記第１及び第２の能動
素子の信号入力間と前記第３及び第４の能動素子の信号
入力間に夫々接続されている。前記第１の信号入力ライ
ンは前記第１の能動素子の信号入力に接続され、前記第
２の信号入力ラインは前記第３の能動素子の信号入力に
接続されている。前記第１及び第２の能動素子間の電圧
差は第３及び第４の能動素子間の電圧差と実質的に等し
く、かつ、反対であるよう前記第１及び第２電圧差印加
手段の値は等しい。第１の出力ポートは第１及び第４の
能動素子の信号出力に共同的に接続され、第２の出力ポ
ートは第２及び第３の能動素子の信号出力に共同的に接
続されている。容量素子は第２及び第４の能動素子の信
号入力間に接続されている。
器は夫々、各々信号入力及び信号出力を有する第１、第
２、第３及び第４の能動素子とから構成されている。第
１及び第２の電圧差印加手段は前記第１及び第２の能動
素子の信号入力間と前記第３及び第４の能動素子の信号
入力間に夫々接続されている。前記第１の信号入力ライ
ンは前記第１の能動素子の信号入力に接続され、前記第
２の信号入力ラインは前記第３の能動素子の信号入力に
接続されている。前記第１及び第２の能動素子間の電圧
差は第３及び第４の能動素子間の電圧差と実質的に等し
く、かつ、反対であるよう前記第１及び第２電圧差印加
手段の値は等しい。第１の出力ポートは第１及び第４の
能動素子の信号出力に共同的に接続され、第２の出力ポ
ートは第２及び第３の能動素子の信号出力に共同的に接
続されている。容量素子は第２及び第４の能動素子の信
号入力間に接続されている。
本発明による直流阻止増幅器の他の実施例は、第１及
び第２の半導体能動素子と第３及び第４の半導体能動素
子によってそれぞれ構成される第１と第２の差動増幅器
からなり、前記第１及び第４の能動素子の出力電極は、
前記第１の出力ポートに共同的に接続され、前記第２及
び第３の能動素子の出力電極は前記第２の出力ポートに
共同的に接続され、第１の信号入力ガ前記第１の能動素
子の信号入力電極に接続され、かつ、第１の抵抗素子を
介して前記第２の能動素子の信号入力電極に接続され、
第２の信号入力は前記第３の能動素子の信号入力電極に
接続され、かつ、第２の抵抗素子を介して前記第４の能
動素子の信号入力電極に接続され、容量素子が前記第２
及び第４の能動素子の信号入力電極の間に接続されてい
る。
び第２の半導体能動素子と第３及び第４の半導体能動素
子によってそれぞれ構成される第１と第２の差動増幅器
からなり、前記第１及び第４の能動素子の出力電極は、
前記第１の出力ポートに共同的に接続され、前記第２及
び第３の能動素子の出力電極は前記第２の出力ポートに
共同的に接続され、第１の信号入力ガ前記第１の能動素
子の信号入力電極に接続され、かつ、第１の抵抗素子を
介して前記第２の能動素子の信号入力電極に接続され、
第２の信号入力は前記第３の能動素子の信号入力電極に
接続され、かつ、第２の抵抗素子を介して前記第４の能
動素子の信号入力電極に接続され、容量素子が前記第２
及び第４の能動素子の信号入力電極の間に接続されてい
る。
本発明の実施例において、負荷が第１及び第２の出力
ポートの各々に接続されている。
ポートの各々に接続されている。
第１から第４の能動素子は、各々、同様の伝導形の接
合トランジスタにより構成され、その信号入力はベース
電極からなり、その信号出力はコレクタ電極からなる。
合トランジスタにより構成され、その信号入力はベース
電極からなり、その信号出力はコレクタ電極からなる。
必要なら、各エミッタホロワ回路は第１乃至第４のト
ランジスタのベース電極への信号路内に設けられる。エ
ミッタホロワ回路を設けることによって、能動素子の入
力インピーダンスは増加され、第１及び第２の抵抗素子
のみかけの値について能動素子の並列負荷を減少させ
る。このことは抵抗素子の大きさを更に増加させること
を許容し、またその容量素子がより低い容量値を持つよ
うにし、オンチップ域を減少させる。電流源は周波数応
答を維持するために、各エミッタホロワ回路のエミッタ
回路内に接続されてもよい。
ランジスタのベース電極への信号路内に設けられる。エ
ミッタホロワ回路を設けることによって、能動素子の入
力インピーダンスは増加され、第１及び第２の抵抗素子
のみかけの値について能動素子の並列負荷を減少させ
る。このことは抵抗素子の大きさを更に増加させること
を許容し、またその容量素子がより低い容量値を持つよ
うにし、オンチップ域を減少させる。電流源は周波数応
答を維持するために、各エミッタホロワ回路のエミッタ
回路内に接続されてもよい。
本発明の他の面によれば、複数の差動増幅器と、複数
の直流阻止増幅器とによりなり、各差動増幅器の出力は
次に続く直流阻止増幅器の入力に接続され、各直流阻止
増幅器は、夫々第１及び第２の半導体能動素子と第３及
び第４の半導体能動素子よりなる第１及び第２の差動増
幅器より構成され、第１及び第４の能動素子の出力電極
は第１の出力ポートに共同的に接続され、第２及び第３
の能動素子の出力電極は第２の出力ポートと共同的に接
続され、第１の信号入力は、第１の能動素子の信号入力
電極に接続され、かつ、第１の抵抗素子を介して第２の
能動素子の信号入力電極に接続され、第２の信号入力は
第３の能動素子の信号入力電極に接続され、かつ、第２
の抵抗素子を介して第４の能動素子の信号入力電極に接
続され、容量素子は第２及び第４の信号入力電極間に結
合されている縦続接続増幅器配置が提供される。
の直流阻止増幅器とによりなり、各差動増幅器の出力は
次に続く直流阻止増幅器の入力に接続され、各直流阻止
増幅器は、夫々第１及び第２の半導体能動素子と第３及
び第４の半導体能動素子よりなる第１及び第２の差動増
幅器より構成され、第１及び第４の能動素子の出力電極
は第１の出力ポートに共同的に接続され、第２及び第３
の能動素子の出力電極は第２の出力ポートと共同的に接
続され、第１の信号入力は、第１の能動素子の信号入力
電極に接続され、かつ、第１の抵抗素子を介して第２の
能動素子の信号入力電極に接続され、第２の信号入力は
第３の能動素子の信号入力電極に接続され、かつ、第２
の抵抗素子を介して第４の能動素子の信号入力電極に接
続され、容量素子は第２及び第４の信号入力電極間に結
合されている縦続接続増幅器配置が提供される。
第1,第2,第3,第４の半導体能動素子は接合トランジス
タよりなっていてもよい。
タよりなっていてもよい。
本発明の更に別な面によると、本発明の一面に従った
直流阻止増幅器よりなる装置、又は本発明の他面に従っ
た縦続接続増幅器配置が提供される。
直流阻止増幅器よりなる装置、又は本発明の他面に従っ
た縦続接続増幅器配置が提供される。
本発明を以下、添付図面を参照して説明する。図中、
同一の参照番号を対応する同一部分に使用する。第１図
及び第２図は前文で記述したので、以下では再記述をし
ない。
同一の参照番号を対応する同一部分に使用する。第１図
及び第２図は前文で記述したので、以下では再記述をし
ない。
第３図に示す直流阻止増幅器段の実施例は、エミッタ
電極が互いに接続され、第１の定電流源48に接続された
第１及び第２のNPNトランジスタ40、42と、エミッタ電
極が互いに接続され、第２の定電流源50に接続されてい
る第３及び第４のNPNトランジスタ44、46とよりなる。
定電流源48、50は同一である。第１の信号入力52は、第
１のトランジスタ40のベース電極に接続され、また、第
１の抵抗54を介して第２のトランジスタ42のベース電極
に接続されている。第２の信号入力56は、第３のトラン
ジスタ44のベース電極に接続され、また、第２の抵抗58
を介して第４のトランジスタ46のベース電極に接続され
ている。第１及び第２の抵抗54、58は同じ値を有する。
コンデンサ60は第２及び第４のトランジスタ42,46のベ
ース電極間に接続されている。
電極が互いに接続され、第１の定電流源48に接続された
第１及び第２のNPNトランジスタ40、42と、エミッタ電
極が互いに接続され、第２の定電流源50に接続されてい
る第３及び第４のNPNトランジスタ44、46とよりなる。
定電流源48、50は同一である。第１の信号入力52は、第
１のトランジスタ40のベース電極に接続され、また、第
１の抵抗54を介して第２のトランジスタ42のベース電極
に接続されている。第２の信号入力56は、第３のトラン
ジスタ44のベース電極に接続され、また、第２の抵抗58
を介して第４のトランジスタ46のベース電極に接続され
ている。第１及び第２の抵抗54、58は同じ値を有する。
コンデンサ60は第２及び第４のトランジスタ42,46のベ
ース電極間に接続されている。
第１及び第４のトランジスタ40,46のコレクタ電極は
互いに接続され、その接続部は負荷例えば抵抗62を介し
て、電圧供給ライン64に接続されている。第２及び第３
のトランジスタ42、44のコレクタ電極は互いに接続さ
れ、その接続部は別の負荷例えば抵抗66を介して、電圧
供給ライン64に接続されている。第１及び第２の信号出
力ポート68、70は夫々トランジスタ42,44,と40,46のそ
れぞれのコレクタ回路内の接続部に接続されている。
互いに接続され、その接続部は負荷例えば抵抗62を介し
て、電圧供給ライン64に接続されている。第２及び第３
のトランジスタ42、44のコレクタ電極は互いに接続さ
れ、その接続部は別の負荷例えば抵抗66を介して、電圧
供給ライン64に接続されている。第１及び第２の信号出
力ポート68、70は夫々トランジスタ42,44,と40,46のそ
れぞれのコレクタ回路内の接続部に接続されている。
第１及び第２の信号入力52、56に供給された入力信号
は、各対のトランジスタ40、42と44、46のベース電極に
供給される。トランジスタの対と接続されたエミッタの
１つに流れるエミッタ電流の不均衡は、第１又は第２の
抵抗54、58に電圧降下を与えるベース電流によって引き
起こされるが、トランジスタ対と接続された他のエミッ
タからの等しく反対向きの寄与によって釣り合わされ
る。先行する段によって引き起こされる直流オフセット
は、第１及び第２の信号入力52、56の間に現れるが、第
１及び第２の信号出力68、70での直流レベルには何の変
化も与えない。その結果、図示の回路は他の回路と縦続
接続され直流的に結合され、より簡単なバイアス配置の
平衡回路設計を可能にする。
は、各対のトランジスタ40、42と44、46のベース電極に
供給される。トランジスタの対と接続されたエミッタの
１つに流れるエミッタ電流の不均衡は、第１又は第２の
抵抗54、58に電圧降下を与えるベース電流によって引き
起こされるが、トランジスタ対と接続された他のエミッ
タからの等しく反対向きの寄与によって釣り合わされ
る。先行する段によって引き起こされる直流オフセット
は、第１及び第２の信号入力52、56の間に現れるが、第
１及び第２の信号出力68、70での直流レベルには何の変
化も与えない。その結果、図示の回路は他の回路と縦続
接続され直流的に結合され、より簡単なバイアス配置の
平衡回路設計を可能にする。
Fcよりも大きな周波数においては、図示した直流阻止
増幅器段は差利得とコモンモード拒絶を有している。こ
こで、Fc＝（1/2）π2RCのＲは、対接続能動エミッタの
入力抵抗と並列の抵抗54、58の各抵抗値であり、Ｃはコ
ンデンサ60の容量値である。Fcよりも低い周波数では、
直流阻止増幅器段は差利得とコモンモード拒絶の両方を
有する。増幅器段が平衡しており、低電力で使用される
際、回路がオンとオフの両方の時にコンデンサ60はその
間に直流電圧を有さない。このことはコンデンサ60がス
イッチがオンとオフの時に充電又は放電を必要としない
ということを意味する。故に立上りの時定数は第１図及
び第２図に関して説明した回路と比較して速く、浮遊効
果によってのみ制限され、時定数は500Hzのロールイン
に対して0.1mSよりも小さい。
増幅器段は差利得とコモンモード拒絶を有している。こ
こで、Fc＝（1/2）π2RCのＲは、対接続能動エミッタの
入力抵抗と並列の抵抗54、58の各抵抗値であり、Ｃはコ
ンデンサ60の容量値である。Fcよりも低い周波数では、
直流阻止増幅器段は差利得とコモンモード拒絶の両方を
有する。増幅器段が平衡しており、低電力で使用される
際、回路がオンとオフの両方の時にコンデンサ60はその
間に直流電圧を有さない。このことはコンデンサ60がス
イッチがオンとオフの時に充電又は放電を必要としない
ということを意味する。故に立上りの時定数は第１図及
び第２図に関して説明した回路と比較して速く、浮遊効
果によってのみ制限され、時定数は500Hzのロールイン
に対して0.1mSよりも小さい。
第４図は本発明の他の実施例を示し、第３図に示した
回路を基礎としている。相違点は、トランジスタ40、4
2、44、46のベース回路内に、エミッタホロワとしてそ
れぞれ接続された４つのNPNトランジスタ72、74、76、7
8が設けられていることである。トランジスタ72、74、7
6、77のエミッタ電極にそれぞれ接続された電流源80、8
2、84、86は、エミッタホロワを、対に接続されたエミ
ッタと同一の周波数応答をもたせることができる。エミ
ッタホロワを設けることは能動段の入力インピーダンス
を増加させる。このことは抵抗Ｒの増加を許容し、Ｃの
値を第３図の実施例におけるそれよりも低くすることが
できる。この回路の動作は第３図に関して説明したもの
と同様である。
回路を基礎としている。相違点は、トランジスタ40、4
2、44、46のベース回路内に、エミッタホロワとしてそ
れぞれ接続された４つのNPNトランジスタ72、74、76、7
8が設けられていることである。トランジスタ72、74、7
6、77のエミッタ電極にそれぞれ接続された電流源80、8
2、84、86は、エミッタホロワを、対に接続されたエミ
ッタと同一の周波数応答をもたせることができる。エミ
ッタホロワを設けることは能動段の入力インピーダンス
を増加させる。このことは抵抗Ｒの増加を許容し、Ｃの
値を第３図の実施例におけるそれよりも低くすることが
できる。この回路の動作は第３図に関して説明したもの
と同様である。
平衡設計は、直流オフセットがその段の相互コンダク
タンスを十分に低下させる前に、1.5Mohm以上の高い値
のＲが許容されるのを可能にする。そのような大きな値
のＲは、典型的にFc＝500Hzに対して100pF以下の、非常
に小さいオンチップのコンデンサが使用されるのを可能
にし、その増幅器段を、第１図及び第２図に関して説明
した従来の増幅器段に比較して縮小されたチップ域に集
積化することを可能にする。
タンスを十分に低下させる前に、1.5Mohm以上の高い値
のＲが許容されるのを可能にする。そのような大きな値
のＲは、典型的にFc＝500Hzに対して100pF以下の、非常
に小さいオンチップのコンデンサが使用されるのを可能
にし、その増幅器段を、第１図及び第２図に関して説明
した従来の増幅器段に比較して縮小されたチップ域に集
積化することを可能にする。
必要ならエミッタの逆再生抵抗器（図示せず）をトラ
ンジスタ40,42,44,46のエミッタ回路に設けてもよい。
ンジスタ40,42,44,46のエミッタ回路に設けてもよい。
第５図に示したゼロIF受信機は、無線周波増幅器90に
接続されたアンテナ88を有する。無線周波増幅器90の出
力は、０度同相出力と90度直角位相出力を有する直角位
相スプリッタ92に接続される。これらの出力はそれぞれ
ＩとＱチャネル中のミキサ93、94に接続されている。局
部発信器信号は、局部発信器96によってミキサ93、94に
供給され、発生した周波数は、ベースバンド周波数にお
けるミキサ93、94の差分周波出力を作り出す。低域通過
フィルター97、98は、ミキシングの他の結果から差分周
波出力を選択し、それらを各々縦続接続増幅器99、100
に供給する。縦続接続増幅器99、100の各出力は、適量
の従来の設計でも使われる復調器102に供給される。復
調器102の出力はデータフィルター104に供給され、そこ
からビットスライサー106に供給される。
接続されたアンテナ88を有する。無線周波増幅器90の出
力は、０度同相出力と90度直角位相出力を有する直角位
相スプリッタ92に接続される。これらの出力はそれぞれ
ＩとＱチャネル中のミキサ93、94に接続されている。局
部発信器信号は、局部発信器96によってミキサ93、94に
供給され、発生した周波数は、ベースバンド周波数にお
けるミキサ93、94の差分周波出力を作り出す。低域通過
フィルター97、98は、ミキシングの他の結果から差分周
波出力を選択し、それらを各々縦続接続増幅器99、100
に供給する。縦続接続増幅器99、100の各出力は、適量
の従来の設計でも使われる復調器102に供給される。復
調器102の出力はデータフィルター104に供給され、そこ
からビットスライサー106に供給される。
縦続接続増幅器99、100は、交互に配置された差動増
幅器と直流阻止増幅器段からなる複数の縦続接続段によ
りなる。そのような縦続接続段の１つを第６図に示す。
前の低域通過フィルター97又は98（第５図）あるいは前
の縦続接続段の出力は差動増幅器110の入力108、109に
接続されている。差動増幅器110の出力は添付図面の第
４図に概略的に示された種類の直流阻止増幅器段の入力
52、56に接続されている。回路の動作は、実質的に第３
図及び第４図に関して説明されたものと同一であるので
繰り返し説明しない。
幅器と直流阻止増幅器段からなる複数の縦続接続段によ
りなる。そのような縦続接続段の１つを第６図に示す。
前の低域通過フィルター97又は98（第５図）あるいは前
の縦続接続段の出力は差動増幅器110の入力108、109に
接続されている。差動増幅器110の出力は添付図面の第
４図に概略的に示された種類の直流阻止増幅器段の入力
52、56に接続されている。回路の動作は、実質的に第３
図及び第４図に関して説明されたものと同一であるので
繰り返し説明しない。
図示の実施例では負荷は抵抗62、66からなるものとし
て示した。しかし、他の負荷を使用することができ、例
えばカレントミラは平衡入力を使うことによって、シン
グルエンデット出力が得られる。
て示した。しかし、他の負荷を使用することができ、例
えばカレントミラは平衡入力を使うことによって、シン
グルエンデット出力が得られる。
本発明を通信装置に関して記述したが、直流オフセッ
トの形成を防止する増幅器が要求されている場合、ある
いはオフセットが問題となる場合、例えば消費者の目的
に合った集積ステレオ増幅器に適応することができる。
トの形成を防止する増幅器が要求されている場合、ある
いはオフセットが問題となる場合、例えば消費者の目的
に合った集積ステレオ増幅器に適応することができる。
本明細書により、他の変形は当業者にとっては容易で
あろう。そのような変形は、制限増幅器の設計、製造、
使用、その部品において既に知られた他の特徴を含んで
いてもよく、また、ここで既に記載した特徴の代わりに
又はそれに加えて使用される他の特徴を含んでもよい。
特許請求の範囲は、本願で、特別の特徴の組合せを明確
に述べているが、いずれかの請求項で請求したものと同
一の発明に関係するかどうかにかかわらず、そして、本
発明のように、同一の技術的問題のいくつか又は全てを
解決するかどうかにかかわらず、本願の記述の範囲は新
規な特徴やここで明示的又は暗示的に示した新規な特徴
の組合せ又はそれらについての一般化を含むということ
が理解されるべきである。この結果、出願人は、本願又
は本願から引き出された他の出願の審査経過中、新しい
請求項がそのような特徴及び／又はそのような特徴の組
合せを明確に述べるということを注意する。
あろう。そのような変形は、制限増幅器の設計、製造、
使用、その部品において既に知られた他の特徴を含んで
いてもよく、また、ここで既に記載した特徴の代わりに
又はそれに加えて使用される他の特徴を含んでもよい。
特許請求の範囲は、本願で、特別の特徴の組合せを明確
に述べているが、いずれかの請求項で請求したものと同
一の発明に関係するかどうかにかかわらず、そして、本
発明のように、同一の技術的問題のいくつか又は全てを
解決するかどうかにかかわらず、本願の記述の範囲は新
規な特徴やここで明示的又は暗示的に示した新規な特徴
の組合せ又はそれらについての一般化を含むということ
が理解されるべきである。この結果、出願人は、本願又
は本願から引き出された他の出願の審査経過中、新しい
請求項がそのような特徴及び／又はそのような特徴の組
合せを明確に述べるということを注意する。
第１図及び第２図は従来の２種類の縦続接続制限増幅回
路の図、 第３図は本発明による直流阻止増幅器段の一実施例の回
路系統図、 第４図は本発明による直流阻止増幅器段の他の実施例の
回路系統図、 第５図は本発明による縦続接続増幅器を使用するゼロ・
IF受信機のブロック系統図、 第６図は第５図に示した受信機に使用される縦続接続増
幅器配置の１つの段の回路図である。 10,12,14,16,18……段、19,20……信号入力、21,22……
信号出力、23,24……抵抗、25,26……コンデンサ、28,3
0,32,34,36……段、29,31,33,35……コンデンサ、40,4
2,44,46……NPNトランジスタ、48,50……定電流源、52,
56……信号入力、54,58,62,66……抵抗、60……コンデ
ンサ、64……電圧供給ライン、68,70……信号出力、72,
74,76,78……NPNトランジスタ、80,82,84,86……定電流
源、88……アンテナ、90……無線集波増幅器、92……直
角位相スプリッタ、93,94……ミキサ、96……局部発振
器、97、98……低域通過フィルタ、99,100……縦続接続
増幅器、102……復調器、104……データフィルター、10
6……ビットスライサー、108,109……信号入力、110…
…差動増幅器。
路の図、 第３図は本発明による直流阻止増幅器段の一実施例の回
路系統図、 第４図は本発明による直流阻止増幅器段の他の実施例の
回路系統図、 第５図は本発明による縦続接続増幅器を使用するゼロ・
IF受信機のブロック系統図、 第６図は第５図に示した受信機に使用される縦続接続増
幅器配置の１つの段の回路図である。 10,12,14,16,18……段、19,20……信号入力、21,22……
信号出力、23,24……抵抗、25,26……コンデンサ、28,3
0,32,34,36……段、29,31,33,35……コンデンサ、40,4
2,44,46……NPNトランジスタ、48,50……定電流源、52,
56……信号入力、54,58,62,66……抵抗、60……コンデ
ンサ、64……電圧供給ライン、68,70……信号出力、72,
74,76,78……NPNトランジスタ、80,82,84,86……定電流
源、88……アンテナ、90……無線集波増幅器、92……直
角位相スプリッタ、93,94……ミキサ、96……局部発振
器、97、98……低域通過フィルタ、99,100……縦続接続
増幅器、102……復調器、104……データフィルター、10
6……ビットスライサー、108,109……信号入力、110…
…差動増幅器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−158149（ＪＰ，Ａ) 米国特許44980545（ＵＳ，Ａ) 欧州特許出願公開215216（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 5/00 - 11/08
Claims (13)
- 【請求項１】第１及び第２の半導体能動素子と第３及び
第４の半導体能動素子によってそれぞれ構成される第１
と第２の差動増幅器からなり、前記第１及び第４の能動
素子の出力電極は、第１の出力ポートに共同的に接続さ
れ、前記第２及び第３の能動素子の出力電極は、第２の
出力ポートに共同的に接続され、第１の信号入力が前記
第１の能動素子の信号入力電極に接続され、かつ、第１
の抵抗素子を介して前記第２の能動素子の信号入力電極
に接続され、第２の信号入力は前記第３の能動素子の信
号入力電極に接続され、かつ、第２の抵抗素子を介して
前記第４の能動素子の信号入力電極に接続され、容量素
子が前記第２及び第４の能動素子の信号入力電極の間に
接続されている直流阻止増幅器。 - 【請求項２】第１及び第２の抵抗要素の値は実質的に等
しい請求項１記載の直流阻止増幅器。 - 【請求項３】第１及び第２の差動増幅器は各々が電流源
を有し、且つ前記電流源は、実質的に等しい請求項１或
は２記載の直流阻止増幅器。 - 【請求項４】負荷が前記第１及び、第２の出力ポートの
各々に接続されている請求項１乃至３のうちいずれか一
項記載の直流阻止増幅器。 - 【請求項５】前記第１から第４の能動素子は各々同様の
伝導形の接合トランジスタからなり、前記信号入力はベ
ース電極からなり、前記信号出力はコレクタ電極からな
る請求項１乃至４のうちいずれか一項記載の直流阻止増
幅器。 - 【請求項６】第１から第４のトランジスタのベース電極
への信号経路内の各エミッタホロワ回路を更に有する請
求項５記載の直流阻止増幅器。 - 【請求項７】電流源がエミッタホロワ回路の各々のエミ
ッタ電極に接続されている請求項６記載の直流阻止増幅
器。 - 【請求項８】複数の差動増幅器と、複数の直流阻止増幅
器とによりなり、各差動増幅器の出力は次に続く直流阻
止増幅器の入力に接続され、各直流阻止増幅器は、夫々
第１及び第２の半導体能動素子と第３及び第４の半導体
能動素子よりなる第１と第２の差動増幅器より構成さ
れ、第１及び第４の能動素子の出力電極は第１の出力ポ
ートに共同的に接続され、第２及び第３の能動素子の出
力電極は第２の出力ポートと共同的に接続され、第１の
信号入力は、第１の能動素子の信号入力電極に接続さ
れ、かつ、第１の抵抗素子を介して第２の能動素子の信
号入力電極に接続され、第２の信号入力は、第３の能動
素子の信号入力電極に接続され、かつ、第２の抵抗素子
を介して第４の能動素子の信号入力電極に接続され、容
量素子は第２及び第４の信号入力電極間に結合されてい
る縦続接続直流阻止増幅器配置。 - 【請求項９】前記第１、第２、第３、第４の半導体素子
は接合トランジスタである請求項８記載の配置。 - 【請求項１０】各直流阻止増幅器は、第１から第４のト
ランジスタのベース電極への信号路内にある各エミッタ
ホロワ回路を更に有する請求項９記載の配置。 - 【請求項１１】電流源は、各エミッタホロワ回路のエミ
ッタ電極に接続される請求項10記載の配置。 - 【請求項１２】請求項１乃至７のうちいずれか一項に記
載された直流阻止増幅器によりなる装置。 - 【請求項１３】請求項８乃至11のうちいずれか一項に記
載された縦続接続増幅器配置によりなる装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8910753.6 | 1989-05-10 | ||
| GB8910753A GB2232029A (en) | 1989-05-10 | 1989-05-10 | D.c. blocking amplifiers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305205A JPH02305205A (ja) | 1990-12-18 |
| JP3055627B2 true JP3055627B2 (ja) | 2000-06-26 |
Family
ID=10656518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117283A Expired - Lifetime JP3055627B2 (ja) | 1989-05-10 | 1990-05-07 | 直流阻止増幅器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5073760A (ja) |
| EP (1) | EP0397250B1 (ja) |
| JP (1) | JP3055627B2 (ja) |
| KR (1) | KR0161272B1 (ja) |
| DE (1) | DE69023694T2 (ja) |
| GB (1) | GB2232029A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | Ａ／ｄ変換器 |
| US5473461A (en) * | 1994-08-26 | 1995-12-05 | Interactive Light, Inc. | Wide dynamic range optical receiver |
| US5471665A (en) * | 1994-10-18 | 1995-11-28 | Motorola, Inc. | Differential DC offset compensation circuit |
| DE69529401D1 (de) * | 1995-05-22 | 2003-02-20 | St Microelectronics Srl | Hochpassfilter, insbesondere für die Offsetunterdrückung in einer Verstärkerkette |
| JP2809150B2 (ja) * | 1995-08-14 | 1998-10-08 | 日本電気株式会社 | 高利得増幅回路 |
| JP2885281B2 (ja) * | 1996-11-20 | 1999-04-19 | 日本電気株式会社 | Ｄｃオフセットキャンセル回路及びそれを用いた差動増幅回路 |
| JP2007180796A (ja) | 2005-12-27 | 2007-07-12 | Fujitsu Ltd | 差動増幅回路 |
| JP4999774B2 (ja) * | 2008-05-15 | 2012-08-15 | 日本電信電話株式会社 | 振幅制限増幅回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3742377A (en) * | 1971-07-08 | 1973-06-26 | Nat Semiconductor Corp | Differential amplifier with means for balancing out offset terms |
| DE2924171A1 (de) * | 1979-06-15 | 1980-12-18 | Siemens Ag | Monolithisch integrierbarer transistorverstaerker |
| JPS5940712A (ja) * | 1982-08-31 | 1984-03-06 | Toshiba Corp | 切換増幅器 |
| US4617523A (en) * | 1985-08-08 | 1986-10-14 | Tektronix, Inc. | Differential pair with compensation for effects of parasitic capacitance |
| US4937516A (en) * | 1987-11-13 | 1990-06-26 | U.S. Philips Corporation | Balanced voltage-current converter and double-balanced mixer circuit comprising such a converter |
| EP0352009B1 (en) * | 1988-07-18 | 1994-11-17 | Sony Corporation | Amplifier circuit |
-
1989
- 1989-05-10 GB GB8910753A patent/GB2232029A/en not_active Withdrawn
-
1990
- 1990-05-04 DE DE69023694T patent/DE69023694T2/de not_active Expired - Fee Related
- 1990-05-04 EP EP90201127A patent/EP0397250B1/en not_active Expired - Lifetime
- 1990-05-07 JP JP2117283A patent/JP3055627B2/ja not_active Expired - Lifetime
- 1990-05-08 KR KR1019900006441A patent/KR0161272B1/ko not_active IP Right Cessation
- 1990-05-10 US US07/521,770 patent/US5073760A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5073760A (en) | 1991-12-17 |
| EP0397250A2 (en) | 1990-11-14 |
| JPH02305205A (ja) | 1990-12-18 |
| KR900019343A (ko) | 1990-12-24 |
| KR0161272B1 (ko) | 1999-03-20 |
| DE69023694D1 (de) | 1996-01-04 |
| EP0397250A3 (en) | 1991-10-02 |
| EP0397250B1 (en) | 1995-11-22 |
| DE69023694T2 (de) | 1996-05-30 |
| GB8910753D0 (en) | 1989-06-28 |
| GB2232029A (en) | 1990-11-28 |
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