JP3054491B2 - Liquid crystal display - Google Patents

Liquid crystal display

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JP3054491B2
JP3054491B2 JP10771292A JP10771292A JP3054491B2 JP 3054491 B2 JP3054491 B2 JP 3054491B2 JP 10771292 A JP10771292 A JP 10771292A JP 10771292 A JP10771292 A JP 10771292A JP 3054491 B2 JP3054491 B2 JP 3054491B2
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龍司 西川
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、液晶表示装置に関し、
特に端子エッジに発生する静電気放電による表示不良を
防止した液晶表示装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device,
In particular, the present invention relates to a liquid crystal display device that prevents display defects due to electrostatic discharge generated at terminal edges.

【0002】[0002]

【従来の技術】液晶ディスプレイの画面が大きくなり、
画素数が多くなると、欠陥の増大による歩留まり低下が
問題となる。この対策として冗長構造の採用がある。例
えばこの例として、日経BP社発行の「フラットディス
プレイ1991」第105頁からには、やむなく使う冗
長構成の説明がされてある。
2. Description of the Related Art The screen of a liquid crystal display becomes large,
As the number of pixels increases, the yield decreases due to an increase in defects. As a countermeasure for this, there is a adoption of a redundant structure. For example, as an example, a flat display 1991, page 105, published by Nikkei BP, describes a redundant configuration that must be used.

【0003】例えば1つの画素(例えばスイッチング素
子と表示電極を1組とした1セル)に対して更にもう1
つのTFTを設け、TFT不良による点欠陥を防止した
ものや予備ラインを設けて、ラインが断線した時にこの
予備ラインを介して断線を救済するものがある。また本
発明のテーマとして以下述べてゆくが、作業者や製造装
置に保持されている静電気が、端子エッジに発生し易い
ために、特にマトリックス状に配置された画素郡の一番
外側に設けられた画素が、この静電気放電により表示不
良を発生する。このために、この一番外側の更に外側に
ダミー画素を設けていた。
For example, for one pixel (for example, one cell in which a switching element and a display electrode are a set), one more pixel is provided.
There is a type in which two TFTs are provided to prevent a point defect due to a TFT failure, or a type in which a spare line is provided, and when a line is broken, the disconnection is relieved through the spare line. In addition, as described below as the theme of the present invention, static electricity held by an operator or a manufacturing apparatus is easily provided at a terminal edge, and is particularly provided on the outermost side of a group of pixels arranged in a matrix. The defective pixel causes display failure due to the electrostatic discharge. For this purpose, dummy pixels are further provided on the outermost side.

【0004】図4は、その概略図であり、縦方向に交互
に延在されているのが、ガラス基板(1)の上に形成さ
れているゲートと一体のゲートライン(2)である。ま
た横方向に交互に延在されているのが、TFTのドレイ
ンからゲート絶縁膜上を延在されているドレインライン
(3)である。またこのゲートライン(2)とドレイン
ライン(3)には夫々ゲート端子(4)およびドレイン
端子(5)が、例えばTABを接続するために表面が露
出されている。
FIG. 4 is a schematic view thereof, and a gate line (2) integrated with a gate formed on a glass substrate (1) extends alternately in the vertical direction. Also, alternately extending in the horizontal direction is a drain line (3) extending from the drain of the TFT over the gate insulating film. The gate line (2) and the drain line (3) have a gate terminal (4) and a drain terminal (5), respectively, and their surfaces are exposed to connect, for example, TAB.

【0005】また図4の画素領域の一番外側に○印で配
置されているものが、ダミー画素(6)であり、静電気
放電が発生してもダミー画素のみが破壊するだけで本来
の画素が保護できるようになっている。ここで長い端子
と若干短い端子が設けてあるが、長い方が本来の端子で
あり、短い方は、ライン検査を目的として設けたもので
ある。
[0005] Further, the dummy pixel (6) is arranged at the outermost part of the pixel area of FIG. 4 and is a dummy pixel (6). Can be protected. Here, a long terminal and a slightly short terminal are provided. The longer terminal is an original terminal, and the shorter terminal is provided for the purpose of line inspection.

【0006】[0006]

【発明が解決しようとする課題】前述のように、製造工
程において、どうしても静電気放電が、絶縁性基板
(1)の角部に発生しやすく、特に上または下に設けら
れたゲート端子群の一番左または右側のゲート端子、右
または左に設けられたドレイン端子群の一番上または下
側のドレイン端子に発生しやすい。前述したようにダミ
ー画素で保護できればよいが、このダミー画素だけでは
保護できず、本来の画素が破壊されたり、画素内のTF
Tが破壊しないまでも、スレッショルド電圧VTHがずれ
たりして、ライン欠陥を発生する問題があった。
As described above, in the manufacturing process, electrostatic discharge is inevitably generated at the corners of the insulating substrate (1), and in particular, one of the gate terminal groups provided above or below is provided. It is likely to occur at the leftmost or rightmost gate terminal and the topmost or lowermost drain terminal of the right or left drain terminal group. As described above, it is only necessary to protect with the dummy pixel, but it is not possible to protect with the dummy pixel alone.
Even if T is not destroyed, there is a problem that the threshold voltage V TH shifts and a line defect occurs.

【0007】[0007]

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第1に透明な絶縁性基板の角部に接した一
番外側のアドレス端子とデータ端子との間に、前記スイ
ッチング素子の一構成である絶縁膜を誘電体層としたサ
ージ吸収用のコンデンサを設けることで解決するもので
ある。
SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and a first aspect is to provide a method in which a transparent insulating substrate is provided between an outermost address terminal and a data terminal in contact with a corner of the substrate. This problem can be solved by providing a surge absorbing capacitor using an insulating film as a dielectric layer, which is one configuration of the switching element.

【0008】第2に、ゲートラインと電気的に接続され
たゲート端子群の外側に、このゲート端子と同一工程で
成る第1の端子を設け、ドレインラインと電気的に接続
されたドレイン端子群の外側に、このドレイン端子と同
一工程で成る第2の端子を設け、前記第1の端子は、前
記ゲートラインと同一工程で成るラインと一体で容量の
下層電極とし、前記第2の端子は、前記ドレインライン
と同一工程で成るラインと一体で容量の上層電極とし、
この上層電極と下層電極で成る容量でサージを吸収する
ことで解決するものである。
Second, a first terminal formed in the same process as the gate terminal is provided outside the gate terminal group electrically connected to the gate line, and the drain terminal group electrically connected to the drain line is provided. A second terminal formed in the same process as the drain terminal is provided outside the device, the first terminal is integrally formed with a line formed in the same process as the gate line and serves as a lower electrode of a capacitor, and the second terminal is An upper electrode of a capacitor integrally with a line formed in the same process as the drain line,
The problem is solved by absorbing the surge with the capacitance composed of the upper electrode and the lower electrode.

【0009】[0009]

【作用】スイッチング素子、例えばTFTやMIMは、
構成として絶縁膜が設けてある。a−Siやp−Siを
使った逆スタガー型のトランジスターでは、ゲート絶縁
膜、p−Siを使ったスタガー型のトランジスターで
は、ゲート電極とソース電極の間に設けられた絶縁膜を
コンデンサの誘電体層として構成とし、角部に接した一
番外側のアドレス端子とデータ端子の間にコンデンサを
設けることができる。従って一番静電気放電し易い角部
に、コンデンサを設けることで、画素領域にこの静電気
を流すことなく、このコンデンサを介して吸収できる。
従ってライン欠陥を防止できる。
The switching element, for example, TFT or MIM,
An insulating film is provided as a configuration. In a reverse staggered transistor using a-Si or p-Si, a gate insulating film is used. In a staggered transistor using p-Si, an insulating film provided between a gate electrode and a source electrode is used as a dielectric of a capacitor. It can be configured as a body layer, and a capacitor can be provided between the outermost address terminal and the data terminal in contact with the corner. Therefore, by providing a capacitor at the corner where the electrostatic discharge is most likely to occur, the static electricity can be absorbed through the capacitor without flowing to the pixel area.
Therefore, line defects can be prevented.

【0010】第2に逆スタガー型のTFTは、ゲート電
極と半導体層の間にゲート絶縁膜を設けてある。従って
ゲート絶縁膜の下層に設けてあるゲート電極またはゲー
トラインと同一工程で、静電気吸収用のコンデンサの下
層電極が設けられ、ゲート絶縁膜の上層に設けられるド
レイン電極またはドレインラインと同一工程で、前記コ
ンデンサの上層電極が設けられる。この上および下層の
電極を、ドレインラインおよびゲートラインと電気的に
絶縁し、上および下層の電極を角部の一番外側の端子
(例えば図4の左側辺の一番上のドレイン端子および上
側辺の一番左側のゲート端子)と電気的に接続すれば、
一番放電しやすい角部に静電気吸収用のコンデンサを設
けることができる。従って一番静電気放電し易い角部
に、コンデンサを設けることで、画素領域にこの静電気
を流すことなく、このコンデンサを介して吸収できる。
従ってライン欠陥を防止できる。
Second, an inverted stagger type TFT has a gate insulating film provided between a gate electrode and a semiconductor layer. Therefore, in the same step as the gate electrode or the gate line provided under the gate insulating film, the lower electrode of the capacitor for electrostatic absorption is provided, and in the same step as the drain electrode or the drain line provided above the gate insulating film, An upper electrode of the capacitor is provided. The upper and lower electrodes are electrically insulated from the drain line and the gate line, and the upper and lower electrodes are connected to the outermost terminals of the corners (for example, the uppermost drain terminal on the left side in FIG. Electrical connection with the leftmost gate terminal on the side)
A capacitor for absorbing static electricity can be provided at the corner where discharge is most likely. Therefore, by providing a capacitor at the corner where the electrostatic discharge is most likely to occur, the static electricity can be absorbed through the capacitor without flowing to the pixel area.
Therefore, line defects can be prevented.

【0011】[0011]

【実施例】以下に本発明の実施例を説明する。本発明
は、例えばアクティブマトリックス型液晶表示装置に有
効である。理由は、TFTでもMIMでも一構成として
絶縁層があり、この絶縁層の下層および上層に電極材料
が設けてあるので、この工程を利用すれば工程数を増加
することなく静電気吸収用のコンデンサを設けることが
できる。当然単純マトリックス型の液晶表示装置でも可
能であるが、この場合アクティブマトリックス型と比べ
て構成が少ないため工程を増加すれば可能である。基本
的には、一方の基板には、平行な複数本の第1ライン郡
があり、他方の基板には前記第1ラインと交差する平行
な複数本の第2ライン郡があるだけである。従ってどち
らの基板に設けてもよいが、ライン郡をコンデンサの上
層または下層電極とすると残りの構成のために工程を増
加する必要がある。
Embodiments of the present invention will be described below. The present invention is effective for, for example, an active matrix type liquid crystal display device. The reason is that the TFT and the MIM each have an insulating layer as one component, and an electrode material is provided below and above the insulating layer. If this step is used, a capacitor for electrostatic absorption can be used without increasing the number of steps. Can be provided. Naturally, a simple matrix type liquid crystal display device is also possible, but in this case, the number of steps is increased because the configuration is smaller than that of the active matrix type. Basically, one substrate has a plurality of parallel first line groups, and the other substrate has only a plurality of parallel second line groups intersecting the first line. Therefore, it may be provided on either substrate, but if the line group is the upper or lower electrode of the capacitor, the number of steps must be increased for the remaining configuration.

【0012】以上、どちらにおいても図5のような概略
構成を有することになる。以下詳細なa−Siを使用し
た逆スタガー型トランジスタを説明する前に、簡単にp
−Siのスタガー型トランジスタおよびMIMを採用し
た液晶表示装置で説明してゆく。一般にp−Siを採用
したスタガー型トランジスタは、図6に示すように、透
明な絶縁性基板(10)に半導体層となるp−Si(1
1)が設けられ、この上には第1の絶縁膜(12)が覆
われている。この上にはp−Siで成るゲート(13)
が設けられ、ゲートを覆うように第2の絶縁膜(14)
が設けられている。前記第2の絶縁膜は、ソース及びド
レイン領域に対応する領域にコンタクトホールが設けら
れ、表示電極(15)と電気的に接続されたソース電極
(16)およびドレイン電極(17)が設けられてい
る。ここで下層電極は、ゲート電極と同一工程で、図5
の角部に設けられ、第2の絶縁膜をコンデンサの誘電体
層として設け、上層にはソースまたはドレイン電極と同
一工程で設けられた上層電極が前記角部に設けられる。
As described above, each of them has a schematic configuration as shown in FIG. Before describing the details of the inverted staggered transistor using a-Si,
A liquid crystal display device employing a staggered transistor of -Si and an MIM will be described. Generally, as shown in FIG. 6, a staggered transistor employing p-Si has p-Si (1) serving as a semiconductor layer on a transparent insulating substrate (10).
1) is provided, on which a first insulating film (12) is covered. On top of this, a gate made of p-Si (13)
And a second insulating film (14) covering the gate.
Is provided. In the second insulating film, contact holes are provided in regions corresponding to the source and drain regions, and a source electrode (16) and a drain electrode (17) electrically connected to the display electrode (15) are provided. I have. Here, the lower layer electrode is formed in the same process as the gate electrode in FIG.
And a second insulating film is provided as a dielectric layer of the capacitor, and an upper layer electrode provided in the same step as the source or drain electrode is provided at the corner.

【0013】次にMIM構造の代表例を図7を使って説
明する。透明な絶縁性基板(20)の上には、Ta電極
(21)および透明電極材料より成る表示電極(22)
が設けられている。Ta電極(21)の表面には、例え
ば陽極酸化により形成されたTa23より成る絶縁膜
(23)が設けられ、この上には例えばCr電極(2
4)が表示電極(22)まで延在されている。従ってコ
ンデンサの下層電極は、Ta電極(21)と同一工程で
達成でき、絶縁膜(23)を介してCr電極(24)が
上層電極として達成できる。従って工程の増加もなく前
記角部に静電気吸収用のコンデンサが形成できる。
Next, a representative example of the MIM structure will be described with reference to FIG. On a transparent insulating substrate (20), a Ta electrode (21) and a display electrode (22) made of a transparent electrode material.
Is provided. On the surface of the Ta electrode (21), an insulating film (23) made of, for example, Ta 2 O 3 formed by anodic oxidation is provided.
4) is extended to the display electrode (22). Therefore, the lower electrode of the capacitor can be achieved in the same process as the Ta electrode (21), and the Cr electrode (24) can be achieved as the upper electrode via the insulating film (23). Therefore, a capacitor for absorbing static electricity can be formed at the corner without increasing the number of steps.

【0014】続いて、逆スタガー型のa−Siトランジ
スタを採用した液晶表示装置を図8を参照しながら具体
的に説明してゆく。まず、透明な絶縁性基板(30)上
に形成されたゲート(31)、およびこのゲート(3
1)と一体で形成された複数本のゲートライン(32)
と、このゲートライン(32)と離間して形成された補
助容量電極(33)、およびこの補助容量電極と一体で
形成された補助容量ライン(34)と、実質的に前記絶
縁性基板(30)の全面に形成されたゲート絶縁膜(3
5)がある。特に補助容量は、図5に於ては省略してあ
る。
Next, a liquid crystal display device employing an inverted staggered a-Si transistor will be specifically described with reference to FIG. First, a gate (31) formed on a transparent insulating substrate (30) and this gate (3
Plural gate lines (32) formed integrally with 1)
A storage capacitor electrode (33) formed apart from the gate line (32), and a storage capacitor line (34) formed integrally with the storage capacitor electrode; ) Formed on the entire surface of the gate insulating film (3)
5). In particular, the auxiliary capacitance is omitted in FIG.

【0015】透明な絶縁性基板(30)は、例えばガラ
スより成る。このガラス基板(30)上には、図5のよ
うに、ゲート(31)と一体のゲートライン(32)が
上下に平行に延在されており、ゲート(31)は、ゲー
トライン(32)より突出しても、ゲートライン(3
2)の一部として形成されてもよい。また補助容量電極
(33)およびこの電極と一体で成る補助容量ライン
(34)もゲートライン(32)と平行に延在されてい
る。またこの両電極は、例えばCrやAl材料、またT
a,Ta−Mo,Cr−Cu等でも良い。ここではゲー
トラインと補助容量ラインは、同一工程で形成されるの
で、ゲートライン(32)と補助容量ライン(34)
は、例えば約1500ÅのCrより形成される。またゲ
ート(31)、ゲートライン(32)、補助容量電極
(33)および補助容量ライン(34)を覆う第1のゲ
ート絶縁膜(35)は、プラズマCVD法で形成された
約3000ÅのSiNx膜である。ここでは、SiNx
膜の代りにSiO2膜を使用しても良いし、この2つの
膜を2層にしても良い。またSiNx膜やSiO2膜を
単独で使う場合、成膜工程を2工程に分け、2層構造と
しても良い。特に2層構造の時は、上層を後述の表示電
極上へ延在させている。
[0015] The transparent insulating substrate (30) is made of, for example, glass. On this glass substrate (30), as shown in FIG. 5, a gate line (32) integral with the gate (31) extends vertically in parallel, and the gate (31) is formed of a gate line (32). The gate line (3
It may be formed as a part of 2). An auxiliary capacitance electrode (33) and an auxiliary capacitance line (34) formed integrally with the electrode also extend in parallel with the gate line (32). These electrodes are made of, for example, Cr or Al material,
a, Ta-Mo, Cr-Cu or the like may be used. Here, since the gate line and the auxiliary capacitance line are formed in the same process, the gate line (32) and the auxiliary capacitance line (34)
Is formed of, for example, about 1500 ° Cr. The first gate insulating film (35) covering the gate (31), the gate line (32), the auxiliary capacitance electrode (33) and the auxiliary capacitance line (34) is a SiNx film of about 3000 ° formed by plasma CVD. It is. Here, SiNx
Instead of a film, an SiO 2 film may be used, or the two films may be formed as two layers. When the SiNx film or the SiO 2 film is used alone, the film forming process may be divided into two processes to form a two-layer structure. In particular, in the case of a two-layer structure, the upper layer is extended on a display electrode described later.

【0016】次に、ITOより成る表示電極(36)が
設けられ、ゲート(31)を一構成とするTFTの活性
領域に、順次積層されたノンドープの第1の非単結晶シ
リコン層(37)、半導体保護膜(38)、およびN+
型にドープされた第2の非単結晶シリコン層(39)
と、このソース領域に対応する第2の非単結晶シリコン
層(39)および表示電極(36)と電気的に接続する
ソース電極(40)と、前記ドレイン領域に対応する第
2の非単結晶シリコン層(39)と電気的に接続したド
レイン電極(41)と一体で延在されたドレインライン
(42)がある。
Next, a display electrode (36) made of ITO is provided, and a non-doped first non-single-crystal silicon layer (37) is sequentially stacked on the active region of the TFT forming a gate (31). , A semiconductor protective film (38), and N +
A second non-single crystalline silicon layer doped with a mold (39)
A source electrode (40) electrically connected to the second non-single-crystal silicon layer (39) corresponding to the source region and the display electrode (36); and a second non-single-crystal corresponding to the drain region. There is a drain line (42) extending integrally with the drain electrode (41) electrically connected to the silicon layer (39).

【0017】TFTに対応する第1のゲート絶縁膜(3
5)上には、ノンドープのアモルファス・シリコン活性
層(a−Si層)(37)およびN+型のアモルファス
・シリコンコンタクト層(N+a−Si層)(39)が
積層され、チャンネルに対応するa−Si層(37)と
+a−Si層(39)との間には、SiNxより成る
半導体保護膜(38)が設けられている。ドレイン電極
(41)は、ドレインラインと一体で、ソース電極(4
0)は、表示電極(36)とコンタクトし、両者とも同
一材料で形成されている。ここでは例えば、MO,Al
が積層されている。また表示電極(36)の上にゲート
絶縁膜が延在されている場合は、コンタクトホールが形
成され、これを介して接続されている。
The first gate insulating film (3
5) On top of this, a non-doped amorphous silicon active layer (a-Si layer) (37) and an N + type amorphous silicon contact layer (N + a-Si layer) (39) are laminated to correspond to the channel. A semiconductor protective film (38) made of SiNx is provided between the a-Si layer (37) and the N + a-Si layer (39). The drain electrode (41) is integrated with the drain line, and the source electrode (4
0) is in contact with the display electrode (36), and both are formed of the same material. Here, for example, MO, Al
Are laminated. When the gate insulating film extends on the display electrode (36), a contact hole is formed and connected through this.

【0018】以下は図示していないが上層には、パシベ
ーション膜が設けられたり(省略してもよい。)して、
例えばポリイミド等から成る配向膜が設けられている。
一方、ガラス基板(30)と対を成す対向ガラス基板が
設けられ、この対向ガラス基板には、TFTと対応する
位置に遮光膜が設けられ、対向電極が設けられる。更に
は、前述の配向膜が設けられる。
Although not shown below, a passivation film is provided (or may be omitted) on the upper layer.
For example, an alignment film made of polyimide or the like is provided.
On the other hand, an opposing glass substrate paired with the glass substrate (30) is provided. On the opposing glass substrate, a light-shielding film is provided at a position corresponding to the TFT, and an opposing electrode is provided. Further, the above-mentioned alignment film is provided.

【0019】更には、この一対のガラス基板間にスペー
サが設けられ、周辺を封着材で封着し、注入孔より液晶
が注入されて本装置が得られる。ここでは半導体層とし
てa−Siを用いたが、代わりにp−Siを用いてもよ
い。本発明の特徴とする所は、図5に示すように、透明
な絶縁性基板(30)の角部にコンデンサを設けた点に
ある。この具体的構造を示したもの(左上の角部を拡大
したもの)が図1である。図1の右下に一点鎖線示した
領域が、表示領域である。
Further, a spacer is provided between the pair of glass substrates, the periphery is sealed with a sealing material, and liquid crystal is injected from an injection hole to obtain the present device. Here, a-Si is used as the semiconductor layer, but p-Si may be used instead. A feature of the present invention is that a capacitor is provided at a corner of a transparent insulating substrate (30) as shown in FIG. FIG. 1 shows this specific structure (the upper left corner is enlarged). A region indicated by a chain line at the lower right of FIG. 1 is a display region.

【0020】この表示領域から上方に延在されているラ
インがゲートライン(32)であり、このライン(3
2)とゲート端子(50)が電気的に接続されている。
ゲートラインは、図8からも判るように、ゲート絶縁膜
(35)の下層に設けてあるので、例えば図1に示した
×印に上層へ抜けるスルーホールを設ける必要がある。
この断面を示したものが図3であり、ゲート端子(5
0)はゲート絶縁膜(35)上に設けてある。また一番
左のゲート端子の隣に設けられた第1の端子(51)
は、前記ゲート端子と同様の構成で、第1の端子とゲー
ト端子、ゲートライン(32)と第1のライン(52)
はそれぞれ同一の工程で形成されている。また第1のラ
イン(52)は、非表示領域(端子やラインが設けられ
ていない角部)でサージ吸収用のコンデンサの下層電極
(53)となる。
A line extending upward from the display area is a gate line (32).
2) and the gate terminal (50) are electrically connected.
As can be seen from FIG. 8, the gate line is provided in the lower layer of the gate insulating film (35). Therefore, it is necessary to provide, for example, a through-hole that passes through to the upper layer at the mark x shown in FIG.
FIG. 3 shows this cross section, and shows the gate terminal (5
0) is provided on the gate insulating film (35). A first terminal (51) provided next to the leftmost gate terminal;
Has the same configuration as the gate terminal, and has a first terminal and a gate terminal, and a gate line (32) and a first line (52).
Are formed in the same process. Further, the first line (52) becomes a lower electrode (53) of a capacitor for absorbing surge in a non-display area (a corner where no terminal or line is provided).

【0021】また表示領域から左方に延在されているラ
インがドレインライン(42)であり、このライン(4
2)とドレイン端子(54)が電気的に接続されてい
る。ドレインラインは、図8からも判るように、ゲート
絶縁膜(35)の上層にあるので、図1に示した×印の
スルーホールは不要である。この断面を示したものが図
2であり、ドレイン端子(54)はゲート絶縁膜(3
5)上に設けてある。また一番上のゲート端子の隣に設
けられた第2の端子(55)は、前記ドレイン端子と同
様の構成で、第2の端子とドレイン端子、ドレインライ
ン(42)と第2のライン(56)はそれぞれ同一の工
程で形成されている。また第2のライン(56)は、非
表示領域(端子やラインが設けられていない角部)でサ
ージ吸収用のコンデンサの上層電極(57)となる。
A line extending leftward from the display area is a drain line (42).
2) and the drain terminal (54) are electrically connected. As can be seen from FIG. 8, the drain line is in the upper layer of the gate insulating film (35), so that the through-holes marked with “X” shown in FIG. 1 are unnecessary. FIG. 2 shows this cross section, and the drain terminal (54) has a gate insulating film (3).
5) Provided above. A second terminal (55) provided next to the uppermost gate terminal has the same configuration as the drain terminal, and includes a second terminal and a drain terminal, and a drain line (42) and a second line ( 56) are formed in the same step. The second line (56) becomes the upper electrode (57) of the surge absorbing capacitor in the non-display area (the corner where no terminal or line is provided).

【0022】図1に示すコンデンサは、ゲートラインと
同一工程で形成された下層電極、ゲート絶縁膜およびド
レインラインと同一工程で形成された上層電極でなる。
また静電気放電しやすい角部、特にゲートラインと電気
的に接続されたゲート端子群の左外側に、ドレインライ
ンと電気的に接続されたドレイン端子群の上側に、第1
および第2の端子が設けられているため、この2つの端
子(51)、(55)を介したコンデンサを介して、静
電気が一番流れやすい。従って画素領域のTFTに静電
気が流れ込まずVTHの変化によるライン欠陥の発生を防
止できる。
The capacitor shown in FIG. 1 includes a lower electrode formed in the same step as the gate line, an upper electrode formed in the same step as the gate insulating film and the drain line.
In addition, a corner portion where electrostatic discharge is likely to occur, in particular, a left outer side of the gate terminal group electrically connected to the gate line, and an upper side of the drain terminal group electrically connected to the drain line,
And the second terminal, static electricity flows most easily through the capacitor via the two terminals (51) and (55). Thus the occurrence of a line defect due to a change in V TH not flow static electricity can be prevented in the TFT of the pixel region.

【0023】またこのコンデンサは、端子ブロック毎、
つまりゲート端子群が2つ或る場合は、この間に設けて
もよいし、ドレイン端子群が2つあればこの間に設けて
もよい。
This capacitor is provided for each terminal block.
That is, if there are two gate terminal groups, they may be provided between them, or if there are two drain terminal groups, they may be provided between them.

【0024】[0024]

【発明の効果】以上の説明からも明らかなとおり、第1
に特にアクティブマトリックス型の液晶表示装置では、
スイッチング素子は、絶縁層を介して上層および下層に
電極が形成されているので、これらを活用して絶縁性基
板の角部にコンデンサを設けることができる。また角部
の一番放電しやすい部分、つまり角部の端子が形成され
ていないスペース領域と接した領域に、このコンデンサ
の上層および下層電極と電気的に接続された端子が設け
てあるので、大きな確率で静電気放電によるサージを吸
収できる。
As is clear from the above description, the first
Especially in active matrix type liquid crystal display devices,
Since the switching element has electrodes formed on the upper layer and the lower layer with the insulating layer interposed therebetween, a capacitor can be provided at the corner of the insulating substrate by utilizing these electrodes. Also, since the corner is most easily discharged, that is, in the area in contact with the space area where the terminal of the corner is not formed, the terminal electrically connected to the upper and lower electrodes of this capacitor is provided. The surge due to electrostatic discharge can be absorbed with a high probability.

【0025】第2にa−Siまたはp−Siを用いた逆
スタガー型トランジスタを用いた液晶表示装置において
も、前述した第1の効果と同様に角部にコンデンサが設
けられるため、静電気放電を効率よく吸収できる。また
下層電極は、ゲートラインと同一工程、上層電極は、ド
レインラインと同一工程および誘電体層はゲート絶縁膜
と同一工程で形成できるので、何ら工程を付加すること
なく実現できる。
Second, also in a liquid crystal display device using an inverted staggered transistor using a-Si or p-Si, a capacitor is provided at a corner similarly to the first effect described above, so that electrostatic discharge is prevented. It can be absorbed efficiently. The lower electrode can be formed in the same step as the gate line, the upper electrode can be formed in the same step as the drain line, and the dielectric layer can be formed in the same step as the gate insulating film.

【0026】またこのコンデンサは、表示領域以外、特
に端子が形成されていないスペース領域に形成できるの
で、表示領域を狭くしたりすることがなく達成できる。
Further, since this capacitor can be formed in a space area other than the display area, particularly, in a space area where no terminal is formed, it can be achieved without reducing the display area.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の液晶表示装置の角部を示す平面図であ
る。
FIG. 1 is a plan view showing a corner of a liquid crystal display device of the present invention.

【図2】図1の第2のラインに沿った断面図である。FIG. 2 is a sectional view taken along a second line in FIG.

【図3】図1の第1のラインに沿った断面図である。FIG. 3 is a sectional view taken along a first line in FIG. 1;

【図4】従来の液晶表示装置の概略平面図である。FIG. 4 is a schematic plan view of a conventional liquid crystal display device.

【図5】本発明の液晶表示装置の概略平面図である。FIG. 5 is a schematic plan view of the liquid crystal display device of the present invention.

【図6】スタガー型のp−SiTFTの断面図である。FIG. 6 is a sectional view of a staggered p-Si TFT.

【図7】MIMの断面図である。FIG. 7 is a cross-sectional view of the MIM.

【図8】逆スタガー型のa−SiTFTの断面図であ
る。
FIG. 8 is a cross-sectional view of an inverted stagger type a-Si TFT.

【符号の説明】[Explanation of symbols]

(30) 透明な絶縁性基板 (31) ゲート (32) ゲートライン (36) 表示電極 (37) 第1の非単結晶シリコン膜 (39) 第2の非単結晶シリコン膜 (40) ソース電極 (41) ドレイン電極 (42) ドレインライン (51) 第1の端子 (52) 第1のライン (55) 第2の端子 (56) 第2のライン (30) Transparent insulating substrate (31) Gate (32) Gate line (36) Display electrode (37) First non-single-crystal silicon film (39) Second non-single-crystal silicon film (40) Source electrode ( 41) Drain electrode (42) Drain line (51) First terminal (52) First line (55) Second terminal (56) Second line

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 透明な絶縁性基板の一側辺に設けられた
アドレス端子群と、この一側辺と角部を共通にした他側
辺に設けられたデータ端子群と、このアドレス端子およ
びデータ端子と電気的に接続されるスイッチング素子
と、このスイッチング素子と電気的に接続された表示電
極とを有する液晶表示装置に於て、 前記角部に接した一番外側のアドレス端子とデータ端子
との間には、前記スイッチング素子の一構成である絶縁
膜を誘電体層としたサージ吸収用のコンデンサが設けら
れることを特徴とした液晶表示装置。
1. A group of address terminals provided on one side of a transparent insulating substrate, a group of data terminals provided on the other side having a common corner with the one side, In a liquid crystal display device having a switching element electrically connected to a data terminal and a display electrode electrically connected to the switching element, an outermost address terminal and a data terminal in contact with the corner portion A liquid crystal display device provided with a capacitor for surge absorption, which uses an insulating film as a dielectric layer, which is one configuration of the switching element.
【請求項2】 透明な絶縁性基板上に形成されたゲート
と一体のゲートラインと、このゲートラインを含む前記
基板全面に形成されたゲート絶縁膜と、前記ゲートを一
構成とするTFTの半導体領域およびコンタクト領域と
なるノンドープの第1の非単結晶シリコン膜および高濃
度にドープされたN+型の第2の非単結晶シリコン膜
と、このTFTの近傍に形成された透明電極材料より成
る表示電極と、前記TFTのソースに対応する前記第2
の非単結晶シリコン膜と前記表示電極とを電気的に接続
するソース電極と、前記TFTのドレインに対応する前
記第2の非単結晶シリコン膜から延在されるドレイン電
極およびこれと一体のドレインラインとを少なくとも有
する液晶表示装置に於て、 前記ゲートラインと電気的に接続されたゲート端子群の
外側には、このゲート端子と同一工程で成る第1の端子
が設けられ、前記ドレインラインと電気的に接続された
ドレイン端子群の外側には、このドレイン端子と同一工
程で成る第2の端子が設けられ、前記第1の端子は、前
記ゲートラインと同一工程で成るラインと一体で容量の
下層電極となり、前記第2の端子は、前記ドレインライ
ンと同一工程で成るラインと一体で容量の上層電極とな
り、この上層電極と下層電極で成る容量でサージを吸収
することを特徴とした液晶表示装置。
2. A gate line formed integrally with a gate formed on a transparent insulating substrate, a gate insulating film formed on the entire surface of the substrate including the gate line, and a TFT semiconductor having the gate as one component. A non-doped first non-single-crystal silicon film and a heavily doped N + -type second non-single-crystal silicon film serving as a region and a contact region, and a transparent electrode material formed near the TFT; A display electrode; and the second electrode corresponding to the source of the TFT.
A source electrode for electrically connecting the non-single-crystal silicon film to the display electrode, a drain electrode extending from the second non-single-crystal silicon film corresponding to the drain of the TFT, and a drain integrated therewith In a liquid crystal display device having at least a line, a first terminal formed in the same process as the gate terminal is provided outside a gate terminal group electrically connected to the gate line, Outside the electrically connected drain terminal group, a second terminal formed in the same step as the drain terminal is provided, and the first terminal is integrated with a line formed in the same step as the gate line to form a capacitor. The second terminal is integrated with a line formed in the same step as the drain line to form an upper electrode of a capacitor, and the second terminal is formed of a capacitor formed of the upper electrode and the lower electrode. A liquid crystal display device characterized by absorbing light.
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