JP3052569B2 - 信号処理装置 - Google Patents
信号処理装置Info
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- JP3052569B2 JP3052569B2 JP12312492A JP12312492A JP3052569B2 JP 3052569 B2 JP3052569 B2 JP 3052569B2 JP 12312492 A JP12312492 A JP 12312492A JP 12312492 A JP12312492 A JP 12312492A JP 3052569 B2 JP3052569 B2 JP 3052569B2
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- Japan
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- signal
- signal processing
- processing unit
- control
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Description
【０００１】
【産業上の利用分野】本発明は、映像または音声信号の
個々の処理回路の処理周期に同期した制御信号の切り替
えを目的とし、個々の回路の処理基準信号により制御信
号を有効にする信号処理装置に関するものである。
個々の処理回路の処理周期に同期した制御信号の切り替
えを目的とし、個々の回路の処理基準信号により制御信
号を有効にする信号処理装置に関するものである。
【０００２】
【従来の技術】従来は、個々の回路の映像または音声信
号の処理回路において処理基準に時間ズレは発生せず垂
直同期信号にあわせて制御信号を切り替えることによ
り、映像または音声信号に同期した制御の切り替えを行
っていた。
号の処理回路において処理基準に時間ズレは発生せず垂
直同期信号にあわせて制御信号を切り替えることによ
り、映像または音声信号に同期した制御の切り替えを行
っていた。
【０００３】図４は従来の信号処理部の制御方式を示
す。図５は従来の制御信号のタイミングを示す。
す。図５は従来の制御信号のタイミングを示す。
【０００４】図４において、４１は映像または音声の信
号処理部をパラレル信号により制御するための制御部で
あり、４２は映像信号の入出力の切り替えを処理する映
像信号処理部であり、４３は映像信号の周波数変換を行
う映像信号処理部であり、４４は音声信号の入出力の切
り替えを処理する音声信号処理部であり、４５は音声信
号の周波数変換を行う音声信号処理部であり、４６は映
像または音声信号の記録再生を制御する記録再生処理部
である。
号処理部をパラレル信号により制御するための制御部で
あり、４２は映像信号の入出力の切り替えを処理する映
像信号処理部であり、４３は映像信号の周波数変換を行
う映像信号処理部であり、４４は音声信号の入出力の切
り替えを処理する音声信号処理部であり、４５は音声信
号の周波数変換を行う音声信号処理部であり、４６は映
像または音声信号の記録再生を制御する記録再生処理部
である。
【０００５】図５において、５ａは映像信号処理部４２
が映像信号から分離した垂直同期信号のタイミングで、
５ｂは５ａの垂直同期信号を同期基準信号として制御部
４１が入力し、パラレル制御信号１を映像信号処理部４
２に出力するタイミングで、５ｃは映像信号処理部４２
が５ｂのパラレル制御信号１により処理を行うタイミン
グで、５ｄはパラレル制御信号２を映像信号処理部４３
に出力するタイミングで、５ｅは映像信号処理部４３が
５ｄのパラレル制御信号２により処理を行うタイミング
で、５ｆはパラレル制御信号３を音声信号処理部４４に
出力するタイミングで、５ｇは音声信号処理部４４が５
ｆのパラレル制御信号４３により処理を行うタイミング
で、５ｈはパラレル制御信号５を音声信号処理部４５に
出力するタイミングで、５ｉは音声信号処理部４５が５
ｈのパラレル制御信号４により処理を行うタイミング
で、５ｊはパラレル制御信号５を記録再生処理部４６に
出力するタイミングで、５ｋは記録再生処理部４６が５
ｉのパラレル制御信号５により処理を行うタイミングを
示している。
が映像信号から分離した垂直同期信号のタイミングで、
５ｂは５ａの垂直同期信号を同期基準信号として制御部
４１が入力し、パラレル制御信号１を映像信号処理部４
２に出力するタイミングで、５ｃは映像信号処理部４２
が５ｂのパラレル制御信号１により処理を行うタイミン
グで、５ｄはパラレル制御信号２を映像信号処理部４３
に出力するタイミングで、５ｅは映像信号処理部４３が
５ｄのパラレル制御信号２により処理を行うタイミング
で、５ｆはパラレル制御信号３を音声信号処理部４４に
出力するタイミングで、５ｇは音声信号処理部４４が５
ｆのパラレル制御信号４３により処理を行うタイミング
で、５ｈはパラレル制御信号５を音声信号処理部４５に
出力するタイミングで、５ｉは音声信号処理部４５が５
ｈのパラレル制御信号４により処理を行うタイミング
で、５ｊはパラレル制御信号５を記録再生処理部４６に
出力するタイミングで、５ｋは記録再生処理部４６が５
ｉのパラレル制御信号５により処理を行うタイミングを
示している。
【０００６】以上のように構成された信号処理装置にお
いて、以下その動作について図４と図５を用いて説明す
る。映像信号処理部４２が映像信号の垂直同期信号を制
御部４１に出力する。各信号処理部の信号処理タイミン
グは映像信号の垂直同期信号と同じであるため、制御部
４１は垂直同期信号を制御信号出力基準信号として入力
する。制御部４１は前記垂直同期信号に同期してパラレ
ル制御信号１を切り替え映像信号処理部４２に出力し、
映像信号処理部４２はパラレル制御信号１の切り替わり
タイミングで処理を切り替える。制御部４１は前記垂直
同期信号に同期してパラレル制御信号２を切り替え映像
信号処理部４３に出力し、映像信号処理部４３はパラレ
ル制御信号２の切り替わりタイミングで処理を切り替え
る。制御部４１は前記垂直同期信号に同期してパラレル
制御信号３を切り替え音声信号処理部４４に出力し、音
声信号処理部４４はパラレル制御信号３の切り替わりタ
イミングで処理を切り替える。制御部４１は前記垂直同
期信号に同期してパラレル制御信号４を切り替え音声信
号処理部４５に出力し、音声信号処理部４５はパラレル
制御信号４の切り替わりタイミングで処理を切り替え
る。
いて、以下その動作について図４と図５を用いて説明す
る。映像信号処理部４２が映像信号の垂直同期信号を制
御部４１に出力する。各信号処理部の信号処理タイミン
グは映像信号の垂直同期信号と同じであるため、制御部
４１は垂直同期信号を制御信号出力基準信号として入力
する。制御部４１は前記垂直同期信号に同期してパラレ
ル制御信号１を切り替え映像信号処理部４２に出力し、
映像信号処理部４２はパラレル制御信号１の切り替わり
タイミングで処理を切り替える。制御部４１は前記垂直
同期信号に同期してパラレル制御信号２を切り替え映像
信号処理部４３に出力し、映像信号処理部４３はパラレ
ル制御信号２の切り替わりタイミングで処理を切り替え
る。制御部４１は前記垂直同期信号に同期してパラレル
制御信号３を切り替え音声信号処理部４４に出力し、音
声信号処理部４４はパラレル制御信号３の切り替わりタ
イミングで処理を切り替える。制御部４１は前記垂直同
期信号に同期してパラレル制御信号４を切り替え音声信
号処理部４５に出力し、音声信号処理部４５はパラレル
制御信号４の切り替わりタイミングで処理を切り替え
る。
【０００７】制御部４１は前記垂直同期信号に同期して
パラレル制御信号５を切り替え記録再生処理部４６に出
力し、記録再生処理部４６はパラレル制御信号５の切り
替わりタイミングで処理を切り替える。
パラレル制御信号５を切り替え記録再生処理部４６に出
力し、記録再生処理部４６はパラレル制御信号５の切り
替わりタイミングで処理を切り替える。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
信号処理装置においては、制御信号毎にパラレルの制御
線が必要であり、信号処理部の処理タイミングが異なれ
ば各信号処理部の処理タイミングに合わせて制御信号を
切り替えなければならないという課題を有していた。
信号処理装置においては、制御信号毎にパラレルの制御
線が必要であり、信号処理部の処理タイミングが異なれ
ば各信号処理部の処理タイミングに合わせて制御信号を
切り替えなければならないという課題を有していた。
【０００９】本発明はかかる点に鑑み、信号処理タイミ
ングの異なる複数の信号処理部を各信号処理部毎に制御
装置がタイミング合わせを行い制御信号を出力すること
無く、シリアル制御信号により少ない端子数で制御を可
能とする信号処理装置を提供する。
ングの異なる複数の信号処理部を各信号処理部毎に制御
装置がタイミング合わせを行い制御信号を出力すること
無く、シリアル制御信号により少ない端子数で制御を可
能とする信号処理装置を提供する。
【００１０】
【課題を解決するための手段】本発明は、シリアルクロ
ック入力ブロックとシリアルデータ入力ブロックとシリ
アルデータを蓄える入力データレジスタと入力データを
パラレル制御信号として出力する制御レジスタと内部基
準信号により入力データレジスタから制御レジスタにデ
ータを移すとスイッチとを備えたシリアル処理回路を内
蔵し、映像信号を入力とし映像信号のブロック化を行う
映像信号処理部と、シリアル処理回路を内蔵し、映像信
号処理部によりブロック化された映像信号に誤り訂正符
号を付加または解読する映像信号処理部と、シリアル処
理回路を内蔵し、音声信号を入力とし音声信号のブロッ
ク化と誤り訂正符号を付加または解読する音声信号処理
部と、シリアル処理回路を内蔵し、映像信号処理部から
の映像信号と音声信号処理部からの音声信号とに変復調
を行う変復調信号処理部と、シリアル制御信号を出力す
る制御部を備えたことを特徴とする信号処理装置であ
る。
ック入力ブロックとシリアルデータ入力ブロックとシリ
アルデータを蓄える入力データレジスタと入力データを
パラレル制御信号として出力する制御レジスタと内部基
準信号により入力データレジスタから制御レジスタにデ
ータを移すとスイッチとを備えたシリアル処理回路を内
蔵し、映像信号を入力とし映像信号のブロック化を行う
映像信号処理部と、シリアル処理回路を内蔵し、映像信
号処理部によりブロック化された映像信号に誤り訂正符
号を付加または解読する映像信号処理部と、シリアル処
理回路を内蔵し、音声信号を入力とし音声信号のブロッ
ク化と誤り訂正符号を付加または解読する音声信号処理
部と、シリアル処理回路を内蔵し、映像信号処理部から
の映像信号と音声信号処理部からの音声信号とに変復調
を行う変復調信号処理部と、シリアル制御信号を出力す
る制御部を備えたことを特徴とする信号処理装置であ
る。
【００１１】
【作用】本発明は前記した構成により、各信号処理部が
シリアル制御信号を内部の処理基準により制御レジスタ
に移すことにより、処理タイミングが異なる複数の信号
処理部にタイミングを合わせること無しに、制御部が制
御信号を出力することを可能とする。
シリアル制御信号を内部の処理基準により制御レジスタ
に移すことにより、処理タイミングが異なる複数の信号
処理部にタイミングを合わせること無しに、制御部が制
御信号を出力することを可能とする。
【００１２】
【実施例】図１は本発明の実施例におけるシリアル制御
信号による信号処理装置のブロック図、図２は内部処理
基準信号によるシリアル処理回路、図３は各信号処理部
の処理タイミングとシリアル制御信号の取り込みタイミ
ングを示す図である。
信号による信号処理装置のブロック図、図２は内部処理
基準信号によるシリアル処理回路、図３は各信号処理部
の処理タイミングとシリアル制御信号の取り込みタイミ
ングを示す図である。
【００１３】図１において、１１は映像または音声の信
号処理部をシリアル信号により制御するための制御部で
あり、１２は映像信号のブロック化を行う映像信号処理
部であり、１３はブロックされた映像信号に誤り訂正符
号を付加または解読する映像信号処理部であり、１４は
音声信号のブロック化と誤り訂正符号を付加または解読
する音声信号処理部であり、１５は映像信号と音声信号
の変復調を行う変復調信号処理部である。
号処理部をシリアル信号により制御するための制御部で
あり、１２は映像信号のブロック化を行う映像信号処理
部であり、１３はブロックされた映像信号に誤り訂正符
号を付加または解読する映像信号処理部であり、１４は
音声信号のブロック化と誤り訂正符号を付加または解読
する音声信号処理部であり、１５は映像信号と音声信号
の変復調を行う変復調信号処理部である。
【００１４】図２において、２１はシリアルクロックの
入力処理を行うシフトクロック入力ブロックであり、２
２はシリアルデータの入力処理を行うシリアルデータ入
力ブロックであり、２３はシリアル入力データを蓄えて
おくデータ入力レジスタであり、２４はシリアル制御デ
ータをパラレル制御信号として出力する制御レジスタで
あり、２５は内蔵される部の内部処理基準信号により前
記データ入力レジスタから前記制御レジスタにシリアル
制御データを移すか切り替えるスイッチである。
入力処理を行うシフトクロック入力ブロックであり、２
２はシリアルデータの入力処理を行うシリアルデータ入
力ブロックであり、２３はシリアル入力データを蓄えて
おくデータ入力レジスタであり、２４はシリアル制御デ
ータをパラレル制御信号として出力する制御レジスタで
あり、２５は内蔵される部の内部処理基準信号により前
記データ入力レジスタから前記制御レジスタにシリアル
制御データを移すか切り替えるスイッチである。
【００１５】図３において３ａは映像信号処理部１２に
より出力され、シリアル制御信号出力基準周期として制
御部が入力する制御部基準信号で、３ｂは制御部１１に
より出力されるシリアル制御信号のタイミングで、３ｃ
は映像信号処理部１２の映像信号の内部処理基準タイミ
ングで、３ｄは映像信号処理部１２において３ｂのタイ
ミングで受信したシリアル制御信号を３ｃの内部基準タ
イミングで制御レジスタに移しパラレル制御信号として
出力されるタイミングで、３ｅは映像信号処理部１３の
映像信号の内部処理基準タイミングで、３ｆは映像信号
処理部１３において３ｂのタイミングで受信したシリア
ル制御信号を内部基準タイミング３ｅで制御レジスタに
移しパラレル制御信号として出力されるタイミングで、
３ｇは音声信号処理部１４の音声信号の内部処理基準タ
イミングで、３ｈは音声信号処理部１４において３ｂの
タイミングで受信したシリアル制御信号を内部基準タイ
ミング３８で制御レジスタに移しパラレル制御信号とし
て出力されるタイミングで、３ｉは映像信号と音声信号
の変復調信号処理部１５の内部処理基準タイミングで、
３ｊは変復調信号処理部においてタイミング３ｂで受信
したシリアル制御信号を内部基準タイミング３ｉで制御
レジスタに移しパラレル制御信号として出力されるタイ
ミングである。
より出力され、シリアル制御信号出力基準周期として制
御部が入力する制御部基準信号で、３ｂは制御部１１に
より出力されるシリアル制御信号のタイミングで、３ｃ
は映像信号処理部１２の映像信号の内部処理基準タイミ
ングで、３ｄは映像信号処理部１２において３ｂのタイ
ミングで受信したシリアル制御信号を３ｃの内部基準タ
イミングで制御レジスタに移しパラレル制御信号として
出力されるタイミングで、３ｅは映像信号処理部１３の
映像信号の内部処理基準タイミングで、３ｆは映像信号
処理部１３において３ｂのタイミングで受信したシリア
ル制御信号を内部基準タイミング３ｅで制御レジスタに
移しパラレル制御信号として出力されるタイミングで、
３ｇは音声信号処理部１４の音声信号の内部処理基準タ
イミングで、３ｈは音声信号処理部１４において３ｂの
タイミングで受信したシリアル制御信号を内部基準タイ
ミング３８で制御レジスタに移しパラレル制御信号とし
て出力されるタイミングで、３ｉは映像信号と音声信号
の変復調信号処理部１５の内部処理基準タイミングで、
３ｊは変復調信号処理部においてタイミング３ｂで受信
したシリアル制御信号を内部基準タイミング３ｉで制御
レジスタに移しパラレル制御信号として出力されるタイ
ミングである。
【００１６】以上のように構成された本発明の信号処理
装置において、以下その動作を説明する。映像信号を入
力する映像信号処理部１２により映像信号の垂直同期信
号から作成したシリアル制御信号出力基準周期３ａを、
制御部１１が入力し前記シリアル制御信号出力基準周期
に同期してシリアル制御信号３ｂを各信号処理部に出力
する。映像信号処理部１２は受信したシリアル制御信号
を映像信号処理部１２に内蔵されるデータ入力レジスタ
２３に蓄え、映像信号処理部１２の内部処理基準信号に
よりスイッチ２５をオンし受信したデータ入力レジスタ
２３内のシリアル制御信号を制御レジスタ２４に移し３
ｄに示すようにパラレル制御信号として映像信号処理部
１２内部で出力処理する。映像信号処理部１３は内部処
理基準タイミング３ｅにより、映像信号処理部１３に内
蔵されるデータ入力レジスタ２３に蓄え、映像信号処理
部１３の内部処理基準信号によりスイッチ２５をオンし
受信したデータ入力レジスタ２３内のシリアル制御信号
を制御レジスタ２４に移し３ｆに示すようにパラレル制
御信号として映像信号処理部１３内部で出力処理する。
音声信号処理部１４は内部処理基準タイミング３ｇによ
り、音声信号処理部１４に内蔵されるデータ入力レジス
タ２３に蓄え、音声信号処理部１４の内部処理基準信号
によりスイッチ２５をオンし受信したデータ入力レジス
タ２３内のシリアル制御信号を制御レジスタ２４に移し
３ｈに示すようにパラレル制御信号として音声信号処理
部１４内部で出力処理する。変復調信号処理部１５は内
部処理基準タイミング３ｉにより、変復調信号処理部１
５に内蔵されるデータ入力レジスタ２３に蓄え、変復調
信号処理部１５の内部処理基準信号によりスイッチ２５
をオンし受信したデータ入力レジスタ２３内のシリアル
制御信号を制御レジスタ２４に移し３ｊに示すようにパ
ラレル制御信号として変復調信号処理部１５内部で出力
処理する。
装置において、以下その動作を説明する。映像信号を入
力する映像信号処理部１２により映像信号の垂直同期信
号から作成したシリアル制御信号出力基準周期３ａを、
制御部１１が入力し前記シリアル制御信号出力基準周期
に同期してシリアル制御信号３ｂを各信号処理部に出力
する。映像信号処理部１２は受信したシリアル制御信号
を映像信号処理部１２に内蔵されるデータ入力レジスタ
２３に蓄え、映像信号処理部１２の内部処理基準信号に
よりスイッチ２５をオンし受信したデータ入力レジスタ
２３内のシリアル制御信号を制御レジスタ２４に移し３
ｄに示すようにパラレル制御信号として映像信号処理部
１２内部で出力処理する。映像信号処理部１３は内部処
理基準タイミング３ｅにより、映像信号処理部１３に内
蔵されるデータ入力レジスタ２３に蓄え、映像信号処理
部１３の内部処理基準信号によりスイッチ２５をオンし
受信したデータ入力レジスタ２３内のシリアル制御信号
を制御レジスタ２４に移し３ｆに示すようにパラレル制
御信号として映像信号処理部１３内部で出力処理する。
音声信号処理部１４は内部処理基準タイミング３ｇによ
り、音声信号処理部１４に内蔵されるデータ入力レジス
タ２３に蓄え、音声信号処理部１４の内部処理基準信号
によりスイッチ２５をオンし受信したデータ入力レジス
タ２３内のシリアル制御信号を制御レジスタ２４に移し
３ｈに示すようにパラレル制御信号として音声信号処理
部１４内部で出力処理する。変復調信号処理部１５は内
部処理基準タイミング３ｉにより、変復調信号処理部１
５に内蔵されるデータ入力レジスタ２３に蓄え、変復調
信号処理部１５の内部処理基準信号によりスイッチ２５
をオンし受信したデータ入力レジスタ２３内のシリアル
制御信号を制御レジスタ２４に移し３ｊに示すようにパ
ラレル制御信号として変復調信号処理部１５内部で出力
処理する。
【００１７】以上説明したように、本実施例によれば、
各信号処理部が受信したシリアル制御信号を内部処理基
準により内部でパラレル制御信号として出力することに
より、処理タイミングが異なる複数の信号処理部にタイ
ミングを合わせること無しに、制御部が制御信号を出力
することが可能となるため、パラレルの制御に比べて制
御部と各信号処理部の端子数を大幅に削減できる。
各信号処理部が受信したシリアル制御信号を内部処理基
準により内部でパラレル制御信号として出力することに
より、処理タイミングが異なる複数の信号処理部にタイ
ミングを合わせること無しに、制御部が制御信号を出力
することが可能となるため、パラレルの制御に比べて制
御部と各信号処理部の端子数を大幅に削減できる。
【００１８】
【発明の効果】以上のように本発明は、各信号処理部が
内部処理周期によりシリアル制御信号を内部でパラレル
制御信号として出力することにより、内部処理タイミン
グの異なる複数の信号処理部にタイミングを合わせるこ
と無しに制御部がシリアル制御信号を出力することが可
能となるため、パラレルの制御信号に比べて制御部と各
信号処理部の端子数を大幅に削減し、また制御信号出力
タイミングをとる必要がないため制御部の処理を削減し
た信号処理装置を実現できるものである。
内部処理周期によりシリアル制御信号を内部でパラレル
制御信号として出力することにより、内部処理タイミン
グの異なる複数の信号処理部にタイミングを合わせるこ
と無しに制御部がシリアル制御信号を出力することが可
能となるため、パラレルの制御信号に比べて制御部と各
信号処理部の端子数を大幅に削減し、また制御信号出力
タイミングをとる必要がないため制御部の処理を削減し
た信号処理装置を実現できるものである。
【図１】本発明の一実施例における信号処理装置のブロ
ック図
ック図
【図２】本発明の一実施例におけるシリアル処理装置の
ブロック図
ブロック図
【図３】本発明の一実施例における信号処理部の処理タ
イミングと制御信号取り込みタイミング図
イミングと制御信号取り込みタイミング図
【図４】従来の信号処理装置のブロック図
【図５】従来の信号処理部の処理タイミングと制御信号
取り込みタイミング図
取り込みタイミング図
１１ 制御部 １２ 映像信号処理部 １３ 映像信号処理部 １４ 音声信号処理部 １５ 変復調信号処理部
Claims (1)
- 【請求項１】シリアルクロック入力ブロックとシリアル
データ入力ブロックとシリアルデータを蓄える入力デー
タレジスタと前記入力データをパラレル制御信号として
出力する制御レジスタと内部基準信号により前記入力デ
ータレジスタから前記制御レジスタにデータを移すスイ
ッチとを備えたシリアル処理回路を内蔵し、映像信号を
入力とし前記映像信号のブロック化を行う第１の映像信
号処理部と、前記シリアル処理回路を内蔵し、前記第１
の映像信号処理部によりブロック化された映像信号に誤
り訂正符号を付加または解読する第２の映像信号処理部
と、前記シリアル処理回路を内蔵し、音声信号を入力と
し前記音声信号のブロック化と誤り訂正符号を付加また
は解読する音声信号処理部と、前記シリアル処理回路を
内蔵し、前記第２の映像信号処理部からの映像信号と前
記音声信号処理部からの音声信号とに変復調を行う変復
調信号処理回路と、シリアル制御信号を出力する制御部
を備えたことを特徴とする信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312492A JP3052569B2 (ja) | 1992-05-15 | 1992-05-15 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12312492A JP3052569B2 (ja) | 1992-05-15 | 1992-05-15 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05328289A JPH05328289A (ja) | 1993-12-10 |
| JP3052569B2 true JP3052569B2 (ja) | 2000-06-12 |
Family
ID=14852780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12312492A Expired - Fee Related JP3052569B2 (ja) | 1992-05-15 | 1992-05-15 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052569B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU697039B2 (en) | 1993-12-18 | 1998-09-24 | Sony Corporation | Data reproduction apparatus and data storage |
| TW200939793A (en) * | 2007-12-05 | 2009-09-16 | Onlive Inc | System and method for protecting certain types of multimedia data transmitted over a communication channel |
-
1992
- 1992-05-15 JP JP12312492A patent/JP3052569B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05328289A (ja) | 1993-12-10 |
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