JP3041854B2 - Lateral transistor and method of manufacturing the same - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリング状のゲート電極層が設けられてなるラ
テラルトランジスタとその製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a lateral transistor provided with a ring-shaped gate electrode layer and a method for manufacturing the same.
本発明は、リング状のゲート電極層が半導体基板状に
絶縁膜を介して形成されるラテラルトランジスタとその
製造方法において、そのゲート電極層のエミッタ領域側
の露出部に形成されるサイドウォールを介してエミッタ
配線電極を形成することにより、表面の電気的なシール
ドを行って特性を安定させると共に微細加工に適した構
造にしたものである。The present invention relates to a lateral transistor in which a ring-shaped gate electrode layer is formed on a semiconductor substrate via an insulating film and a method for manufacturing the same, wherein a side wall formed on an exposed portion of the gate electrode layer on the emitter region side is provided. By forming an emitter wiring electrode, the surface is electrically shielded to stabilize the characteristics and to have a structure suitable for fine processing.
ラテラルトランジスタの構造の一例として、第４図に
示す構造のものが知られている。このラテラルトランジ
スタは、ｐ型のシリコン基板101にn+型の埋め込み層102
とｎ型のエピタキシャル層103を積層させており、表面
にはフィールド酸化膜104と薄いシリコン酸化膜105が形
成されている。活性領域の中央には、層間絶縁膜106を
開口してエミッタ配線電極107が形成されており、その
下部にp+型の不純物拡散領域からなるエミッタ領域108
がある。コレクタ領域109は、そのエミッタ領域108から
離間して表面に臨んで形成されており、層間絶縁膜106
を開口してなるコンタクトホールを介しコレクタ配線電
極110に接続する。ベース領域は、エピタキシャル層103
の表面に形成されたn+型の半導体層111が用いられ、埋
め込み層102,取り出し領域112を介してベース配線電極1
13に取り出される。このトランジスタにおいては、エミ
ッタ配線電極107がその開口部よりも大きな形状に亘っ
て形成される。これは、エミッタ領域108とコレクタ領
域109の間のベース領域表面の不安定性を除くためであ
り、例えばアルミニューム等の材料からなるエミッタ配
線電極107をベース領域上まで延在させて、そのベース
領域を電気的に遮蔽させるためである。As an example of the structure of the lateral transistor, the structure shown in FIG. 4 is known. This lateral transistor includes an n + -type buried layer 102 in a p-type silicon substrate 101.
A field oxide film 104 and a thin silicon oxide film 105 are formed on the surface. In the center of the active region, an emitter wiring electrode 107 is formed with an opening in an interlayer insulating film 106, and an emitter region 108 formed of ap + -type impurity diffusion region is formed therebelow.
There is. The collector region 109 is formed facing the surface at a distance from the emitter region 108, and
Is connected to the collector wiring electrode 110 via a contact hole having an opening. The base region is the epitaxial layer 103
The n + -type semiconductor layer 111 formed on the surface of the base wiring electrode 1 is used through the buried layer 102 and the extraction region 112.
It is taken out to 13. In this transistor, an emitter wiring electrode 107 is formed over a shape larger than its opening. This is to remove the instability of the surface of the base region between the emitter region 108 and the collector region 109. For example, the emitter wiring electrode 107 made of a material such as aluminum is extended over the base region, and This is for electrically shielding.
また、他の構造のラテラルトランジスタとして、特開
昭62−291171号公報に記載されるように、そのエミッタ
領域の外側の絶縁膜上にリング状のゲート電極層を設け
る構造のラテラルトランジスタも知られている。Further, as a lateral transistor having another structure, a lateral transistor having a structure in which a ring-shaped gate electrode layer is provided on an insulating film outside an emitter region, as described in JP-A-62-291171, is also known. ing.
ところが、第４図に示すようなアルミニューム等のエ
ミッタ配線電極107を延在させる構造では、エミッタ配
線電極107自体が大きくなり、隣接するコレクタ配線電
極等との関係から、そのセルサイズが大きくならざるを
得ない。However, in the structure in which the emitter wiring electrode 107 made of aluminum or the like is extended as shown in FIG. 4, the emitter wiring electrode 107 itself becomes large, and if the cell size becomes large due to the relationship with the adjacent collector wiring electrode and the like. I have no choice.
また、上記公報記載の技術では、エミッタ配線電極と
リング状のゲート電極層は別個の層であり、エミッタ配
線電極自体を大きくする必要はない。しかし、エミッタ
配線電極とエミッタ領域のコンタクトはゲート電極層の
段差による影響を受け、しかもゲート電極層の内周より
も、層間絶縁膜の分だけ実際のエミッタ配線電極はさら
に内側に形成されることになり、素子を微細化した場合
に接続が難しくなる。Further, in the technique described in the above publication, the emitter wiring electrode and the ring-shaped gate electrode layer are separate layers, and it is not necessary to make the emitter wiring electrode itself large. However, the contact between the emitter wiring electrode and the emitter region is affected by the step of the gate electrode layer, and the actual emitter wiring electrode is formed further inside than the inner circumference of the gate electrode layer by the amount of the interlayer insulating film. And connection becomes difficult when the element is miniaturized.
そこで、本発明は上述の技術的な課題に鑑み、表面の
電気的なシールドを行って特性を安定させると共に微細
加工に適した構造のラテラルトランジスタとその製造方
法を提供することを目的とする。In view of the above technical problems, an object of the present invention is to provide a lateral transistor having a structure suitable for fine processing while stabilizing characteristics by electrically shielding the surface, and a method for manufacturing the lateral transistor.
上述の目的を達成するために、本発明のラテラルトラ
ンジスタは、リング状のゲート電極層を該エミッタ領域
の外側に配したラテラルトランジスタを用いている。そ
のゲート電極層は半導体基板上にゲート絶縁膜を介して
形成される。例えばバイポーラ・CMOSのプロセスなら
ば、CMOSのゲート絶縁膜，ゲート電極層と共用できる。
ゲート電極層の材料としては、ポリシリコン層やシリサ
イド，ポリサイドその他の高融点金属等でも良い。そし
て、前記ゲート電極層はセルフアラインでエミッタ領
域，コレクタ領域を形成するためのマスクとされる。こ
のゲート電極層は、エミッタ領域を臨ませる開口部の周
縁に露出部が設けられ、この開口部の側壁にサイドウォ
ールが設けられる。ゲート電極層の開口部に臨まされた
エミッタ領域に接続されるエミッタ配線電極は、サイド
ウォールに沿って形成され、露出部を介してゲート電極
層に接続される。ゲート電極層の露出部は、エミッタ配
線電極のためのコンタクトホールの形成時に同時に形成
される。In order to achieve the above object, the lateral transistor of the present invention uses a lateral transistor in which a ring-shaped gate electrode layer is arranged outside the emitter region. The gate electrode layer is formed on the semiconductor substrate via a gate insulating film. For example, in the case of a bipolar CMOS process, it can be shared with a CMOS gate insulating film and a gate electrode layer.
As a material of the gate electrode layer, a polysilicon layer, silicide, polycide or other high melting point metal may be used. The gate electrode layer is used as a mask for forming an emitter region and a collector region in a self-aligned manner. In the gate electrode layer, an exposed portion is provided on a periphery of an opening facing the emitter region, and a sidewall is provided on a side wall of the opening. An emitter wiring electrode connected to the emitter region facing the opening of the gate electrode layer is formed along the sidewall and connected to the gate electrode layer via the exposed portion. The exposed portion of the gate electrode layer is formed simultaneously with the formation of the contact hole for the emitter wiring electrode.
このような構成を備えたラテラルトランジスタは、第
１導電型の半導体基板上に絶縁膜を介してリング状にゲ
ート電極層を形成し、次いで、ゲート電極層をマスクと
してセルフアラインで第２導電型の不純物を導入し、そ
の後、半導体基板の表面に層間絶縁膜を形成し、次い
で、異方性エッチングによりゲート電極層のエミッタ領
域側に位置する内側開口部の側壁にサイドウォールを残
して前記内側開口部よりも大きなエミッタのコンタクト
ホールを形成してゲート電極層の少なくとも一部を露出
させ、その後、エミッタのコンタクトホールに露出部を
介してゲート電極層に接続されるエミッタ配線電極を形
成することによって製造される。In a lateral transistor having such a configuration, a gate electrode layer is formed in a ring shape on a semiconductor substrate of a first conductivity type via an insulating film, and then the second conductivity type is self-aligned using the gate electrode layer as a mask. Then, an interlayer insulating film is formed on the surface of the semiconductor substrate, and then anisotropic etching is performed to leave a sidewall on the sidewall of the inner opening located on the emitter region side of the gate electrode layer. Forming a contact hole of the emitter larger than the opening to expose at least a part of the gate electrode layer, and thereafter forming an emitter wiring electrode connected to the gate electrode layer through the exposed portion in the contact hole of the emitter. Manufactured by
エミッタ配線電極と接続するゲート電極層をエミッタ
領域，コレクタ領域とセルフアラインで設ける構成か
ら、そのゲート電極層はベース領域上に配されることに
なり、特にエミッタ配線電極を延在させずに、シールド
の効果が得られることになる。そして、ゲート電極層の
エミッタ領域側に位置する内側開口部の側壁にサイドウ
ォールを残して内側開口部よりも大きなエミッタのコン
タクトホールを形成してゲート電極層の少なくとも一部
を露出させた露出部を形成し、この露出部を介してゲー
ト電極層に接続されるとともにサイドウォールに沿って
エミッタ配線電極を形成することにより、エミッタ配線
電極の下地の段差がゲート電極層を露出した分だけ緩和
され、サイドウォールによりステップカバレージも改善
される。また、このような接続構造とすることで、エミ
ッタ領域の配線電極との接続のための開口部の面積を大
きくすることができ、微細加工を図る場合に有利であ
る。なお、セルフアラインでエミッタ領域，コレクタ領
域を形成することで、各領域の位置精度が向上する。よ
って、さらに微細化に好適である。また、プロセス上
は、エミッタのコンタクトホールを形成しながらゲート
電極層の露出部を形成するため、工程数が増加しない。Since the gate electrode layer connected to the emitter wiring electrode is provided in a self-aligned manner with the emitter region and the collector region, the gate electrode layer is arranged on the base region. In particular, without extending the emitter wiring electrode, The effect of the shield will be obtained. Then, an exposed portion in which at least a part of the gate electrode layer is exposed by forming a contact hole of the emitter larger than the inner opening while leaving a sidewall on a side wall of the inner opening located on the emitter region side of the gate electrode layer Is formed, and the emitter wiring electrode is formed along the sidewall while being connected to the gate electrode layer via the exposed portion, so that the step of the base of the emitter wiring electrode is reduced by an amount corresponding to the exposure of the gate electrode layer. The step coverage is also improved by the sidewall. With such a connection structure, the area of the opening for connection with the wiring electrode in the emitter region can be increased, which is advantageous in performing fine processing. Note that by forming the emitter region and the collector region by self-alignment, the positional accuracy of each region is improved. Therefore, it is suitable for further miniaturization. In the process, since the exposed portion of the gate electrode layer is formed while forming the contact hole of the emitter, the number of steps does not increase.
本発明の好適な実施例を図面を参照しながら説明す
る。Preferred embodiments of the present invention will be described with reference to the drawings.
第１の実施例 本実施例のラテラルトランジスタは、エミッタ領域の
周囲を囲むようにリング状のゲート電極層が形成される
PNP型のラテラルトランジスタである。このPNP型のラテ
ラルトランジスタは、一例としてバイポーラ・CMOS構造
の１つの素子として形成される。First Embodiment In the lateral transistor of the present embodiment, a ring-shaped gate electrode layer is formed so as to surround the periphery of the emitter region.
It is a PNP type lateral transistor. This PNP-type lateral transistor is formed as one element having a bipolar CMOS structure, for example.
まず、その断面構造は、第１図に示すように、ｐ型の
シリコン基板10上にｎ型の埋め込み層11が形成され、そ
の埋め込み層11上にはｎ型のエピタキシャル層12が形成
される。そのｎ型のエピタキシャル層12の表面には、ゲ
ート絶縁膜13とフィールド酸化膜14が選択的に形成さ
れ、フィールド酸化膜14の下部には基板と同じ導電型の
素子分離領域15も形成される。First, as shown in FIG. 1, an n-type buried layer 11 is formed on a p-type silicon substrate 10, and an n-type epitaxial layer 12 is formed on the buried layer 11. . A gate insulating film 13 and a field oxide film 14 are selectively formed on the surface of the n-type epitaxial layer 12, and an element isolation region 15 of the same conductivity type as the substrate is also formed below the field oxide film 14. .
リング状のゲート電極層１は、エピタキシャル層12上
のゲート絶縁膜13上に形成されており、ベース領域の表
面の電気的なシールドを行う機能を有する。また、この
リング状のゲート電極層１は、セルフアラインによるエ
ミッタ，コレクタ領域の形成のためのマスクとしても用
いられ、その内側の開口部17に臨んでエミッタ領域16が
形成され、ゲート電極層１の外側の領域にコレクタ領域
18が形成される。これらエミッタ領域16,コレクタ領域1
8は、それぞれp+型の不純物拡散領域であり、且つパン
チスルー防止やhFEの制御のためにエピタキシャル層12
の表面に形成されたn+型の半導体領域19中にそれぞれ形
成されている。The ring-shaped gate electrode layer 1 is formed on the gate insulating film 13 on the epitaxial layer 12, and has a function of electrically shielding the surface of the base region. The ring-shaped gate electrode layer 1 is also used as a mask for forming the emitter and collector regions by self-alignment, and an emitter region 16 is formed facing an opening 17 inside the gate electrode layer 1. Outside the collector area
18 are formed. These emitter region 16 and collector region 1
Numerals 8 denote p + -type impurity diffusion regions, and the epitaxial layers 12 for preventing punch-through and controlling hFE.
Are formed in the n + -type semiconductor region 19 formed on the surface of the substrate.
上記エミッタ領域16は、開口部17を介してエミッタ配
線電極20と接続する。そのエミッタ配線電極20はゲート
電極層１とも接続する。このエミッタ配線電極20とゲー
ト電極層１の接続は、ゲート電極層１のエミッタ領域側
の露出部２を介して行われる。すなわち、エミッタ配線
電極20は、ゲート電極層１上の層間絶縁膜21やチャネリ
ング防止用の絶縁膜26を窓明けして形成されるが、その
窓明けは特にゲート電極層１上にも行われ、エミッタ配
線電極20は、ゲート電極層１のエミッタ領域側の露出部
２でゲート電極層１に接続すると共に、開口部17でエミ
ッタ領域16に接続する。ゲート電極層１のエミッタ側の
側部には、サイドウォール３が形成される。このサイド
ウォール３は、断面上、微細な幅（横方向）に形成する
ことができ、従って、ゲート電極層１によってエミッタ
の開口部17の面積が小さくなるような技術的な課題が解
決される。さらに、サイドウォール３により、エミッタ
配線電極20のカバレージも良好となる。ゲート電極層１
の材料は、例えばポリシリコン層やポリサイド等であ
る。エミッタ配線電極20の材料は例えばアルミ配線であ
る。層間絶縁膜21の材料は、窒化膜にAsSG膜を形成した
もの，或いはPSG膜,BPSG膜等である。The emitter region 16 is connected to the emitter wiring electrode 20 via the opening 17. The emitter wiring electrode 20 is also connected to the gate electrode layer 1. The connection between the emitter wiring electrode 20 and the gate electrode layer 1 is made via the exposed portion 2 of the gate electrode layer 1 on the emitter region side. That is, the emitter wiring electrode 20 is formed by opening the interlayer insulating film 21 on the gate electrode layer 1 and the insulating film 26 for preventing channeling, and the opening is also formed on the gate electrode layer 1 in particular. The emitter wiring electrode 20 is connected to the gate electrode layer 1 at the exposed portion 2 of the gate electrode layer 1 on the emitter region side, and is connected to the emitter region 16 at the opening 17. On the side of the gate electrode layer 1 on the emitter side, a sidewall 3 is formed. The sidewall 3 can be formed to have a fine width (lateral direction) in cross section, and therefore, a technical problem that the area of the opening 17 of the emitter is reduced by the gate electrode layer 1 is solved. . Further, the coverage of the emitter wiring electrode 20 is improved by the sidewalls 3. Gate electrode layer 1
Is, for example, a polysilicon layer or a polycide. The material of the emitter wiring electrode 20 is, for example, aluminum wiring. The material of the interlayer insulating film 21 is a material obtained by forming an AsSG film on a nitride film, a PSG film, a BPSG film, or the like.
また、コレクタ領域18上にも、コレクタ領域18上のゲ
ート絶縁膜13,層間絶縁膜21を開口してコレクタ配線電
極22が形成される。ベース領域はn+型の半導体領域19を
用いて構成され、これがｎ型のエピタキシャル層12,埋
め込み層11を介し、さらにベース取り出し領域23,ベー
ス接続領域24を介して、ベース配線電極25に取り出され
る。Also, on the collector region 18, a collector wiring electrode 22 is formed by opening the gate insulating film 13 and the interlayer insulating film 21 on the collector region 18. The base region is formed using an n + type semiconductor region 19, which is extracted to a base wiring electrode 25 via an n type epitaxial layer 12 and a buried layer 11 and further via a base extraction region 23 and a base connection region 24. It is.
このような断面構造のラテラルトランジスタは、第２
図に示すような平面構造を有する。第２図に示すよう
に、リング状のゲート電極層１は正方形のパターンの中
心を同じ正方形の開口部17で窓明けしたパターンとさ
れ、その開口部17にエミッタ領域16が形成される。ゲー
ト電極層１のエミッタ領域側には露出部２が形成され
る。図中、コンタクトホール30e,30c,30bは、それぞれ
層間絶縁膜22を開口する矩形状のパターンとされてお
り、特にエミッタのコンタクトホール30eは、開口部17
と露出部２を合わせたサイズであって、開口部17のみの
サイズよりも大きくされる。ベース取り出しのための領
域とエミッタ領域16,コレクタ領域18が形成される領域
とは、フィールド酸化膜14にて分離されており、両者は
埋め込み層11で連絡する。コレクタ領域18は、フィール
ド酸化膜14とゲート電極層１の間の領域である。なお、
サイドウォール3,層間絶縁膜21等の絶縁膜は図示を省略
している。The lateral transistor having such a cross-sectional structure is the second transistor.
It has a planar structure as shown in the figure. As shown in FIG. 2, the ring-shaped gate electrode layer 1 has a pattern in which the center of a square pattern is opened by the same square opening 17, and an emitter region 16 is formed in the opening 17. An exposed portion 2 is formed on the gate electrode layer 1 on the emitter region side. In the figure, contact holes 30e, 30c, and 30b are each formed in a rectangular pattern that opens the interlayer insulating film 22. In particular, the contact hole 30e of the emitter is
And the size of the exposed portion 2, which is larger than the size of only the opening 17. The region for taking out the base and the region where the emitter region 16 and the collector region 18 are formed are separated by a field oxide film 14, and both are connected by a buried layer 11. The collector region 18 is a region between the field oxide film 14 and the gate electrode layer 1. In addition,
The illustration of the insulating films such as the sidewalls 3 and the interlayer insulating film 21 is omitted.
このような構造からなる本実施例のラテラルトランジ
スタは、エミッタ配線電極20と接続するゲート電極層１
をn+型の半導体領域19からなるベース領域の表面にゲー
ト絶縁膜13を介して設けており、このため何らエミッタ
配線電極を延在させることなく、電気的にシールドさせ
て、安定性や信頼性を高めることができる。また、エミ
ッタ領域16との接続のための開口部17の面積は、ゲート
電極層１の内側の開口パターンからサイドウォール３の
分だけ狭くなっただけであり、開口部17の面積が十分に
確保される。また、ステップカバレージの点でも、露出
部２で先ず段差が緩和され、サイドウォール３によって
更にその段差が緩和される。このため、エミッタ配線電
極20は、エミッタ領域16に確実に接続する。さらに、後
述するように工程上も簡略化されることになる。The lateral transistor of this embodiment having such a structure has a structure in which the gate electrode layer 1 connected to the emitter wiring electrode 20 is provided.
Is provided on the surface of the base region composed of the n + type semiconductor region 19 via the gate insulating film 13, and therefore, without extending the emitter wiring electrode, it is electrically shielded for stability and reliability. Can be enhanced. Further, the area of the opening 17 for connection with the emitter region 16 is reduced only by the amount of the side wall 3 from the opening pattern inside the gate electrode layer 1, and the area of the opening 17 is sufficiently secured. Is done. Further, also in the step coverage, the step is first reduced in the exposed portion 2, and the step is further reduced by the sidewall 3. Therefore, the emitter wiring electrode 20 is securely connected to the emitter region 16. Further, the process is simplified as described later.
第２の実施例 本実施例の第１の実施例のラテラルトランジスタを製
造する方法であって、リング状のゲート電極層とセルフ
アラインでエミッタ，コレクタが形成される製造方法で
ある。特に本実施例のプロセスはバイポーラ・CMOSのプ
ロセスである。Second Embodiment This is a method of manufacturing a lateral transistor according to a first embodiment of the present invention, in which an emitter and a collector are formed by a ring-shaped gate electrode layer and self-alignment. In particular, the process of this embodiment is a bipolar CMOS process.
以下、本実施例をその製造工程に従って、第３図ａ〜
第３図ｄを参照しながら説明する。Hereinafter, this embodiment will be described with reference to FIGS.
This will be described with reference to FIG.
まず、第３図ａに示すように、ｐ型のシリコン基板40
上に、その素子形成領域となる部分でn+型の埋め込み層
41が形成される。このn+型の埋め込み層41上には、ｎ型
のエピタキシャル層42が形成される。このエピタキシャ
ル層42の表面には、例えば選択酸化によりフィールド酸
化膜43が形成され、素子形成領域を分離するように接合
分離領域44もフィールド酸化膜43の下部に形成される。
フィールド酸化膜43の形成されないエピタキシャル層42
の表面には、ゲート酸化膜45が形成される。ベース電極
の取り出しのために、フィールド酸化膜43aで分離され
た領域には、n+型の不純物拡散領域からなるベース取り
出し領域46が形成され、パンチスルー防止やhFEの制御
を目的としてエミッタ及びコレクタが形成される領域の
エピタキシャル層42の表面にはn+型の半導体領域47が必
要に応じて形成される。First, as shown in FIG. 3A, a p-type silicon substrate 40 is formed.
On top of this, an n + type buried layer
41 is formed. On this n + -type buried layer 41, an n-type epitaxial layer 42 is formed. A field oxide film 43 is formed on the surface of the epitaxial layer 42 by, for example, selective oxidation, and a junction isolation region 44 is also formed below the field oxide film 43 so as to separate an element formation region.
Epitaxial layer 42 where field oxide film 43 is not formed
A gate oxide film 45 is formed on the surface of the substrate. For removal of the base electrode, the regions isolated by the field oxide film 43a, the base extraction region 46 consisting of the impurity diffusion region of n + -type are formed, the emitter and the purpose of control of the punch-through prevention and h FE On the surface of the epitaxial layer 42 where the collector is to be formed, an n + type semiconductor region 47 is formed as necessary.
次に、リング状のゲート電極層48がゲート絶縁膜45上
に形成される。このゲート電極層48は、例えばポリシリ
コン層やポリサイド等からなり、このゲート電極層48の
形成は、全面に形成された後、パターニングにより行わ
れ、同時にMOSトランジスタのゲート電極等も形成され
る。このリング状のゲート電極層48は、第２図に示した
ように略正方形のパターンの中央に略同形の内側開口部
を有するようなパターンとされ、その表面にはチャネリ
ング防止用の酸化膜49が形成される。Next, a ring-shaped gate electrode layer 48 is formed on the gate insulating film 45. The gate electrode layer 48 is made of, for example, a polysilicon layer or polycide. The gate electrode layer 48 is formed over the entire surface and then patterned, and at the same time, the gate electrode and the like of the MOS transistor are formed. As shown in FIG. 2, the ring-shaped gate electrode layer 48 has a pattern having a substantially square inner opening at the center of a substantially square pattern, and an oxide film 49 for preventing channeling on the surface thereof. Is formed.
次に、ベース配線電極が接続する表面にn+型の接続領
域50が形成される。このn+型の半導体領域の形成は、NP
Nバイポーラトランジスタのエミッタや、nMOSトランジ
スタのソース・ドレイン領域の形成と同時に行うことが
できる。次に、第３図ｂに示すように、フォトレジスト
51等により必要な領域以外をマスクし、イオン注入によ
り、エミッタ領域52,コレクタ領域53を上記ゲート電極
層48とセルフアラインで形成する。エミッタ領域52はゲ
ート電極層48の内側開口部60に形成され、コレクタ領域
53はゲート電極層48の外側でフィールド酸化膜43との間
の領域に形成される。このイオン注入は、バイポーラCM
OSプロセスにおけるNPNバイポーラトランジスタのグラ
フトベース領域の形成や、pMOSトランジスタのソース・
ドレイン領域の形成と共に行うことができる。Next, an n + -type connection region 50 is formed on the surface to which the base wiring electrode is connected. The formation of this n + type semiconductor region is NP
This can be performed simultaneously with the formation of the emitter of the N bipolar transistor and the source / drain region of the nMOS transistor. Next, as shown in FIG.
A region other than a necessary region is masked by 51 or the like, and an emitter region 52 and a collector region 53 are formed by self-alignment with the gate electrode layer 48 by ion implantation. The emitter region 52 is formed in the inner opening 60 of the gate electrode layer 48, and the collector region
53 is formed in a region outside the gate electrode layer 48 and between the field oxide film 43. This ion implantation is a bipolar CM
Formation of graft base region for NPN bipolar transistor in OS process and source / source for pMOS transistor
This can be performed together with the formation of the drain region.
次に、第３図ｃに示すように、全面に層間絶縁膜54を
形成する。この層間絶縁膜54は例えば窒化膜を伴ったAs
SG膜,PSG膜或いはBPSG膜である。このような層間絶縁膜
54を形成した後、コンタクトホールを形成するためのレ
ジスト層55を形成し、このレジスト層55をパターニング
する。ここで、レジスト層55のエミッタ領域に対する窓
部55eは、ゲート電極層48の内側開口部60よりも大きな
サイズとされ、そのように大きなサイズとされることに
よりゲート電極層48が露出する部分が露出部とされる。
また、同時に、レジスト層55には、ベース用のコンタク
トホール，コレクタ用のコンタクトホールに対応した窓
部55b,55cがそれぞれ形成される。Next, as shown in FIG. 3C, an interlayer insulating film 54 is formed on the entire surface. This interlayer insulating film 54 is made of, for example, As with a nitride film.
SG film, PSG film or BPSG film. Such an interlayer insulating film
After forming 54, a resist layer 55 for forming a contact hole is formed, and this resist layer 55 is patterned. Here, the window 55e for the emitter region of the resist layer 55 has a size larger than the inner opening 60 of the gate electrode layer 48, and the portion where the gate electrode layer 48 is exposed due to such a large size. It is an exposed part.
At the same time, windows 55b and 55c corresponding to the base contact hole and the collector contact hole are formed in the resist layer 55, respectively.
このような窓部55e,55b,55cを有したレジスト層55を
マスクとして、RIE等の異方性エッチングにより層間絶
縁膜54,ゲート絶縁膜45を除去する。特に、エミッタの
コンタクトホールでは、エミッタ領域側のゲート電極層
48上の層間絶縁膜54とチャネリング防止用の絶縁膜49が
除去され、露出部56が形成される。また、そのゲート電
極層48の内側開口部60の側壁にはサイドウォール57が形
成される。このサイドウォール57の形状は、その上端の
断面が円弧を描くような傾斜を有する。また、サイドウ
ォール57の幅も微細なものである。Using the resist layer 55 having such windows 55e, 55b, and 55c as a mask, the interlayer insulating film 54 and the gate insulating film 45 are removed by anisotropic etching such as RIE. In particular, in the emitter contact hole, the gate electrode layer on the emitter region side
The interlayer insulating film 54 on 48 and the insulating film 49 for preventing channeling are removed, and an exposed portion 56 is formed. Further, a side wall 57 is formed on the side wall of the inner opening 60 of the gate electrode layer 48. The shape of the side wall 57 has such an inclination that the cross section of the upper end draws an arc. Further, the width of the sidewall 57 is also fine.
次に、第３図ｄに示すように、リフロー後、各配線電
極を形成する。この配線電極は例えばアルミ配線層を用
いて形成され、ベースのコンタクトホール58bにベース
配線電極59が形成され、このベース配線電極59はn+型の
接続領域50に接続する。また、コレクタのコンタクトホ
ール58cにコレクタ配線電極61が形成され、このコレク
タ配線電極61はコレクタ領域53に接続する。エミッタの
コンタクトホール58eには、エミッタ配線電極62が形成
されるが、このエミッタ配線電極62は、上記露出部56を
介してリング状のゲート電極層48に接続し、さらに上記
サイドウォール57の傾斜を持った側面に沿って形成され
てエミッタ領域52の表面に接続する。Next, as shown in FIG. 3d, after reflow, each wiring electrode is formed. This wiring electrode is formed using, for example, an aluminum wiring layer, and a base wiring electrode 59 is formed in the contact hole 58b of the base. The base wiring electrode 59 is connected to the n + type connection region 50. A collector wiring electrode 61 is formed in the contact hole 58c of the collector, and this collector wiring electrode 61 is connected to the collector region 53. An emitter wiring electrode 62 is formed in the contact hole 58e of the emitter. The emitter wiring electrode 62 is connected to the ring-shaped gate electrode layer 48 through the exposed portion 56, and furthermore, the sidewall 57 is inclined. And is connected to the surface of the emitter region 52.
このように本実施例のラテラルトランジスタの製造方
法では、エミッタ配線電極62が露出部56でゲート電極層
48に接続し、さらにサイドウォール57の側面に沿って形
成される。従って、エミッタ配線電極62はカバレージ良
く、コンタクトホール58e内に形成されることになり、
確実な接続が行われることになる。また、サイドウォー
ル57は微細であり、エミッタの開口部を十分に大きくす
ることが可能となって、特に微細化を図った場合に有利
である。また、プロセス上、ゲート電極層48とエミッタ
配線電極62の接続のためのコンタクトホールを設ける必
要はなく、工程上のマスクの変更等により実現されるも
のである。As described above, in the lateral transistor manufacturing method of the present embodiment, the emitter wiring electrode 62 is
48, and is formed along the side surface of the sidewall 57. Therefore, the emitter wiring electrode 62 is formed in the contact hole 58e with good coverage.
A reliable connection will be made. Further, the side wall 57 is fine, and the opening of the emitter can be made sufficiently large, which is advantageous particularly when miniaturization is achieved. In addition, it is not necessary to provide a contact hole for connecting the gate electrode layer 48 and the emitter wiring electrode 62 in the process, and this can be realized by changing the mask in the process.
本発明のラテラルトランジスタ及びその製造方法は、
エミッタ，コレクタ領域をセルフアラインで形成するた
めのゲート電極層はベース領域上に延在されることにな
るため、何らエミッタ配線電極を延在させることなく、
そのベース領域の表面を安定させ、信頼性を高めること
ができる。The lateral transistor of the present invention and the method of manufacturing the same,
Since the gate electrode layer for forming the emitter and collector regions in a self-aligned manner is extended over the base region, without extending the emitter wiring electrode at all,
The surface of the base region can be stabilized, and the reliability can be improved.
そして、ゲート電極層のエミッタ領域側に位置する内
側開口部の側壁にサイドウォールを残して内側開口部よ
りも大きなエミッタのコンタクトホールを形成してゲー
ト電極層の少なくとも一部を露出させた露出部を形成
し、この露出部を介してゲート電極層に接続されるとと
もにサイドウォールに沿ってエミッタ配線電極を形成し
てなるので、エミッタ配線電極の下地の段差がゲート電
極層を露出した分だけ緩和され、サイドウォールにより
ステップカバレージも改善され、さらに、エミッタ領域
の開口部を大きくとることができ、素子の微細化が容易
となる。Then, an exposed portion in which at least a part of the gate electrode layer is exposed by forming a contact hole of the emitter larger than the inner opening while leaving a sidewall on a side wall of the inner opening located on the emitter region side of the gate electrode layer Is connected to the gate electrode layer through the exposed portion and the emitter wiring electrode is formed along the sidewall, so that the step of the base of the emitter wiring electrode is reduced by the amount of the exposed gate electrode layer. As a result, the step coverage is improved by the sidewalls, and the opening of the emitter region can be made large, which facilitates miniaturization of the device.
また、工程上もプロセストの増加を伴うものではな
い。Also, the number of processes does not increase in the process.
第１図は本発明のラテラルトランジスタの一例の要部断
面図、第２図はその一例の要部平面図、第３図ａ〜第３
図ｄは本発明のラテラルトランジスタの製造方法の一例
を工程に従って説明するためのそれぞれ工程断面図、第
４図は従来のラテラルトランジスタの一例を示す要部断
面図である。 1,48……ゲート電極層 2,56……露出部 3,57……サイドウォール 16,52……エミッタ領域 17,60……開口部 18,53……コレクタ領域 20,62……エミッタ配線電極FIG. 1 is a sectional view of an essential part of an example of a lateral transistor of the present invention, FIG. 2 is a plan view of an essential part of the example, and FIGS.
FIG. D is a process sectional view for explaining an example of a method for manufacturing a lateral transistor according to the present invention according to the process, and FIG. 4 is a sectional view of a main part showing an example of a conventional lateral transistor. 1,48 gate electrode layer 2,56 exposed part 3,57 sidewall 16,52 emitter area 17,60 opening 18,53 collector area 20,62 emitter wiring electrode
Claims (2)
のゲート電極層が設けられたラテラルトランジスタにお
いて、 前記ゲート電極層は、セルフアラインでエミッタ領域及
びコレクタ領域を形成するためのマスクとされ、前記開
口部の周縁に露出部が設けられるとともに、前記開口部
の側壁にサイドウォールが設けられ、 前記開口部に臨まされたエミッタ領域に接続されて前記
サイドウォールに沿って形成されるとともに、前記露出
部を介して前記ゲート電極層に接続されたエミッタ配線
電極が設けられてなるラテラルトランジスタ。In a lateral transistor provided with a ring-shaped gate electrode layer having an opening facing an emitter region, the gate electrode layer is used as a mask for forming an emitter region and a collector region in a self-aligned manner. An exposure portion is provided on a peripheral edge of the opening portion, a sidewall is provided on a side wall of the opening portion, and formed along the sidewall connected to an emitter region facing the opening portion; A lateral transistor provided with an emitter wiring electrode connected to the gate electrode layer via the exposed portion.
てリング状にゲート電極層を形成し、 次いで、前記ゲート電極層をマスクとしてセルフアライ
ンで第２導電型の不純物を導入し、 その後、前記半導体基板の表面に層間絶縁膜を形成し、 次いで、異方性エッチングにより前記ゲート電極層のエ
ミッタ領域側に位置する内側開口部の側壁にサイドウォ
ールを残して前記内側開口部よりも大きなエミッタのコ
ンタクトホールを形成して前記ゲート電極層の少なくと
も一部を露出させ、 その後、前記エミッタのコンタクトホールに、前記露出
部を介して前記ゲート電極層に接続されるとともに前記
サイドウォールに沿ってエミッタ配線電極を形成してな
るラテラルトランジスタの製造方法。2. A ring-shaped gate electrode layer is formed on a semiconductor substrate of a first conductivity type via an insulating film, and then impurities of a second conductivity type are introduced in a self-aligned manner using the gate electrode layer as a mask. Forming an interlayer insulating film on the surface of the semiconductor substrate; and then performing anisotropic etching to leave a sidewall on a side wall of the inner opening located on the emitter region side of the gate electrode layer. A contact hole of the emitter is also formed to expose at least a part of the gate electrode layer. Thereafter, the contact hole of the emitter is connected to the gate electrode layer via the exposed portion, and the side wall is connected to the gate electrode layer. A method for manufacturing a lateral transistor in which an emitter wiring electrode is formed along.
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