JP3035938B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP3035938B2 JP3035938B2 JP1310115A JP31011589A JP3035938B2 JP 3035938 B2 JP3035938 B2 JP 3035938B2 JP 1310115 A JP1310115 A JP 1310115A JP 31011589 A JP31011589 A JP 31011589A JP 3035938 B2 JP3035938 B2 JP 3035938B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- conductivity type
- type epitaxial
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 239000000758 substrate Substances 0.000 claims description 6
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- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にテスト時間を長時
間必要とする4M,16M等の大容量の半導体メモリに関す
る。
間必要とする4M,16M等の大容量の半導体メモリに関す
る。
従来、この種の半導体メモリは、全てのメモリセルを
アクセスして動作マージンをチェックしていた。
アクセスして動作マージンをチェックしていた。
近年、テストモードで、メモリセルをいくつかのグル
ープに分割し、同時に各グループに属するメモリセルを
アクセスすることにより、内部的に多ビットメモリとし
て動作マージンをチェックする方法が考えだされた。
ープに分割し、同時に各グループに属するメモリセルを
アクセスすることにより、内部的に多ビットメモリとし
て動作マージンをチェックする方法が考えだされた。
しかし、グループ相互間の独立性が不十分なため、全
メモリセルに対してアクセスした動作マージンをチェッ
クしなければならない状態は改善されていない。
メモリセルに対してアクセスした動作マージンをチェッ
クしなければならない状態は改善されていない。
これら厳しい動作マージンのチェックを行なわなけれ
ばならないのは半導体メモリが産業の米として各方面で
重用されるようになっているため、動作マージンの保証
は、産業者の義務があるばかりでなく半導体製造業界全
体、あるいは、社会的責任になってきているためであ
る。さらに、大容量化により、拡散などの製造条件がよ
り微細に、かつより複雑になり、動作速度に関する市場
要求は高速化し、機能に関しては高度化してきている。
従って、製造ばらつきにより、動作マージンの異常の確
率は増大し、かつ、良品と不良品との境界条件もあいま
いになりつつある。そして、この良品と不良品を区別す
るテストを行なうのに非常に大きな時間を要することに
なる。
ばならないのは半導体メモリが産業の米として各方面で
重用されるようになっているため、動作マージンの保証
は、産業者の義務があるばかりでなく半導体製造業界全
体、あるいは、社会的責任になってきているためであ
る。さらに、大容量化により、拡散などの製造条件がよ
り微細に、かつより複雑になり、動作速度に関する市場
要求は高速化し、機能に関しては高度化してきている。
従って、製造ばらつきにより、動作マージンの異常の確
率は増大し、かつ、良品と不良品との境界条件もあいま
いになりつつある。そして、この良品と不良品を区別す
るテストを行なうのに非常に大きな時間を要することに
なる。
4M DRAMを例に挙げて、詳細に説明する。
サイクルタイムが250nsのギャロップパターンとサイ
クルタイムが10μｓのマーチングパターンを例にとる
と、それに必要なテスト時間は、表１のようになる。
クルタイムが10μｓのマーチングパターンを例にとる
と、それに必要なテスト時間は、表１のようになる。
ただし、多ビットにしてテストを行うには、メモリセ
ルアレイが完全に独立でなければならない。このように
莫大な測定時間を要し、測定コストも非常に高くなる。
ルアレイが完全に独立でなければならない。このように
莫大な測定時間を要し、測定コストも非常に高くなる。
以上のことから、多数デバイスの並列測定を実施する
か、内部的に並列測定（テストモード）するかというこ
とが重要になる。
か、内部的に並列測定（テストモード）するかというこ
とが重要になる。
上述した従来の半導体メモリは、全メモリセルをアク
セスして動作マージンのチェックを行わなければならな
いので、その測定に要する時間が莫大となり、また、測
定コストが高くなるという欠点がある。
セスして動作マージンのチェックを行わなければならな
いので、その測定に要する時間が莫大となり、また、測
定コストが高くなるという欠点がある。
テストモードによる内部的な並列測定を行なっても、
メモリセルアレイ相互間の独立性が不十分なため、結局
はメモリセルを１つづつアクセスする測定を行なわなけ
ればならいからである。
メモリセルアレイ相互間の独立性が不十分なため、結局
はメモリセルを１つづつアクセスする測定を行なわなけ
ればならいからである。
本発明の半導体メモリは、第１導電型半導体基板上に
絶縁領域で互いに絶縁された複数の第２導電型エピタキ
シャル領域のそれぞれにメモリセルアレイが設けられて
おり、前記メモリセルアレイ毎に基準電位線及び又は電
源線が独立に設けられており、前記メモリセルアレイが
設けられる前記複数の第２導電型エピタキシャル領域に
対面して絶縁領域で絶縁された一個の第２導電型エピタ
キシャル領域がデコーダ形成領域として設けられている
というものである。
絶縁領域で互いに絶縁された複数の第２導電型エピタキ
シャル領域のそれぞれにメモリセルアレイが設けられて
おり、前記メモリセルアレイ毎に基準電位線及び又は電
源線が独立に設けられており、前記メモリセルアレイが
設けられる前記複数の第２導電型エピタキシャル領域に
対面して絶縁領域で絶縁された一個の第２導電型エピタ
キシャル領域がデコーダ形成領域として設けられている
というものである。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例を示す平面模式図、
第１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図である。
第１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図である。
Ｐ型Si基板１上にトレンチなどの絶縁領域３で分離さ
れたＮ型エピタキシャル領域21〜26が設けられている。
Ｎ型エピタキシャル領域21,26にはそれぞれデコーダが
設けられ、22〜25にはそれぞれメモリセルアレイが設け
られている。各Ｎ型エピタキシャル領域とＰ型Si基板１
間のPN接合を逆バイアス状態にすることにより、各メモ
リセルアレイは電気的に独立となる。デコーダとメモリ
セルアレイへの電源線及び又は基準電位線（通常は接地
線）は共通にしてもよいが、それぞれ独立に設ければ、
電源線や接地線を通じてのメモリセル相互間の影響がな
くなるのでより一層独立性を確保できる。
れたＮ型エピタキシャル領域21〜26が設けられている。
Ｎ型エピタキシャル領域21,26にはそれぞれデコーダが
設けられ、22〜25にはそれぞれメモリセルアレイが設け
られている。各Ｎ型エピタキシャル領域とＰ型Si基板１
間のPN接合を逆バイアス状態にすることにより、各メモ
リセルアレイは電気的に独立となる。デコーダとメモリ
セルアレイへの電源線及び又は基準電位線（通常は接地
線）は共通にしてもよいが、それぞれ独立に設ければ、
電源線や接地線を通じてのメモリセル相互間の影響がな
くなるのでより一層独立性を確保できる。
メモリセルアレイは相互に絶縁されているのでテスト
モードでの並列テストが可能となる。
モードでの並列テストが可能となる。
以上の説明でＰとＮを入れかえたものにも本発明を適
用できることはいうまでもない。
用できることはいうまでもない。
以上説明したように本発明は、複数のメモリセルアレ
イを相互に絶縁分離して半導体基板上に設けて各メモリ
セルアレイの独立化をすることにより、内部的な並列テ
スト（テストモード）での不良品検出が行え、テスト時
間短縮，テストコストの削減等が可能となる効果があ
る。
イを相互に絶縁分離して半導体基板上に設けて各メモリ
セルアレイの独立化をすることにより、内部的な並列テ
スト（テストモード）での不良品検出が行え、テスト時
間短縮，テストコストの削減等が可能となる効果があ
る。
第１図（ａ）は本発明の一実施例を示す平面模式図、第
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図である。 １……Ｐ型Si基板、21〜26……Ｎ型エピタキシャル領
域、３……絶縁領域、D1,D2……デコーダ形成領域、M1
〜M4……メモリセルアレイ形成領域。
１図（ｂ）は第１図（ａ）のＸ−Ｘ線断面図である。 １……Ｐ型Si基板、21〜26……Ｎ型エピタキシャル領
域、３……絶縁領域、D1,D2……デコーダ形成領域、M1
〜M4……メモリセルアレイ形成領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/8242 H01L 27/108
Claims (1)
- 【請求項１】第１導電型半導体基板上に絶縁領域で互い
に絶縁された複数の第２導電型エピタキシャル領域のそ
れぞれにメモリセルアレイが設けられており、前記メモ
リセルアレイ毎に基準電位線及び又は電源線が独立に設
けられており、前記メモリセルアレイが設けられる前記
複数の第２導電型エピタキシャル領域に対面して絶縁領
域で絶縁された一個の第２導電型エピタキシャル領域が
デコーダ形成領域として設けられていることを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310115A JP3035938B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310115A JP3035938B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169066A JPH03169066A (ja) | 1991-07-22 |
| JP3035938B2 true JP3035938B2 (ja) | 2000-04-24 |
Family
ID=18001360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310115A Expired - Lifetime JP3035938B2 (ja) | 1989-11-28 | 1989-11-28 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035938B2 (ja) |
-
1989
- 1989-11-28 JP JP1310115A patent/JP3035938B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169066A (ja) | 1991-07-22 |
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