JP3023851B2 - バレルシフト回路 - Google Patents
バレルシフト回路Info
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Description
【発明の詳細な説明】 〔概要〕 バレルシフト回路、特に、画像処理装置等においてデ
ータ転送時に転送元データを転送先データのワード幅に
合わせるための回路の構成に関し、 遅延時間を短縮し、また回路規模を縮小することを目
的とし、 Ｐビットの入力データからシフト量に応じたある範囲
のＱビット；但しＱ＜Ｐ、のデータを選択して出力する
バレルシフト回路であって、前記シフト量の指示信号に
基づきそれぞれ入力データのシフト処理を行うｍ個のバ
レルシフタと、選択信号に基づき前記Ｐビットの入力デ
ータを前記ｍ個のバレルシフタに対しほぼP/mビット毎
に振り分けて入力する選択回路とを具備し、前記ｍ個の
バレルシフタから前記Ｑビットのデータを取り出すよう
に構成する。
ータ転送時に転送元データを転送先データのワード幅に
合わせるための回路の構成に関し、 遅延時間を短縮し、また回路規模を縮小することを目
的とし、 Ｐビットの入力データからシフト量に応じたある範囲
のＱビット；但しＱ＜Ｐ、のデータを選択して出力する
バレルシフト回路であって、前記シフト量の指示信号に
基づきそれぞれ入力データのシフト処理を行うｍ個のバ
レルシフタと、選択信号に基づき前記Ｐビットの入力デ
ータを前記ｍ個のバレルシフタに対しほぼP/mビット毎
に振り分けて入力する選択回路とを具備し、前記ｍ個の
バレルシフタから前記Ｑビットのデータを取り出すよう
に構成する。
本発明は、バレルシフト回路に関し、特に、画像処理
装置等においてデータ転送時に転送元データを転送先デ
ータのワード幅に合わせるための回路の構成に関する。
装置等においてデータ転送時に転送元データを転送先デ
ータのワード幅に合わせるための回路の構成に関する。
知られている典型的なバレルシフタは、例えば第５図
に示されるように、2N−１ビット（奇数ビット）の入力
データからシフト量に応じた或る範囲のＮビット（ハッ
チングで図示）を選択して出力するものである。ここ
で、Ｎは１ワードを構成するビット数を示す。
に示されるように、2N−１ビット（奇数ビット）の入力
データからシフト量に応じた或る範囲のＮビット（ハッ
チングで図示）を選択して出力するものである。ここ
で、Ｎは１ワードを構成するビット数を示す。
従来、このようなバレルシフタを用いることで高速な
データ転送を行う回路が実現されてきた。ところが、近
年のデータ転送の高速化とその情報の増大化に伴い、転
送データのワード幅も拡張されるようになってきてい
る。そのため、回路規模が増大し、それに応じてデータ
転送時の動作遅延時間も増加し、それが問題になってき
ている。
データ転送を行う回路が実現されてきた。ところが、近
年のデータ転送の高速化とその情報の増大化に伴い、転
送データのワード幅も拡張されるようになってきてい
る。そのため、回路規模が増大し、それに応じてデータ
転送時の動作遅延時間も増加し、それが問題になってき
ている。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、遅延時間を短縮し、また回路規模を縮小す
ることができるバレルシフト回路を提供することを目的
としている。
れたもので、遅延時間を短縮し、また回路規模を縮小す
ることができるバレルシフト回路を提供することを目的
としている。
上記課題を解決するため、本発明では、複数ビットの
入力データを、入力ビット幅が通常のバレルシフタに比
して小さくなっている複数個のバレルシフタにそれぞれ
振り分けて入力し、所定のシフト処理を行わせて所定ビ
ット幅のデータを選択出力するようにしている。
入力データを、入力ビット幅が通常のバレルシフタに比
して小さくなっている複数個のバレルシフタにそれぞれ
振り分けて入力し、所定のシフト処理を行わせて所定ビ
ット幅のデータを選択出力するようにしている。
従って本発明によれば、第１図の原理ブロック図に示
されるように、Ｐビットの入力データDINからシフト量
に応じたある範囲のＱビット；但しＱ＜Ｐ、のデータD
OUTを選択して出力するバレルシフト回路であって、前
記シフト量の指示信号C1に基づきそれぞれ入力データの
シフト処理を行うｍ個のバレルシフタ11〜1mと、選択信
号C2に基づき前記Ｐビットの入力データを前記ｍ個のバ
レルシフタに対しほぼP/mビット毎に振り分けて入力す
る選択回路２とを具備し、前記ｍ個のバレルシフタから
前記Ｑビットのデータを取り出すようにしたことを特徴
とするバレルシフト回路が提供される。
されるように、Ｐビットの入力データDINからシフト量
に応じたある範囲のＱビット；但しＱ＜Ｐ、のデータD
OUTを選択して出力するバレルシフト回路であって、前
記シフト量の指示信号C1に基づきそれぞれ入力データの
シフト処理を行うｍ個のバレルシフタ11〜1mと、選択信
号C2に基づき前記Ｐビットの入力データを前記ｍ個のバ
レルシフタに対しほぼP/mビット毎に振り分けて入力す
る選択回路２とを具備し、前記ｍ個のバレルシフタから
前記Ｑビットのデータを取り出すようにしたことを特徴
とするバレルシフト回路が提供される。
上述した構成によれば、バレルシフタ11〜1mの各個の
入力ビット幅は通常のほぼ1/mで済むため、それに応じ
て出力データ選択時のシフト処理に要する時間（すなわ
ち動作遅延時間）も短縮される。
入力ビット幅は通常のほぼ1/mで済むため、それに応じ
て出力データ選択時のシフト処理に要する時間（すなわ
ち動作遅延時間）も短縮される。
また、バレルシフタ11〜1mの各個の回路規模は通常の
ほぼ1/m2に縮小されるため、バレルシフタ全体としてほ
ぼ1/mの規模に縮小される。例えば、バレルシフタの数
が２個の場合にはほぼ1/2の回路規模に縮小される。こ
の場合、選択回路２の分だけ回路面積が増えているが、
この分はバレルシフタの占有面積の縮小分によって十分
に相殺されるので、バレルシフト回路全体としては回路
規模を縮小することが可能となる。
ほぼ1/m2に縮小されるため、バレルシフタ全体としてほ
ぼ1/mの規模に縮小される。例えば、バレルシフタの数
が２個の場合にはほぼ1/2の回路規模に縮小される。こ
の場合、選択回路２の分だけ回路面積が増えているが、
この分はバレルシフタの占有面積の縮小分によって十分
に相殺されるので、バレルシフト回路全体としては回路
規模を縮小することが可能となる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
ついては、添付図面を参照しつつ以下に記述される実施
例を用いて説明する。
第２図には本発明の一実施例としてのバレルシフト回
路の構成が示される。
路の構成が示される。
本実施例のバレルシフト回路は、デコーダ10と２個の
バレルシフタ11,12と３個のマルチプレクサ13〜15とか
ら構成され、63ビット（I0〜I62）の入力データDINから
シフト量に応じた或る範囲の32ビット（00〜031）の出
力データDOUTを選択して出力する。この場合、入力デー
タI0〜I62は４つのブロックD0（I0〜I15）、D1（I16〜I
31）、D2（I32〜I47）およびD3（I48〜I62）に分割され
て、処理が行われる。
バレルシフタ11,12と３個のマルチプレクサ13〜15とか
ら構成され、63ビット（I0〜I62）の入力データDINから
シフト量に応じた或る範囲の32ビット（00〜031）の出
力データDOUTを選択して出力する。この場合、入力デー
タI0〜I62は４つのブロックD0（I0〜I15）、D1（I16〜I
31）、D2（I32〜I47）およびD3（I48〜I62）に分割され
て、処理が行われる。
S0〜S4は５ビットの外部制御データを示し、そのうち
４ビット（S1〜S4）はシフト量指示信号としてデコーダ
10に入力され、残りの１ビット（S0）は選択信号として
各マルチプレクサ13〜15に入力される。
４ビット（S1〜S4）はシフト量指示信号としてデコーダ
10に入力され、残りの１ビット（S0）は選択信号として
各マルチプレクサ13〜15に入力される。
マルチプレクサ13〜15はそれぞれ、選択信号S0が“L"
レベルの時は入力Ａを、選択信号S0が“H"レベルの時は
入力Ｂを選択して出力する。この場合、マルチプレクサ
13の入力ＡおよびＢとしてそれぞれ16ビットのデータD0
（I0〜I15）および16ビットのデータD1（I16〜I31）が
供給される。同様に、マルチプレクサ14の入力Ａおよび
Ｂとしてそれぞれ16ビットのデータD1（I16〜I31）およ
び16ビットのデータD2（I32〜I47）が供給され、マルチ
プレクサ15の入力ＡおよびＢとしてそれぞれデータD2の
MSB側15ビット（I32〜I46）および15ビットのデータD3
（I48〜I62）が供給される。
レベルの時は入力Ａを、選択信号S0が“H"レベルの時は
入力Ｂを選択して出力する。この場合、マルチプレクサ
13の入力ＡおよびＢとしてそれぞれ16ビットのデータD0
（I0〜I15）および16ビットのデータD1（I16〜I31）が
供給される。同様に、マルチプレクサ14の入力Ａおよび
Ｂとしてそれぞれ16ビットのデータD1（I16〜I31）およ
び16ビットのデータD2（I32〜I47）が供給され、マルチ
プレクサ15の入力ＡおよびＢとしてそれぞれデータD2の
MSB側15ビット（I32〜I46）および15ビットのデータD3
（I48〜I62）が供給される。
デコーダ10は、シフト量指示信号S1〜S4をデコードし
てバレルシフタ11,12に16ビットのデコード出力d0〜d15
（すなわちシフト量指示量）を供給する。これによっ
て、各バレルシフタは、31ビットの入力データ（MSB側1
6ビットおよびLSB側15ビット）からシフト量に応じた或
る範囲の16ビットを選択して出力する。この場合、バレ
ルシフタ11の入力のMSB側16ビットにはマルチプレクサ1
3の出力が供給され、LSB側15ビットにはマルチプレクサ
14の出力のMSB側15ビットが供給される。同様に、バレ
ルシフタ12の入力のMSB側16ビットにはマルチプレクサ1
4の出力が供給され、LSB側15ビットにはマルチプレクサ
15の出力が供給される。
てバレルシフタ11,12に16ビットのデコード出力d0〜d15
（すなわちシフト量指示量）を供給する。これによっ
て、各バレルシフタは、31ビットの入力データ（MSB側1
6ビットおよびLSB側15ビット）からシフト量に応じた或
る範囲の16ビットを選択して出力する。この場合、バレ
ルシフタ11の入力のMSB側16ビットにはマルチプレクサ1
3の出力が供給され、LSB側15ビットにはマルチプレクサ
14の出力のMSB側15ビットが供給される。同様に、バレ
ルシフタ12の入力のMSB側16ビットにはマルチプレクサ1
4の出力が供給され、LSB側15ビットにはマルチプレクサ
15の出力が供給される。
最終的に出力されるデータDOUTは、バレルシフタ11か
ら選択出力されるデータ、すなわちMSB側16ビットのデ
ータDH（00〜015）と、バレルシフタ12から選択出力さ
れるデータ、すなわちLSB側16ビットのデータDL（016〜
031）とから構成される32ビットのデータとなる。
ら選択出力されるデータ、すなわちMSB側16ビットのデ
ータDH（00〜015）と、バレルシフタ12から選択出力さ
れるデータ、すなわちLSB側16ビットのデータDL（016〜
031）とから構成される32ビットのデータとなる。
第３図にはバレルシフタ11,12に対する入力データI0
〜I62（４つのデータブロックD0,D1,D2,D3）の振り分け
形態が示される。
〜I62（４つのデータブロックD0,D1,D2,D3）の振り分け
形態が示される。
同図において（ａ）は、選択出力するべき32ビットの
データがデータブロックD0〜D2（ハッチングで図示）の
範囲にある場合の振り分け形態を示す。これは、第２図
の構成においてマルチプレクサ13〜15が入力Ａを選択し
た場合（つまり選択信号S0が“L"レベルの場合）に対応
する。
データがデータブロックD0〜D2（ハッチングで図示）の
範囲にある場合の振り分け形態を示す。これは、第２図
の構成においてマルチプレクサ13〜15が入力Ａを選択し
た場合（つまり選択信号S0が“L"レベルの場合）に対応
する。
一方、第３図（ｂ）は、選択出力するべき32ビットの
データがデータブロックD1〜D3（ハッチングで図示）の
範囲にある場合の振り分け形態を示し、マルチプレクサ
13〜15が入力Ｂを選択した場合（つまり選択信号S0が
“H"レベルの場合）に対応する。
データがデータブロックD1〜D3（ハッチングで図示）の
範囲にある場合の振り分け形態を示し、マルチプレクサ
13〜15が入力Ｂを選択した場合（つまり選択信号S0が
“H"レベルの場合）に対応する。
第４図にバレルシフタ11,12の一構成例が示される。
各バレルシフタは、16×16個のマトリクス状に配列さ
れたMOSトランジスタにより構成されている。例えばバ
レルシフタ11を例にとると、各MOSトランジスタのソー
ス（またはドレイン）はマルチプレクサ13および14から
選択出力された31ビットのデータ（例えばI0〜I30）の
各信号線に接続され、各MOSトランジスタのドレイン
（またはソース）は16ビットの出力データ00〜115の各
信号線に接続され、そして各MOSトランジスタのゲート
はデコーダ10のデコード出力d0〜d15の各信号線に接続
されている。
れたMOSトランジスタにより構成されている。例えばバ
レルシフタ11を例にとると、各MOSトランジスタのソー
ス（またはドレイン）はマルチプレクサ13および14から
選択出力された31ビットのデータ（例えばI0〜I30）の
各信号線に接続され、各MOSトランジスタのドレイン
（またはソース）は16ビットの出力データ00〜115の各
信号線に接続され、そして各MOSトランジスタのゲート
はデコーダ10のデコード出力d0〜d15の各信号線に接続
されている。
例えば、デコーダ10の出力d0〜d15のうちデータd2の
みが“H"レベルで、他のデータが全て“L"レベルの場
合、図示の例では入力データI2〜I17が出力データ00〜1
15として選択出力される。
みが“H"レベルで、他のデータが全て“L"レベルの場
合、図示の例では入力データI2〜I17が出力データ00〜1
15として選択出力される。
バレルシフタ12についても同様に構成されているの
で、その説明は省略する。
で、その説明は省略する。
以下の表に、外部からの制御データS0〜S4の各ビット
構成と出力データ00〜031の対応関係が示される。
構成と出力データ00〜031の対応関係が示される。
本実施例では、63ビットの入力データI0〜I62を、そ
れぞれMOSトランジスタが16×16のマトリクス状に構成
されて成る２個のバレルシフタ11および12に分割して入
力し、最終的に32ビットのデータDOUT（00〜031）を選
択出力するようにしている。
れぞれMOSトランジスタが16×16のマトリクス状に構成
されて成る２個のバレルシフタ11および12に分割して入
力し、最終的に32ビットのデータDOUT（00〜031）を選
択出力するようにしている。
もしこの同じ選択出力を従来形のように１個のバレル
シフタを用いて行うとするならば、該バレルシフタは、
第４図の構成から類推されるように、MOSトランジスタ
を32×32のマトリクス状に配列して構成しなければなら
ない。つまり、バレルシフタ単独で比較した場合、従来
形の回路規模は本実施例のほぼ４倍となり、バレルシフ
タ全体で比較すると、前者は後者のほぼ２倍を呈する。
シフタを用いて行うとするならば、該バレルシフタは、
第４図の構成から類推されるように、MOSトランジスタ
を32×32のマトリクス状に配列して構成しなければなら
ない。つまり、バレルシフタ単独で比較した場合、従来
形の回路規模は本実施例のほぼ４倍となり、バレルシフ
タ全体で比較すると、前者は後者のほぼ２倍を呈する。
言い換えると、本実施例によれば、バレルシフタ全体
の回路規模を通常のほぼ1/2の規模に縮小することがで
きる。なおこの場合、マルチプレクサ13〜15の分だけ回
路面積が増えているが、この分はバレルシフタの占有面
積の縮小分によって十分に相殺することが可能である。
の回路規模を通常のほぼ1/2の規模に縮小することがで
きる。なおこの場合、マルチプレクサ13〜15の分だけ回
路面積が増えているが、この分はバレルシフタの占有面
積の縮小分によって十分に相殺することが可能である。
また、各バレルシフタ11,12の入力ビット幅は31ビッ
トであり、従来形の場合（第２図に対応させると63ビッ
ト）に比してほぼ1/2で済む。そのため、出力データ選
択時のシフト処理に要する時間、すなわち動作遅延時間
を短縮することができる。
トであり、従来形の場合（第２図に対応させると63ビッ
ト）に比してほぼ1/2で済む。そのため、出力データ選
択時のシフト処理に要する時間、すなわち動作遅延時間
を短縮することができる。
なお、上述した実施例では入力データを２個のバレル
シフタに分割して入力する場合について説明したが、分
割する数は２つに限定されないことは勿論である。その
場合、分割数が増加すると、マルチプレクサによるデー
タの選択出力制御が複雑になるという不利な点はある
が、回路規模の縮小化と遅延時間の短縮化という観点か
らは益々有利である。
シフタに分割して入力する場合について説明したが、分
割する数は２つに限定されないことは勿論である。その
場合、分割数が増加すると、マルチプレクサによるデー
タの選択出力制御が複雑になるという不利な点はある
が、回路規模の縮小化と遅延時間の短縮化という観点か
らは益々有利である。
以上説明したように本発明によれば、出力データ選択
時のシフト処理に要する時間（動作遅延時間）を短縮す
ることができ、また、回路全体としての占有面積を縮小
することも可能となる。
時のシフト処理に要する時間（動作遅延時間）を短縮す
ることができ、また、回路全体としての占有面積を縮小
することも可能となる。
第１図は本発明によるバレルシフト回路の原理ブロック
図、 第２図は本発明の一実施例としてのバレルシフト回路の
構成を示すブロック図、 第３図（ａ）および（ｂ）は第２図回路のシフト処理を
説明するための図、 第４図は第２図におけるバレルシフタの一構成例を示す
回路図、 第５図はバレルシフタによるシフト処理の概念を示す
図、 である。 （符号の説明） 11〜1m,11,12……バレルシフタ、 ２……選択回路、 13〜15……マルチプレクサ、 DIN,I0〜I62……入力データ、 DOUT,00〜031……出力データ、 C1,S1〜S4……シフト量指示信号、 C2,S0……選択信号。
図、 第２図は本発明の一実施例としてのバレルシフト回路の
構成を示すブロック図、 第３図（ａ）および（ｂ）は第２図回路のシフト処理を
説明するための図、 第４図は第２図におけるバレルシフタの一構成例を示す
回路図、 第５図はバレルシフタによるシフト処理の概念を示す
図、 である。 （符号の説明） 11〜1m,11,12……バレルシフタ、 ２……選択回路、 13〜15……マルチプレクサ、 DIN,I0〜I62……入力データ、 DOUT,00〜031……出力データ、 C1,S1〜S4……シフト量指示信号、 C2,S0……選択信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤山 博之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宮本 順司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−293634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/00
Claims (3)
- 【請求項１】Ｐビットの入力データ（DIN）からシフト
量に応じたある範囲のＱビット；但しＱ＜Ｐ、のデータ
（DOUT）を選択して出力するバレルシフト回路であっ
て、 前記シフト量の指示信号（C1）に基づきそれぞれ入力デ
ータのシフト処理を行うｍ個のバレルシフタ（1l〜1m）
と、 選択信号（C2）に基づき前記Ｐビットの入力データを前
記ｍ個のバレルシフタに対しほぼP/mビット毎に振り分
けて入力する選択回路（２）とを具備し、 前記ｍ個のバレルシフタから前記Ｑビットのデータを取
り出すようにしたことを特徴とするバレルシフト回路。 - 【請求項２】２個のバレルシフタ（11,12）を備え、前
記選択回路を３個のマルチプレクサ（13〜15）により構
成し、それによって2N−１ビットの入力データ（I0〜I
62）を該２個のバレルシフタに振り分けて入力し、該バ
レルシフタのシフト処理に基づいてＮビットのデータ
（O0〜O31）を選択出力するようにしたことを特徴とす
る請求項１に記載のバレルシフト回路。 - 【請求項３】前記バレルシフタ（11,12）の各個はそれ
ぞれマトリクス状に配列された複数のMOSトランジスタ
により構成され、各バレルシフタにおいて、各MOSトラ
ンジスタは前記３個のマルチプレクサのうち隣接する２
個のマルチプレクサ（13,14;14,15）から選択出力され
た複数ビットのデータの各信号線とN/2ビットの出力デ
ータ（O0〜O15;O16〜O31）の各信号線との間に接続さ
れ、且つ、各MOSトランジスタのゲートは前記シフト量
の指示信号のデコードに基づくN/2ビットのデータ（d0
〜d15）の各信号線に接続されていることを特徴とする
請求項２に記載のバレルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182581A JP3023851B2 (ja) | 1990-07-12 | 1990-07-12 | バレルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2182581A JP3023851B2 (ja) | 1990-07-12 | 1990-07-12 | バレルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471024A JPH0471024A (ja) | 1992-03-05 |
| JP3023851B2 true JP3023851B2 (ja) | 2000-03-21 |
Family
ID=16120790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2182581A Expired - Fee Related JP3023851B2 (ja) | 1990-07-12 | 1990-07-12 | バレルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3023851B2 (ja) |
-
1990
- 1990-07-12 JP JP2182581A patent/JP3023851B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0471024A (ja) | 1992-03-05 |
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