JP3017993B1 - Electronic tuner - Google Patents
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Abstract
【要約】
【課題】 本発明は、Ｉ2Ｃバス方式対応の信号を３ワ
イヤバス方式対応のＰＬＬＩＣで受信できるようにした
電子チューナを提供することを目的とする。
【解決手段】 ３ワイヤバス方式対応のＰＬＬＩＣ３と
イネーブル信号発生回路２を備え、イネーブル信号発生
回路２の２つの入力端８、９はＰＬＬＩＣ３のデータ入
力端子５とクロック入力端子６とに接続され、イネーブ
ル信号発生回路２の出力端１０はＰＬＬＩＣ３のイネー
ブル入力端子７に接続される。Ｉ2Ｃバスを介して送ら
れるデータ信号とクロック信号は、ＰＬＬＩＣ３とイネ
ーブル信号発生回路２とに入力され、イネーブル信号発
生回路２からイネーブル信号がＰＬＬＩＣ３に出力され
る。An object of the present invention is to provide an electronic tuner in which a signal compatible with the I 2 C bus system can be received by a PLLIC compatible with a 3-wire bus system. SOLUTION: A PLLIC 3 compatible with a 3-wire bus system and an enable signal generating circuit 2 are provided, and two input terminals 8 and 9 of the enable signal generating circuit 2 are connected to a data input terminal 5 and a clock input terminal 6 of the PLLIC 3 to enable. The output terminal 10 of the signal generation circuit 2 is connected to the enable input terminal 7 of the PLLIC 3. The data signal and the clock signal transmitted via the I 2 C bus are input to the PLLIC 3 and the enable signal generation circuit 2, and the enable signal is output from the enable signal generation circuit 2 to the PLLIC 3.
Description
【０００１】[0001]
【発明の属する技術分野】ＰＬＬを備えた電子チューナ
であって、特に、Ｉ2Ｃバスを介して制御される電子チ
ューナに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic tuner having a PLL, and more particularly to an electronic tuner controlled via an I 2 C bus.
【０００２】[0002]
【従来の技術】従来の電子チューナについて図３を参照
して説明する。例えばテレビジョン受信器の本体部には
選局用のマイコン（以下ＣＰＵと記す）２１が備えら
れ、チューナ部にはＰＬＬを構成するＩＣ（以下ＰＬＬ
ＩＣと記す）２２と局部発振器２３とが備えられてい
る。ＣＰＵ２１とＰＬＬＩＣ２２とは、３ワイヤバス方
式で接続されている。３ワイヤバス方式は、ＣＰＵ２１
からの制御信号をチューナー側に３本のワイヤを使って
ＰＬＬＩＣ２２に送信する方式であって、それぞれのワ
イヤからデータ信号（ＤＡ）とクロック信号（ＣＬ）と
イネーブル信号（ＥＮ）とが送られる。各制御信号は、
それぞれハイレベルとローレベルの２つの値をとり、例
えばハイレベルは５Ｖの電圧として出力され、ローレベ
ルは０Ｖの電圧として出力される。ＰＬＬＩＣ２２はこ
れらのデータ信号等が入力されることによってＰＬＬＩ
Ｃ２２内の分周器の分周比を適宜に変更し、データ信号
によって設定された周波数で局部発振器２３が発振する
ように制御されている。2. Description of the Related Art A conventional electronic tuner will be described with reference to FIG. For example, a main body of the television receiver is provided with a microcomputer (hereinafter referred to as CPU) 21 for channel selection, and an IC (hereinafter, PLL) constituting a PLL is provided in the tuner.
An IC 22 and a local oscillator 23 are provided. The CPU 21 and the PLLIC 22 are connected by a three-wire bus system. The 3-wire bus system uses the CPU 21
Is transmitted to the PLLIC 22 using three wires on the tuner side, and a data signal (DA), a clock signal (CL), and an enable signal (EN) are sent from each wire. Each control signal is
Each takes two values, a high level and a low level. For example, the high level is output as a voltage of 5V, and the low level is output as a voltage of 0V. The PLLIC 22 receives these data signals and the like, and
The frequency division ratio of the frequency divider in C22 is appropriately changed, and the local oscillator 23 is controlled so as to oscillate at the frequency set by the data signal.
【０００３】ところで近年は、上述した３ワイヤバス方
式に代わって、Ｉ2Ｃバス方式によって、ＰＬＬＩＣを
制御するＣＰＵを用いるテレビジョン受信器が増えつつ
ある。図４はＩ2Ｃバス方式の電子チューナの回路ブロ
ック図である。受信器の本体部にはＣＰＵ３１が備えら
れ、チューナ側にはＰＬＬＩＣ３２と局部発振器３３と
が備えられている。ＣＰＵ３１とＰＬＬＩＣ３２とは、
Ｉ2Ｃバス方式で接続されている。Ｉ2Ｃバス方式は、Ｃ
ＰＵ３１からの制御信号を２本のワイヤを使ってＰＬＬ
ＩＣ３２に送信する方式であって、それぞれのワイヤか
らデータ信号とクロック信号とが送られる。ＰＬＬＩＣ
３２はこれらのデータ信号等が入力されることによって
ＰＬＬＩＣ３２内の分周器の分周比を適宜に変更し、デ
ータ信号によって設定された周波数で局部発振器３３が
発振するように制御されている。In recent years, television receivers using a CPU for controlling a PLLIC have been increasing by using the I 2 C bus system instead of the above-described three-wire bus system. FIG. 4 is a circuit block diagram of an electronic tuner of the I 2 C bus system. The main body of the receiver is provided with a CPU 31, and the tuner is provided with a PLLIC 32 and a local oscillator 33. The CPU 31 and the PLLIC 32
They are connected by the I 2 C bus system. The I 2 C bus system uses C
The control signal from the PU31 is controlled by PLL using two wires.
In this method, data signals and clock signals are transmitted from each wire. PLLIC
When the data signal or the like is inputted, the frequency of the divider 32 in the PLLIC 32 is appropriately changed, and the local oscillator 33 is controlled to oscillate at the frequency set by the data signal.
【０００４】[0004]
【発明が解決しようとする課題】テレビジョン受信器内
のバス方式は、数年前までは３ワイヤバス方式が主流で
あり、３ワイヤバス方式対応の電子チューナは色々な仕
様毎に数多くの種類の製品が販売されていた。一方、近
年では、３ワイヤバス方式に代わって、Ｉ2Ｃバス方式
を採用するテレビジョン受信器が増えてきている。しか
し、上記従来の３ワイヤバス方式対応のＰＬＬＩＣで
は、データ信号とクロック信号との他にイネーブル信号
を入力しなければならず、Ｉ2Ｃバス方式のテレビジョ
ン受信器に流用できなかった。このため、Ｉ2Ｃバス方
式に対応したＰＬＬＩＣを新規に設計しなければなら
ず、ＰＬＬＩＣの開発時間と開発費用とが増大する原因
になっていた。Until a few years ago, the bus system in a television receiver was mainly a three-wire bus system, and there were many types of electronic tuners compatible with the three-wire bus system for various specifications. Had been sold. On the other hand, in recent years, television receivers employing the I 2 C bus system instead of the 3-wire bus system have been increasing. However, in the above-mentioned conventional PLLIC compatible with the three-wire bus system, an enable signal must be input in addition to the data signal and the clock signal, and thus cannot be applied to the television receiver of the I 2 C bus system. For this reason, a PLLIC compatible with the I 2 C bus system has to be newly designed, which causes an increase in the development time and development cost of the PLLIC.
【０００５】そこで本発明は、３ワイヤバス方式対応の
ＰＬＬＩＣで、Ｉ2Ｃバス方式の信号を受信できるよう
にした電子チューナを提供することを目的とする。Accordingly, an object of the present invention is to provide an electronic tuner capable of receiving an I 2 C bus signal with a PLLIC compatible with a 3-wire bus system.
【０００６】[0006]
【課題を解決するための手段】上記の課題を解決するた
め、本発明の電子チューナは、局部発振器の発振周波数
を制御するＰＬＬと、イネーブル信号発生回路とを備
え、前記ＰＬＬは、データ信号が入力されるデータ入力
端子と、クロック信号が入力されるクロック入力端子
と、イネーブル信号が入力されるイネーブル入力端子と
を有し、前記イネーブル信号発生回路は、前記ＰＬＬの
データ入力端子に接続される第一の入力端子と、前記Ｐ
ＬＬのクロック入力端子に接続される第二の入力端子
と、前記ＰＬＬのイネーブル入力端子に接続される出力
端子とを有し、前記データ信号と前記クロック信号との
電圧が所定時間以上ローレベルの時に前記出力端子にハ
イレベルの電圧を出力した。In order to solve the above-mentioned problems, an electronic tuner according to the present invention includes a PLL for controlling an oscillation frequency of a local oscillator, and an enable signal generating circuit. A clock input terminal to which a clock signal is input, and an enable input terminal to which an enable signal is input, wherein the enable signal generation circuit is connected to a data input terminal of the PLL. A first input terminal and the P
A second input terminal connected to a clock input terminal of the PLL, and an output terminal connected to an enable input terminal of the PLL, wherein the voltage of the data signal and the clock signal is at a low level for a predetermined time or more. Sometimes, a high-level voltage was output to the output terminal.
【０００７】また、本発明の電子チューナは、前記イネ
ーブル信号発生回路は、ＮＯＲ回路とコンデンサとで構
成し、前記ＮＯＲ回路の２つの入力端の一方を、前記第
一の入力端子に接続するとともに他方を前記第二の入力
端子に接続し、前記ＮＯＲ回路の出力端に前記コンデン
サの一端を接続し、前記コンデンサの他端を接地した。Further, in the electronic tuner of the present invention, the enable signal generating circuit includes a NOR circuit and a capacitor, and connects one of two input terminals of the NOR circuit to the first input terminal. The other was connected to the second input terminal, one end of the capacitor was connected to the output terminal of the NOR circuit, and the other end of the capacitor was grounded.
【０００８】[0008]
【発明の実施の形態】本発明の電子チューナの実施の形
態を図１を参照して説明する。例えばテレビジョン受信
器の本体部には選局用のマイコン（以下ＣＰＵと記す）
１が備えられ、チューナ部には、イネーブル信号発生回
路２とＰＬＬを構成するＩＣ（以下ＰＬＬＩＣと記す）
３と局部発振器４とが備えられている。ＣＰＵ１は、Ｉ
2Ｃバスに対応しており、データ信号（ＤＡ）とイネー
ブル信号（ＥＮ）とを出力する。ＰＬＬＩＣ３は、３ワ
イヤバス方式に対応しており、データ信号が入力される
データ入力端子５と、クロック信号が入力されるクロッ
ク入力端子６と、イネーブル信号（ＥＮ）が入力される
イネーブル入力端子７とが設けられており、局部発振器
４へ制御電圧を出力し、局部発振器４の発振周波数を制
御する。また、イネーブル信号発生回路２は、ＰＬＬＩ
Ｃ３のデータ入力端子５と接続される第一の入力端子８
と、クロック入力端子６と接続される第二の入力端子９
と、イネーブル入力端子７と接続される出力端子１０と
を備えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an electronic tuner according to the present invention will be described with reference to FIG. For example, a microcomputer for channel selection (hereinafter referred to as CPU) is provided in a main body of a television receiver.
The tuner section includes an enable signal generation circuit 2 and an IC constituting a PLL (hereinafter, referred to as a PLLIC).
3 and a local oscillator 4 are provided. CPU 1
Corresponds to 2 C bus, and outputs the data signal (DA) and the enable signal (EN). The PLLIC 3 is compatible with a three-wire bus system, and has a data input terminal 5 to which a data signal is input, a clock input terminal 6 to which a clock signal is input, and an enable input terminal 7 to which an enable signal (EN) is input. And outputs a control voltage to the local oscillator 4 to control the oscillation frequency of the local oscillator 4. Further, the enable signal generation circuit 2 includes a PLLI
First input terminal 8 connected to data input terminal 5 of C3
And a second input terminal 9 connected to the clock input terminal 6
And an output terminal 10 connected to the enable input terminal 7.
【０００９】ＣＰＵ１からＩ2Ｃバスを介してＰＬＬＩ
Ｃ３にデータ信号（ＤＡ）とクロック信号（ＣＬ）とが
送られる。また、イネーブル信号発生回路２で、イネー
ブル信号（ＥＮ）が生成され、ＰＬＬＩＣ３に送られ
る。各制御信号は、それぞれハイレベルとローレベルの
２つの値をとり、例えばハイレベルは５Ｖの電圧として
出力され、ローレベルは０Ｖの電圧として出力される。
データ信号はＰＬＬＩＣ３内で生成される基準発振信号
を分周する分周比を設定するデータなどを含んでいる信
号である。また、クロック信号はＰＬＬＩＣ２の動作タ
イミングを決めている信号であり、一定間隔でローレベ
ルとハイレベルの電圧を繰り返すパルス信号である。ま
た、イネーブル信号は、データ信号の区切りを示す信号
である。ＰＬＬＩＣ３はこれらのデータ信号等が入力さ
れることによってＰＬＬＩＣ３の分周器の分周比を適宜
に変更し、データ信号によって設定された周波数で局部
発振器４が発振するように制御されている。[0009] PLLI from the CPU 1 via the I 2 C bus
The data signal (DA) and the clock signal (CL) are sent to C3. Further, an enable signal (EN) is generated by the enable signal generation circuit 2 and sent to the PLLIC 3. Each control signal takes two values, a high level and a low level. For example, the high level is output as a voltage of 5V, and the low level is output as a voltage of 0V.
The data signal is a signal including data for setting a division ratio for dividing the reference oscillation signal generated in the PLLIC 3. The clock signal is a signal that determines the operation timing of the PLLIC2, and is a pulse signal that repeats a low-level voltage and a high-level voltage at regular intervals. The enable signal is a signal indicating a break of a data signal. The PLLIC 3 receives the data signals and the like, appropriately changes the frequency division ratio of the frequency divider of the PLLIC 3, and controls the local oscillator 4 to oscillate at the frequency set by the data signal.
【００１０】イネーブル信号発生回路２は、ＮＯＲ回路
１１とコンデンサ１２とで構成されている。ＮＯＲ回路
１１の一方の入力端１３には、イネーブル信号発生回路
２の第一の入力端子８を介してデータ信号が入力され、
ＮＯＲ回路１１の他方の入力端１４には、イネーブル信
号発生回路２の第二の入力端子９を介してクロック信号
が入力される。ＮＯＲ回路の出力端１５は、コンデンサ
１２の一端とイネーブル信号発生回路２の出力端１０と
に接続され、コンデンサ１２の他端は接地されている。The enable signal generation circuit 2 includes a NOR circuit 11 and a capacitor 12. A data signal is input to one input terminal 13 of the NOR circuit 11 via the first input terminal 8 of the enable signal generation circuit 2.
The clock signal is input to the other input terminal 14 of the NOR circuit 11 via the second input terminal 9 of the enable signal generation circuit 2. The output terminal 15 of the NOR circuit is connected to one end of the capacitor 12 and the output terminal 10 of the enable signal generation circuit 2, and the other end of the capacitor 12 is grounded.
【００１１】ＮＯＲ回路１１は、２つのＮＰＮ型トラン
ジスタ１６，１７と３つの抵抗１８、１９、２０とから
構成されている。トランジスタ１６のベースは、一方の
入力端１３と抵抗１８を介して接続され、コレクタに
は、抵抗２０を介して電源電圧Ｂが供給され、エミッタ
は接地されている。トランジスタ１７のベースは、他方
の入力端１４と抵抗１９を介して接続され、コレクタに
は、抵抗２０を介して電源電圧Ｂが供給され、エミッタ
は接地されている。トランジスタ１６、１７のコレクタ
は、出力端１５に接続されている。従って、ＮＯＲ回路
１１の２つの入力端１３、１４から入力されるデータ信
号とクロック信号とが、共にクロック信号の１周期以上
の時間ローレベルの時には、コンデンサ１２に充電され
た電圧が高く変化して行き、出力端１５からハイレベル
の信号がＰＬＬＩＣ３に対するイネーブル信号として出
力される。データ信号とクロック信号とがローレベルと
なってから、イネーブル信号発生回路がハイレベルの信
号を出力するまでの時間は、抵抗２０とコンデンサ１２
との時定数によって決定される。そして、少なくともど
ちらか一方の信号がハイレベルの時には、出力端１５か
らローレベルの信号が出力される。The NOR circuit 11 comprises two NPN transistors 16, 17 and three resistors 18, 19, 20. The base of the transistor 16 is connected to one input terminal 13 via a resistor 18, the collector is supplied with a power supply voltage B via a resistor 20, and the emitter is grounded. The base of the transistor 17 is connected to the other input terminal 14 via the resistor 19, the collector is supplied with the power supply voltage B via the resistor 20, and the emitter is grounded. The collectors of the transistors 16 and 17 are connected to the output terminal 15. Therefore, when the data signal and the clock signal input from the two input terminals 13 and 14 of the NOR circuit 11 are both at the low level for at least one cycle of the clock signal, the voltage charged in the capacitor 12 changes to a high level. And a high-level signal is output from the output terminal 15 as an enable signal to the PLLIC3. The time from when the data signal and the clock signal go low to when the enable signal generation circuit outputs a high level signal is determined by the resistance 20 and the capacitor 12.
Is determined by the time constant. When at least one of the signals is at the high level, the output terminal 15 outputs a low-level signal.
【００１２】データ信号とクロック信号とイネーブル信
号との関係を図２に示す。ＣＰＵ１はクロック信号に同
期してデータ信号を送信する。データ信号は、例えば、
十数ビットを１つのデータ（Ｄ）の単位として１設定分
ずつの固まりとして送信されており、１つのデータが送
られると、クロック信号の１周期分の以上の時間データ
信号とクロック信号とがローレベルとなる。従って、上
記の動作説明の通り、イネーブル信号発生回路２によっ
て、イネーブル信号が発生し、ＰＬＬＩＣ３のイネーブ
ル入力端子７にイネーブル信号が入力され、１つのデー
タがＰＬＬＩＣ３で処理される。FIG. 2 shows the relationship among the data signal, the clock signal, and the enable signal. The CPU 1 transmits a data signal in synchronization with a clock signal. The data signal is, for example,
Ten bits are transmitted as a unit of one data (D) in units of one set, and when one data is transmitted, the time data signal and the clock signal for one cycle or more of the clock signal are transmitted. Low level. Therefore, as described above, an enable signal is generated by the enable signal generation circuit 2, the enable signal is input to the enable input terminal 7 of the PLLIC 3, and one data is processed by the PLLIC 3.
【００１３】[0013]
【発明の効果】本発明の電子チューナによれば、以下の
効果を奏する。According to the electronic tuner of the present invention, the following effects can be obtained.
【００１４】イネーブル信号発生回路により、Ｉ2Ｃバ
スで送られる信号からイネーブル信号を生成し、ＰＬＬ
ＩＣのイネーブル入力端子に入力するようにしたので、
Ｉ2Ｃバスをで送られる信号を３ワイヤ用のＰＬＬＩＣ
で受信できるようになる。An enable signal generation circuit generates an enable signal from a signal sent on the I 2 C bus, and
Since the input is made to the enable input terminal of the IC,
PLLIC for 3-wire signal sent over I 2 C bus
Will be able to receive.
【００１５】また、イネーブル信号発生回路はＮＯＲ回
路とコンデンサとから構成されているので、簡易な構成
となり、Ｉ2Ｃバスを流れる信号を３ワイヤ用のＰＬＬ
ＩＣで受信できるようにしても、電子チューナの容積の
増大が抑えられる。Also, since the enable signal generation circuit is composed of a NOR circuit and a capacitor, the configuration is simple, and a signal flowing through the I 2 C bus is converted to a 3-wire PLL.
Even if reception can be performed by an IC, an increase in the volume of the electronic tuner can be suppressed.
【図１】本発明の電子チューナを説明する回路ブロック
図である。FIG. 1 is a circuit block diagram illustrating an electronic tuner of the present invention.
【図２】本発明の電子チューナにおけるＰＬＬＩＣに入
力されるタイミングチャートである。FIG. 2 is a timing chart input to a PLLIC in the electronic tuner of the present invention.
【図３】３ワイヤバス方式のＰＬＬＩＣを用いた従来の
電子チューナを説明する回路ブロック図である。FIG. 3 is a circuit block diagram illustrating a conventional electronic tuner using a PLLIC of a three-wire bus system.
【図４】Ｉ2Ｃバス方式のＰＬＬＩＣを用いた従来の電
子チューナを説明する回路ブロック図である。FIG. 4 is a circuit block diagram illustrating a conventional electronic tuner using an I 2 C bus type PLLIC.
１ ＣＰＵ ２ イネーブル信号発生回路 ３ ＰＬＬＩＣ ４ 局部発振器 ５ データ入力端子 ６ クロック入力端子 ７ イネーブル入力端子 ８ 第一の入力端子 ９ 第二の入力端子 １０ 出力端子 １１ ＮＯＲ回路 １２ コンデンサ １３ 一方の入力端 １４ 他方の入力端 １５ 出力端 １６ トランジスタ １７ トランジスタ １８ 抵抗 １９ 抵抗 ２０ 抵抗 Ｂ 電源端子 DESCRIPTION OF SYMBOLS 1 CPU 2 Enable signal generation circuit 3 PLLIC 4 Local oscillator 5 Data input terminal 6 Clock input terminal 7 Enable input terminal 8 First input terminal 9 Second input terminal 10 Output terminal 11 NOR circuit 12 Capacitor 13 One input terminal 14 The other input terminal 15 Output terminal 16 Transistor 17 Transistor 18 Resistance 19 Resistance 20 Resistance B Power supply terminal
Claims (2)
Ｌと、イネーブル信号発生回路とを備え、前記ＰＬＬ
は、データ信号が入力されるデータ入力端子と、クロッ
ク信号が入力されるクロック入力端子と、イネーブル信
号が入力されるイネーブル入力端子とを有し、前記イネ
ーブル信号発生回路は、前記ＰＬＬのデータ入力端子に
接続される第一の入力端子と、前記ＰＬＬのクロック入
力端子に接続される第二の入力端子と、前記ＰＬＬのイ
ネーブル入力端子に接続される出力端子とを有し、前記
データ信号と前記クロック信号との電圧が所定時間以上
ローレベルの時に前記出力端子にハイレベルの電圧を出
力することを特徴とする電子チューナ。1. A PL for controlling an oscillation frequency of a local oscillator
L, and an enable signal generation circuit.
Has a data input terminal to which a data signal is input, a clock input terminal to which a clock signal is input, and an enable input terminal to which an enable signal is input. The enable signal generation circuit includes a data input terminal of the PLL. A first input terminal connected to a terminal, a second input terminal connected to a clock input terminal of the PLL, and an output terminal connected to an enable input terminal of the PLL; An electronic tuner that outputs a high-level voltage to the output terminal when a voltage with the clock signal is at a low level for a predetermined time or more.
回路とコンデンサとで構成し、前記ＮＯＲ回路の２つの
入力端の一方を、前記第一の入力端子に接続するととも
に他方を前記第二の入力端子に接続し、前記ＮＯＲ回路
の出力端に前記コンデンサの一端を接続し、前記コンデ
ンサの他端を接地したことを特徴とする請求項１記載の
電子チューナ。2. The NOR circuit according to claim 1, wherein said enable signal generating circuit includes a NOR gate.
A NOR circuit, one of two input terminals of the NOR circuit being connected to the first input terminal and the other being connected to the second input terminal, and an output terminal of the NOR circuit being connected to the output terminal of the NOR circuit. 2. The electronic tuner according to claim 1, wherein one end of the capacitor is connected, and the other end of the capacitor is grounded.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107622032A (en) * | 2017-08-18 | 2018-01-23 | 郑州云海信息技术有限公司 | The three line extended methods and circuit of a kind of I2C buses |
-
1999
- 1999-04-20 JP JP11111779A patent/JP3017993B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107622032A (en) * | 2017-08-18 | 2018-01-23 | 郑州云海信息技术有限公司 | The three line extended methods and circuit of a kind of I2C buses |
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|---|---|
| JP2000307459A (en) | 2000-11-02 |
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