JP3016993B2 - Semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部より供給される電源電圧を降圧して内部電源を
生成する電圧降下回路を内蔵する半導体集積回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
More particularly, the present invention relates to a semiconductor integrated circuit having a built-in voltage dropping circuit for generating an internal power supply by reducing a power supply voltage supplied from the outside.
【０００２】[0002]
【従来の技術】従来の、この種の半導体集積回路におけ
る電圧降下回路は、図４に示されるように、電源端子４
５より供給される外部電圧Ｖ1 の入力に対応して降圧回
路２５が設けられており、外部電圧Ｖ1 は入力保護等の
みに使用され、内部回路には、降圧回路２５により降圧
された電圧Ｖ2 が供給される。また、入力端子４６に
は、当該半導体集積回路に含まれる内部回路に対する入
力信号が入力されるが、この入力端子４６は、５Ｖ系の
入力バッファ２６と３Ｖ系の入力バッファ２７に接続さ
れており、前記入力信号に対応する各入力バッファの出
力信号はインバータ３１、ＯＲ回路３２、３３およびＡ
ＮＤ回路３４を含む切替回路３０に入力される。また、
インバータ３１の入力端およびＯＲ回路３２の一方の入
力端には、電源と接地点との間に直列接続されたヒュー
ズ２８および２９の接合節点が接続されている。2. Description of the Related Art As shown in FIG. 4, a conventional voltage drop circuit in a semiconductor integrated circuit of this type includes a power supply terminal 4 as shown in FIG.
5 and the step-down circuit 25 is provided corresponding to the input of the external voltages V 1 supplied from the external voltages V 1 is used only to input protection, etc., in the internal circuit, the step-down voltage by the step-down circuit 25 V 2 is supplied. An input signal to an internal circuit included in the semiconductor integrated circuit is input to the input terminal 46, and the input terminal 46 is connected to the 5V input buffer 26 and the 3V input buffer 27. , The output signal of each input buffer corresponding to the input signal is supplied to an inverter 31, OR circuits 32, 33 and A
The signal is input to the switching circuit 30 including the ND circuit 34. Also,
The junction of the fuses 28 and 29 connected in series between the power supply and the ground is connected to the input terminal of the inverter 31 and one input terminal of the OR circuit 32.
【０００３】図４において、ヒューズ２８が溶断する
と、切替回路３０のＯＲ回路３２およびＯＲ回路３３に
対しては、それぞれ“Ｌ”レベルおよび“Ｈ”レベルが
入力されて、ＡＮＤ回路３４よりは５Ｖ系の入力信号が
選択されて出力され、内部回路に伝達される。また、ヒ
ューズ２９が溶断すると、切替回路３０のＯＲ回路３２
およびＯＲ回路３３に対しては、それぞれ“Ｈ”レベル
および“Ｌ”レベルが入力されて、ＡＮＤ回路３４より
は３Ｖ系の入力信号が選択されて出力され、同様に内部
回路に伝達される。In FIG. 4, when a fuse 28 is blown, an "L" level and an "H" level are input to an OR circuit 32 and an OR circuit 33 of a switching circuit 30, respectively, and 5 V is applied to an AND circuit 34. An input signal of the system is selected, output, and transmitted to an internal circuit. When the fuse 29 is blown, the OR circuit 32 of the switching circuit 30 is turned off.
"H" level and "L" level are input to OR circuit 33, respectively, and a 3V-system input signal is selected and output from AND circuit 34, and is similarly transmitted to an internal circuit.
【０００４】従って、本従来例においては、製造時にお
いて、レーザー光等により上述のヒューズの内の何れか
を切断することにより、入力端子４６より入力される信
号に対応して、５Ｖ系の入力バッファ２６を有効とする
か、または３Ｖ系の入力バッファ２７を有効とするかを
任意に選択することができる。Therefore, in this conventional example, at the time of manufacture, any one of the above-mentioned fuses is cut off by a laser beam or the like, so that the input of the 5V system is made in response to the signal inputted from the input terminal 46. It is possible to arbitrarily select whether to enable the buffer 26 or the 3V input buffer 27.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の半導体
集積回路における電圧降下回路においては、５Ｖ系の入
力バッファおよび３Ｖ系の入力バッファの何れか一方を
用いることになり、３Ｖ〜６Ｖ等の広範囲に亘る電圧範
囲において動作が必要となる場合においても、上記二つ
の入力バッファのみしか利用することができないため
に、選択された片方の入力バッファにより全電圧範囲に
亘って対応する状態とならざるを得ず、入力電圧のしき
い値電圧特性を全動作電圧範囲に亘り有効に適応させる
ことができないという欠点がある。In the above-described voltage drop circuit of the conventional semiconductor integrated circuit, one of a 5V input buffer and a 3V input buffer is used, and a wide range of 3V to 6V or the like is used. In the case where the operation is required in a voltage range extending over the range, only the above-mentioned two input buffers can be used, so that a state corresponding to the entire voltage range must be achieved by the selected one input buffer. There is a drawback that the threshold voltage characteristics of the input voltage cannot be effectively adapted over the entire operating voltage range.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体集積回路
は、電源端子と、前記電源端子に供給される外部電圧を
降圧して内部回路にこの降圧電圧を供給する降圧回路
と、入力端子と、前記入力端子からの入力信号を入力す
る第１及び第２の入力バッファと、第１及び第２のＯＲ
回路、インバータ及びＡＮＤ回路を有して構成される切
替回路と、差動増幅器を有して前記外部電圧と前記降圧
電圧を比較した信号を出力する電圧比較回路とを具備
し、前記切替回路において、前記第１のＯＲ回路には前
記第１の入力バッファおよび前記電圧比較回路からの出
力がそれぞれ入力され、前記第２のＯＲ回路には前記第
２の入力バッファからの出力および前記電圧比較回路か
ら前記インバータを通した出力がそれぞれ入力され、前
記ＡＮＤ回路には前記第１及び第２のＯＲ回路からの出
力がそれぞれ入力され、該ＡＮＤ回路の出力を前記内部
回路に供給することを特徴としている。あるいは本発明
の半導体集積回路は、電源端子と、前記電源端子に供給
される外部電圧を降圧して内部回路に降圧電圧を供給す
る降圧回路と、入力端子と、前記入力端子からの入力信
号を一方の端子に入力する第１の差動増幅器と、第１の
インバータと、第２の差動増幅器を有して前記外部電圧
と前記降圧電圧を比較した信号を出力する電圧比較回路
と、第１の抵抗、第２の抵抗、第３の抵抗、第１及び第
２のＮＭＯＳトランジスタ及び第２のインバータを有す
る電圧発生回路とを具備し、前記電圧発生回路におい
て、前記電圧比較回路からの出力が前記第１のＮＭＯＳ
トランジスタのゲートに入力し、前記電圧比較回路から
の出力が前記第２のインバータを通して前記第２のＮＭ
ＯＳトランジスタのゲートに入力し、前記電圧比較回路
からの出力により前記第１のＮＭＯＳトランジスタがＯ
Ｎ、前記第２のＮＭＯＳトランジスタがＯＦＦの場合は
前記第１の抵抗と前記第２の抵抗の接続ノードの電圧が
前記第１の差動増幅器の他方の端子に入力し、前記電圧
比較回路からの出力により前記第１のＮＭＯＳトランジ
スタがＯＦＦ、前記第２のＮＭＯＳトランジスタがＯＮ
の場合は前記第１の抵抗と前記第３の抵抗の接続ノード
の電圧が前記第１の差動増幅器の他方の端子に入力し、
このように一方の端子に前記入力端子からの入力信号を
入力し、他方の端子に前記電圧発生回路か らの電圧を入
力した前記第１の差動増幅器に出力が、前記第１のイン
バータを通して前記内部回路に供給することを特徴とし
ている。 A semiconductor integrated circuit according to the present invention comprises a power supply terminal and an external voltage supplied to the power supply terminal.
Step-down circuit that steps down and supplies this step-down voltage to the internal circuit
, An input terminal, and an input signal from the input terminal.
First and second input buffers, and first and second ORs
Circuit comprising a circuit, an inverter and an AND circuit.
And an external voltage and the step-down
A voltage comparison circuit that outputs a signal obtained by comparing the voltages.
In the switching circuit, the first OR circuit has
The output from the first input buffer and the voltage comparison circuit
Are input to the second OR circuit, respectively.
Output from the second input buffer and the voltage comparison circuit
Output from the inverter is input to the
The output from the first and second OR circuits is supplied to the AND circuit.
And the output of the AND circuit is connected to the internal
It is characterized in that it is supplied to a circuit . Or the present invention
The power supply terminal and the power supply terminal
Step-down the external voltage to supply the step-down voltage to the internal circuit.
A step-down circuit, an input terminal, and an input signal from the input terminal.
A first differential amplifier for inputting a signal to one terminal;
An external voltage having an inverter and a second differential amplifier;
Voltage comparing circuit for outputting a signal obtained by comparing the step-down voltage with the voltage
And a first resistor, a second resistor, a third resistor, first and
With two NMOS transistors and a second inverter
And a voltage generating circuit.
The output from the voltage comparison circuit is the first NMOS
Input to the gate of the transistor, from the voltage comparison circuit
Output through the second inverter to the second NM
The voltage comparison circuit which inputs the voltage to the gate of the OS transistor;
Output from the first NMOS transistor
N, when the second NMOS transistor is OFF
The voltage at the connection node between the first resistor and the second resistor is
Input to the other terminal of the first differential amplifier;
The first NMOS transistor is output by an output from a comparison circuit.
Is off, the second NMOS transistor is on
The connection node between the first resistor and the third resistor
Is input to the other terminal of the first differential amplifier,
Thus, the input signal from the input terminal is applied to one terminal.
Type, the voltage generating circuit or these voltages input to the other terminal
The output of the input first differential amplifier is applied to the first input.
Characterized in that it is supplied to the internal circuit through a barter
ing.
【０００７】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【０００８】図１は本発明の第１の実施例における電圧
降下回路を示す部分ブロック図である。図１に示される
ように、本実施例においては、電源端子４１より供給さ
れる外部電圧Ｖ1 の入力に対応して降圧回路１が設けら
れており、従来例の場合と同様に、外部電圧Ｖ1 は入力
保護等のみに使用され、内部回路には、降圧回路１によ
り降圧された電圧Ｖ2 が供給される。また、入力端子４
２には、当該半導体集積回路に含まれる内部回路に対す
る入力信号が入力されるが、この入力端子４２は、５Ｖ
系の入力バッファ２および３Ｖ系の入力バッファ３に接
続されており、それぞれの入力バッファの出力信号は、
インバータ６、ＯＲ回路７、８およびＡＮＤ回路９を含
む切替回路５に入力される。また、切替回路５に含まれ
るインバータ６の入力端およびＯＲ回路７の一方の入力
端には、電圧比較回路４より出力されるレベル信号が入
力されている。本実施例の従来例と異なる点は、電圧比
較回路４が設けられており、当該電圧比較回路４の出力
レベルが切替回路５に入力されていることである。FIG. 1 is a partial block diagram showing a voltage drop circuit according to a first embodiment of the present invention. As shown in FIG. 1, in this embodiment, and the step-down circuit 1 is provided corresponding to the input of the external voltages V 1 supplied from the power supply terminal 41, as in the case of the conventional example, an external voltage V 1 is used only for input protection and the like, and the voltage V 2 stepped down by the step-down circuit 1 is supplied to the internal circuit. Also, input terminal 4
2, an input signal to an internal circuit included in the semiconductor integrated circuit is input.
Are connected to the input buffer 2 of the system and the input buffer 3 of the 3V system, and the output signal of each input buffer is
It is input to a switching circuit 5 including an inverter 6, OR circuits 7, 8 and an AND circuit 9. A level signal output from the voltage comparison circuit 4 is input to an input terminal of the inverter 6 included in the switching circuit 5 and one input terminal of the OR circuit 7. The difference of this embodiment from the conventional example is that a voltage comparison circuit 4 is provided, and the output level of the voltage comparison circuit 4 is input to the switching circuit 5.
【０００９】また、図２は、上記の電圧比較回路４の内
部構成を示す図である。抵抗１０および抵抗１１は、外
部電圧Ｖ1 と接地点との間に直列に接続されており、こ
の抵抗１０および１１による外部電圧Ｖ1 の分割電圧が
差動増幅器１４のＡ端子に入力される。また、抵抗１２
および抵抗１３は、降下電圧Ｖ2 と接地点との間に直列
に接続されており、この抵抗１２および１３による降下
電圧Ｖ2 の分割電圧が差動増幅器１４のＢ端子に入力さ
れる。差動増幅器１４においては、Ａ端子に対する入力
レベルとＢ端子に対する入力レベルとが比較されて増幅
出力され、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも高い場合には“Ｌ”レベルが出力さ
れ、逆に、Ａ端子に対する入力レベルがＢ端子に対する
入力レベルよりも低い場合には“Ｈ”レベルが出力され
て、切替回路５に入力される。FIG. 2 is a diagram showing an internal configuration of the voltage comparison circuit 4 described above. Resistor 10 and resistor 11, an external voltage V1 is connected in series between the ground point, divided voltage of the external voltages V 1 by the resistor 10 and 11 is input to the A terminal of the differential amplifier 14. The resistance 12
The resistor 13 is connected in series between the voltage drop V 2 and the ground point. The divided voltage of the voltage drop V 2 by the resistors 12 and 13 is input to the B terminal of the differential amplifier 14. In the differential amplifier 14, the input level to the A terminal and the input level to the B terminal are compared and amplified and output. When the input level to the A terminal is higher than the input level to the B terminal, an "L" level is output. Conversely, when the input level to the A terminal is lower than the input level to the B terminal, an “H” level is output and input to the switching circuit 5.
【００１０】ここにおいて、数値例として降下電圧Ｖ2
を３Ｖとし、抵抗１２および１３の抵抗値をそれぞれ１
ＭΩおよび２ＭΩとすると、差動増幅器１４のＢ端子に
対する入力電圧は２Ｖになる。また、抵抗１０および１
１の抵抗値を共に２ＭΩとすると、外部電圧Ｖ1 が４Ｖ
を越える時点においては、Ａ端子に対する入力電圧は２
Ｖを越えるレベルとなり、これにより、差動増幅器１４
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下の状態においては、Ａ端子に対する入力電圧は
２Ｖ以下のレベルとなり、これにより、差動増幅器１４
よりは“Ｈ”レベルが出力される。従って、図１におい
て、外部電圧Ｖ1 が４Ｖを越えるレベルの時点において
は、電圧比較回路４よりは“Ｌ”レベルが出力されて切
替回路５に入力され、これにより、切替回路５において
は、５Ｖ系の入力バッファ２より出力される信号が選択
されて出力され、内部回路に伝達される。また、外部電
圧Ｖ1 が４Ｖ以下のレベルの時点においては、電圧比較
回路４よりは“Ｈ”レベルが出力されて切替回路５に入
力され、これにより、切替回路５においては、３Ｖ系の
入力バッファ３より出力される入力信号が選択されて出
力され、内部回路に伝達される。従って、切替回路５に
おいて選択される入力バッファの出力信号は、電圧比較
回路４による外部電圧Ｖ1 に対するレベル識別機能を介
して、適切に選択されて内部回路に伝達される。Here, as a numerical example, the drop voltage V 2
Is 3 V, and the resistance values of the resistors 12 and 13 are each 1
Assuming that MΩ and 2MΩ, the input voltage to the B terminal of the differential amplifier 14 becomes 2V. Also, resistors 10 and 1
Assuming that both the resistance values of 1 and 2 are 2 MΩ, the external voltage V 1 becomes 4 V
At the point in time, the input voltage to the A terminal is 2
V, so that the differential amplifier 14
When the external voltage V 1 is 4 V or less, the input voltage to the A terminal becomes 2 V or less.
Level is output. Therefore, in FIG. 1, when the external voltage V 1 is at a level exceeding 4 V, an “L” level is output from the voltage comparison circuit 4 and input to the switching circuit 5, whereby the switching circuit 5 A signal output from the 5-V input buffer 2 is selected and output, and transmitted to an internal circuit. When the external voltage V 1 is at a level of 4 V or less, an “H” level is output from the voltage comparison circuit 4 and input to the switching circuit 5, whereby the switching circuit 5 has a 3V input. An input signal output from buffer 3 is selected and output, and transmitted to an internal circuit. Therefore, the output signal of the input buffer to be selected in the switching circuit 5 via the level identification function for the external voltages V 1 by the voltage comparator circuit 4 and transmitted appropriately be selected to the internal circuit.
【００１１】図３は、本発明の第２の実施例における電
圧降下回路を示す部分回路である。図３に示されるよう
に、本実施例においても、電源端子４３より供給される
外部電圧Ｖ1 の入力に対応して降圧回路１５が設けられ
ており、従来例および第１の実施例の場合と同様に、外
部電圧Ｖ1 は入力保護等のみに使用され、内部回路に
は、降圧回路１５により降圧された電圧Ｖ2 が供給され
る。また、入力端子４４より入力される入力信号のレベ
ルは差動増幅器２１のＡ端子に入力されており、一方、
電圧比較回路２３より出力されるレベル信号は、ＮＭＯ
Ｓトランジスタ２０のゲートに入力されるとともに、イ
ンバータ２４により反転されて、ＮＭＯＳトランジスタ
１９のゲートに入力される。電圧比較回路２３の機能
は、前述の第１の実施例における電圧比較回路４と同様
であり、前述の数値例を引用すると、外部電圧Ｖ1 が４
Ｖを越えるレベルの時点においては、電圧比較回路２３
よりは“Ｌ”レベルが出力され、また、外部電圧Ｖ1 が
４Ｖ以下のレベルの時点においては、電圧比較回路２３
より“Ｈ”レベルが出力される。従って、外部電圧Ｖ1
が４Ｖを越える時点においては、電圧比較回路２３より
“Ｌ”レベルが出力されために、ＮＭＯＳトランジスタ
１９はオンの状態となり、ＮＭＯＳトランジスタ２０は
オフの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１７により分圧
された電圧として入力される。また、外部電圧Ｖ1 が４
Ｖ以下の時点においては、電圧比較回路２３よりは
“Ｈ”レベルが出力されるため、ＮＭＯＳトランジスタ
１９はオフの状態となり、ＮＭＯＳトランジスタ２０は
オンの状態となって、差動増幅器２１のＢ端子に入力さ
れる電位レベルは、抵抗１６および抵抗１８により分圧
された電圧として入力される。差動増幅器２１の動作
は、前述の第１の実施例における差動増幅器１４と同一
である。差動増幅器１４においては、Ｂ端子に入力され
る電位レベルによりしきい値電圧が設定され、入力端子
４４を介してＡ端子に入力される入力信号が増幅され、
その出力信号がインバータ２２を介して内部回路に伝達
される。FIG. 3 is a partial circuit showing a voltage drop circuit according to a second embodiment of the present invention. As shown in FIG. 3, also in this embodiment, the step-down circuit 15 is provided in correspondence with the input of the external voltages V 1 supplied from the power supply terminal 43, the conventional example and the first embodiment Similarly to the above, the external voltage V 1 is used only for input protection and the like, and the voltage V 2 stepped down by the step-down circuit 15 is supplied to the internal circuit. The level of the input signal input from the input terminal 44 is input to the A terminal of the differential amplifier 21.
The level signal output from the voltage comparison circuit 23 is NMO
The signal is input to the gate of the S transistor 20, inverted by the inverter 24, and input to the gate of the NMOS transistor 19. Function of the voltage comparator circuit 23 is the same as the voltage comparator circuit 4 in the above first embodiment, to quote a numerical example described above, the external voltage V 1 is 4
At the time when the level exceeds V, the voltage comparison circuit 23
At the time when the external voltage V 1 is at a level of 4 V or less.
Thus, an "H" level is output. Therefore, the external voltage V 1
Exceeds 4 V, the voltage comparison circuit 23 outputs the "L" level, the NMOS transistor 19 is turned on, the NMOS transistor 20 is turned off, and the B terminal of the differential amplifier 21 is turned off. Is input as a voltage divided by the resistors 16 and 17. When the external voltage V 1 is 4
At the point of time equal to or lower than V, since the “H” level is output from the voltage comparison circuit 23, the NMOS transistor 19 is turned off, the NMOS transistor 20 is turned on, and the B terminal of the differential amplifier 21 is turned on. Is input as a voltage divided by the resistors 16 and 18. The operation of the differential amplifier 21 is the same as that of the differential amplifier 14 in the first embodiment. In the differential amplifier 14, the threshold voltage is set by the potential level input to the B terminal, and the input signal input to the A terminal via the input terminal 44 is amplified.
The output signal is transmitted to the internal circuit via inverter 22.
【００１２】[0012]
【発明の効果】以上説明したように、本発明における電
圧降下回路は、外部電圧の電圧レベルを識別した上で対
応する入力バッファまたは入力しきい値電圧を切替える
ことが可能となるために、動作電圧範囲として、３〜６
Ｖ等の広い動作範囲を要求される場合においても、製造
時または製造後の如何を問わず、常時外部電圧の電圧レ
ベルに対応して入力バッファを適宜切替え選択すること
ができるという効果がある。As described above, the voltage drop circuit according to the present invention operates because the voltage level of the external voltage can be identified and the corresponding input buffer or input threshold voltage can be switched. Voltage range 3-6
Even in the case where a wide operating range such as V is required, there is an effect that the input buffer can always be appropriately switched and selected in accordance with the voltage level of the external voltage regardless of whether the device is manufactured or after manufacturing.
【図１】本発明の第１の実施例における電圧降下回路を
示す部分ブロック図である。FIG. 1 is a partial block diagram illustrating a voltage drop circuit according to a first embodiment of the present invention.
【図２】第１の実施例における電圧比較回路の一実施例
を示す回路図である。FIG. 2 is a circuit diagram showing one embodiment of a voltage comparison circuit in the first embodiment.
【図３】本発明の第２の実施例における電圧降下回路を
示す部分ブロック図である。FIG. 3 is a partial block diagram illustrating a voltage drop circuit according to a second embodiment of the present invention.
【図４】従来例における電圧降下回路を示す部分ブロッ
ク図である。FIG. 4 is a partial block diagram showing a voltage drop circuit in a conventional example.
１、１５、２５ 降圧回路 ２、３、２６、２７ 入力バッファ ４、２３ 電圧比較回路 ５、３０ 切替回路 ６、２２、２４、３１ インバータ ７、８、３２、３３ ＯＲ回路 ９、３４ ＡＮＤ回路 １０〜１３、１６〜１８ 抵抗 １４、２１ 差動増幅器 １９、２０ ＮＭＯＳトランジスア ２８、２９ ヒューズ 1, 15, 25 Step-down circuit 2, 3, 26, 27 Input buffer 4, 23 Voltage comparison circuit 5, 30 Switching circuit 6, 22, 24, 31 Inverter 7, 8, 32, 33 OR circuit 9, 34 AND circuit 10 -13,16-18 resistance 14,21 differential amplifier 19,20 NMOS transistor 28,29 fuse
Claims (2)
外部電圧を降圧して内部回路にこの降圧電圧を供給する
降圧回路と、入力端子と、前記入力端子からの入力信号
を入力する第１及び第２の入力バッファと、第１及び第
２のＯＲ回路、インバータ及びＡＮＤ回路を有して構成
される切替回路と、差動増幅器を有して前記外部電圧と
前記降圧電圧を比較した信号を出力する電圧比較回路と
を具備し、 前記切替回路において、前記第１のＯＲ回路には前記第
１の入力バッファおよび前記電圧比較回路からの出力が
それぞれ入力され、前記第２のＯＲ回路には前記第２の
入力バッファからの出力および前記電圧比較回路から前
記インバータを通した出力がそれぞれ入力され、前記Ａ
ＮＤ回路には前記第１及び第２のＯＲ回路からの出力が
それぞれ入力され、該ＡＮＤ回路の出力を前記内部回路
に供給する ことを特徴とする半導体集積回路。1. A power supply terminal, and power is supplied to the power supply terminal.
Steps down the external voltage and supplies this step-down voltage to the internal circuit
Step-down circuit, input terminal, and input signal from the input terminal
And first and second input buffers for inputting
Configuration including two OR circuits, an inverter and an AND circuit
A switching circuit, and the external voltage having a differential amplifier.
A voltage comparison circuit that outputs a signal obtained by comparing the step-down voltage;
In the switching circuit, the first OR circuit includes the first OR circuit.
1 input buffer and the output from the voltage comparison circuit
Respectively, and the second OR circuit receives the second
Before the output from the input buffer and the voltage comparison circuit
The outputs from the inverters are input to the
The outputs from the first and second OR circuits are output to the ND circuit.
Respectively, and outputs the output of the AND circuit to the internal circuit.
A semiconductor integrated circuit characterized in that it is supplied to a semiconductor integrated circuit.
外部電圧を降圧して内部回路に降圧電圧を供給する降圧Step-down converter that reduces the external voltage and supplies the reduced voltage to the internal circuit
回路と、入力端子と、前記入力端子からの入力信号を一A circuit, an input terminal, and an input signal from the input terminal.
方の端子に入力する第１の差動増幅器と、第１のインバA first differential amplifier input to the other terminal and a first invertor.
ータと、第２の差動増幅器を有して前記外部電圧と前記And a second differential amplifier, the external voltage and the
降圧電圧を比較した信号を出力する電圧比較回路と、第A voltage comparison circuit that outputs a signal obtained by comparing the step-down voltage,
１の抵抗、第２の抵抗、第３の抵抗、第１及び第２のＮ1st resistor, 2nd resistor, 3rd resistor, 1st and 2nd N
ＭＯＳトランジスタ及び第２のインバータを有する電圧Voltage having a MOS transistor and a second inverter
発生回路とを具備し、And a generating circuit, 前記電圧発生回路において、前記電圧比較回路からの出In the voltage generation circuit, an output from the voltage comparison circuit is output.
力が前記第１のＮＭＯＳトランジスタのゲートに入力Force is applied to the gate of the first NMOS transistor
し、前記電圧比較回路からの出力が前記第２のインバーAnd the output from the voltage comparison circuit is the second inverter.
タを通して前記第２のＮＭＯＳトランジスタのゲートにTo the gate of the second NMOS transistor
入力し、type in, 前記電圧比較回路からの出力により前記第１のＮＭＯＳAn output from the voltage comparison circuit, the first NMOS
トランジスタがＯＮ、前記第２のＮＭＯＳトランジスタThe transistor is ON, the second NMOS transistor
がＯＦＦの場合は前記第１の抵抗と前記第２の抵抗の接Is OFF, the connection between the first resistor and the second resistor.
続ノードの電圧が前記第１の差動増幅器の他方の端子にConnected to the other terminal of the first differential amplifier.
入力し、前記電圧比較回路からの出力により前記第１のAnd outputs the first signal based on the output from the voltage comparison circuit.
ＮＭＯＳトランジスタがＯＦＦ、前記第２のＮＭＯＳトThe NMOS transistor is turned off, and the second NMOS transistor is turned off.
ランジスタがＯＮの場合は前記第１の抵抗と前記第３のWhen the transistor is ON, the first resistor and the third resistor
抵抗の接続ノードの電圧が前記第１の差動増幅器の他方The voltage at the connection node of the resistor is the other of the first differential amplifier
の端子に入力し、Input to the terminal of このように一方の端子に前記入力端子からの入力信号をThus, the input signal from the input terminal is applied to one terminal.
入力し、他方の端子にInput to the other terminal 前記電圧発生回路からの電圧を入The voltage from the voltage generation circuit is input.
力した前記第１の差動増幅器に出力が、前記第１のインThe output of the input first differential amplifier is applied to the first input.
バータを通して前記内部回路に供給することを特徴とすThe internal circuit is supplied through a barter.
る半導体集積回路。Semiconductor integrated circuit.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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