JP2006013166A - Light-emitting diode drive circuit, optical transmission device provided therewith, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、電気信号を光信号に変換して伝送する光ファイバリンクに好適に用いられる発光ダイオード駆動回路、及びそれを備えた光送信デバイス、並びに電子機器に関するものである。 The present invention relates to a light emitting diode driving circuit suitably used for an optical fiber link that converts an electrical signal into an optical signal and transmits the optical signal, an optical transmission device including the same, and an electronic apparatus.
光ファイバリンクは、送信側で電気信号を光信号に変換して伝送し、受信側では受信した光信号を電気信号に再変換することで、音声信号や映像信号等の信号を１本の光ファイバで手軽に高速伝送することができる。電気信号を光デジタル信号に変換し、光ファイバケーブルを介して該光デジタル信号を伝送し、さらに光デジタル信号を電気信号に変換して伝送する。 An optical fiber link converts an electrical signal into an optical signal on the transmitting side and transmits the optical signal, and a receiving side reconverts the received optical signal into an electrical signal, thereby converting a signal such as an audio signal or a video signal into one optical signal. High-speed transmission can be easily performed using fiber. The electrical signal is converted into an optical digital signal, the optical digital signal is transmitted through an optical fiber cable, and the optical digital signal is further converted into an electrical signal and transmitted.
デジタル機器の普及に伴って、近年、一般家庭にも光ファイバリンクが広く普及してきている。例えば、ＤＶＤ（デジタルビデオディスク）プレーヤや、デジタル放送のＳＴＢ（セットトップボックス）、或いはＣＤ（コンパクトディスク）プレーヤから、ＭＤ（ミニディスク）プレーヤやアンプ等への信号伝送などである。また、最近では、パーソナルコンピュータ等のパーソナルな携帯機器に音楽信号を伝送することも広く普及してきている。上述した各種のデジタル機器には、光デジタル信号を入出力する光ファイバリンク用送受信デバイスが用いられている。 With the spread of digital devices, in recent years, optical fiber links have become widespread in ordinary households. For example, signal transmission from a DVD (digital video disc) player, a digital broadcast STB (set top box), or a CD (compact disc) player to an MD (mini disc) player, an amplifier, or the like. Recently, transmission of music signals to personal portable devices such as personal computers has also become widespread. In the various digital devices described above, transmission / reception devices for optical fiber links that input and output optical digital signals are used.
一方、前記デジタル機器、特に携帯可能な機器では、バッテリ動作時間を左右する消費電力の低減が常に要求されており、低消費電力化を図るべく、デジタル機器を構成するデバイスの電源電圧Ｖｃｃは、従来の５Ｖから３Ｖへと変更がなされてきている。上記光ファイバリンク用送受信デバイスへ信号を供給するコントローラＩＣにおいても電源電圧Ｖｃｃ５Ｖから３Ｖへと変更されてきており、光ファイバリンク用送受信デバイスに対しても同様、電源電圧Ｖｃｃの３Ｖ化が求められている。また、光ファイバリンク用送受信デバイスの場合、携帯機器へ搭載するために、さらなる小型化も求められている。
On the other hand, in the digital devices, particularly portable devices, reduction of power consumption that affects the battery operating time is always required, and in order to reduce power consumption, the power supply voltage Vcc of devices constituting the digital device is Changes have been made from the conventional 5V to 3V. The controller IC that supplies signals to the optical fiber link transmitting / receiving device has also been changed from the power
図１０に、従来の光ファイバリンク用の光送信デバイス１０１の構成例、及び該光送信デバイス１０１とコントローラＩＣ１１０との接続例を示す。光送信デバイス１０１は、発光ダイオード１０３と、該発光ダイオード１０３を駆動する発光ダイオード駆動回路１０２とを備えている。該発光ダイオード駆動回路１０２は、外部のコントローラＩＣ１１０より供給される電気信号が入力され、該電気信号を入力スレッシュ電圧に基づいてハイとローの２レベルからなる電気信号に変換する（入力信号の波形整形）入力バッファ部１０４と、該入力バッファ部１０４より入力される上記２レベルの電気信号によって発光ダイオード１０３を駆動する駆動回路部１０５とを備えている。入力バッファ部１０４は、ゲート回路の機能を有する、ＰＭＯＳトランジスタｑｐ１とＮＭＯＳトランジスｑｎ１とから構成されるインバータ１０６を含んでいる。また、本明細書中、混同を避けるために、コントローラＩＣの電源電圧ＶｃｃはＶｃｃ_ｃ、光送信デバイス（発光ダイオード駆動回路）の電源電圧ＶｃｃはＶｃｃ_ｄとする。
FIG. 10 shows a configuration example of a conventional
上記ＰＭＯＳトランジスタｑｐ１のソースはＶｃｃ_ｄに接続され、ＮＭＯＳトランジスタｑｎ１のソースはＧＮＤに接続されている。ＰＭＯＳトランジスタｑｐ１とＮＭＯＳトランジスタｑｎ１の各ゲートは互いに接続され、共通に入力端子Ｖｉｎに接続されている。また、ＰＭＯＳトランジスタｑｐ１とＮＭＯＳトランジスタｑｎ１の各ドレインは互いに接続され、共通に駆動回路部１０５へと接続されている。
The source of the PMOS transistor qp1 is connected to Vcc_d, and the source of the NMOS transistor qn1 is connected to GND. The gates of the PMOS transistor qp1 and the NMOS transistor qn1 are connected to each other and commonly connected to the input terminal Vin. The drains of the PMOS transistor qp1 and the NMOS transistor qn1 are connected to each other, and are connected to the
コントローラＩＣ１１０から光送信デバイス１０１に入力された信号は、発光ダイオード駆動回路１０２における上記入力バッファ部１０４で波形整形され、その後駆動回路部１０５に入力され、発光ダイオード１０３を駆動することとなる。このような光送信デバイスに搭載される従来の発光ダイオード駆動回路については、例えば特許文献１〜３に記載されている。
A signal input from the
そして、コントローラＩＣ１１０の電源電圧Ｖｃｃ_ｃは、前述したように、低消費電力化を図るために５Ｖから３Ｖへと変更されつつある。コントローラＩＣ１１０の出力回路（図示せず）は、殆どの場合においてＭＯＳトランジスタで構成されたゲート出力回路となっているため、コントローラＩＣ１１０の出力信号の電圧振幅は、コントローラＩＣ１１０のＶｃｃ_ｃが５Ｖであれば０Ｖから５Ｖの振幅、Ｖｃｃ_ｃが３Ｖであれば０Ｖから３Ｖの振幅となる。
As described above, the power supply voltage Vcc_c of the controller IC 110 is being changed from 5V to 3V in order to reduce power consumption. Since the output circuit (not shown) of the
一方、光送信デバイス１０１においては、入力バッファ部１０４においてコントローラＩＣ１１０から出力された入力信号のハイレベルとローレベルとを判別する入力スレッシュ電圧が設定されている。該入力スレッシュ電圧は、コントローラＩＣ１１０からの入力信号を、パルス幅歪を発生することなく光信号として伝送するためには、入力信号の電圧振幅に応じた値に設定する必要がある。
On the other hand, in the
図１１（ａ）〜（ｃ）に、光送信デバイス１０１の入力信号波形と入力スレッシュ電圧との関係を示す。図１１（ａ）は、Ｖｃｃ_ｃが５ＶのコントローラＩＣ１１０の出力信号、すなわち、光送信デバイス１０１の入力信号と、５Ｖ信号に対応して２．５Ｖに設定された入力スレッシュ電圧との波形である。入力信号の振幅の５０％の電圧値２．５Ｖと、入力スレッシュ電圧２．５Ｖとが一致しており、パルス幅歪は発生しない。
11A to 11C show the relationship between the input signal waveform of the
図１１（ｂ）は、Ｖｃｃ_ｃが３ＶのコントローラＩＣ１１０から入力された入力信号と、５Ｖ信号に対応して２．５Ｖに設定された入力スレッシュ電圧との波形である。入力信号の振幅の５０％の電圧値は１．５Ｖとなるので、入力スレッシュ電圧２．５Ｖとの間では齟齬が発生し、そのためにパルス幅に歪が発生する。
FIG. 11B shows waveforms of an input signal input from the
図１１（ｃ）は、Ｖｃｃ_ｃが５ＶのコントローラＩＣ１１０から入力された入力信号と、３Ｖに対応して１．５Ｖに設定された入力スレッシュ電圧との波形である。図１１（ｂ）と同様、入力信号の振幅の５０％の値（２．５Ｖ）と入力スレッシュ電圧の値（１．５Ｖ）とが一致しないため、パルス幅歪が発生する。
FIG. 11C shows a waveform of an input signal input from the
したがって、光送信デバイス１０１としては、入力スレッシュ電圧を５ＶのコントローラＩＣ１１０に対応させて設定したものと、３ＶのコントローラＩＣ１１０に対応させて設定したものとを２種類用意しておき、コントローラＩＣ１１０のＶｃｃ_ｃに合わせて用いる必要がある。
Accordingly, two types of
ここで、入力スレッシュ電圧の調整の仕方について説明する。入力スレッシュ電圧の調整は、入力バッファ部１０４に含まれる上記インバータ１０６を構成するＰＭＯＳトランジスタｑｐ１とＮＭＯＳトランジスタｑｎ１のゲート幅の比を変えることで行われる。
Here, how to adjust the input threshold voltage will be described. The input threshold voltage is adjusted by changing the ratio of the gate widths of the PMOS transistor qp1 and the NMOS transistor qn1 constituting the
図１２（ａ）（ｂ）に、従来の発光ダイオード駆動回路内の入力バッファ部１０４の構成を示す。図１２（ａ）は入力スレッシュ電圧を入力信号５Ｖ用に設定したもので、図１２（ｂ）は入力スレッシュ電圧を入力信号３Ｖ用に設定したものである。
FIGS. 12A and 12B show the configuration of the
図１２（ａ）（ｂ）において、トランジスタの横に、各入力スレッシュ電圧を得るのに設定されたゲートサイズ（Ｌ／Ｗ）の１例を示す。図１２（ａ）も図１２（ｂ）も、ＰＭＯＳトランジスタｑｐのゲート幅は、Ｌ／Ｗ＝０．８μｍ／１０μｍに設定されているのに対し、ＮＭＯＳトランジスタｑｎのゲート幅は、図１２（ａ）はＬ／Ｗ＝０．８μｍ／６μｍに、図１２（ｂ）はＬ／Ｗ＝０．８μｍ／３６μｍに設定されている。 In FIGS. 12A and 12B, an example of the gate size (L / W) set to obtain each input threshold voltage is shown beside the transistor. In both FIG. 12A and FIG. 12B, the gate width of the PMOS transistor qp is set to L / W = 0.8 μm / 10 μm, whereas the gate width of the NMOS transistor qn is as shown in FIG. a) is set to L / W = 0.8 μm / 6 μm, and FIG. 12B is set to L / W = 0.8 μm / 36 μm.
このように、入力スレッシュ電圧は、入力バッファ部１０４のインバータ１０６を構成するＰＭＯＳトランジスタｑｐ１及びＮＭＯＳトランジスタｑｎ１の各ゲート幅の比を変えて調整している。ＮＭＯＳトランジスタｑｎ１のゲート幅を相対的に大きくすると入力スレッシュ電圧は低下し、小さくするとスレッシュ電圧は高くなる。
上述したように、光送信デバイス１０１における入力スレッシュ電圧は、コントローラＩＣ１１０の電源電圧Ｖｃｃ_ｃに応じたものとすることが必要であり、そのためには、コントローラＩＣ１１０の各Ｖｃｃ_ｃに応じて、入力スレッシュ電圧が異なる光送信デバイス１０１を用意することが必要となる。
As described above, the input threshold voltage in the
しかしながら、上記した従来の発光ダイオード駆動回路１０２の構成では、入力バッファ部１０４を含む発光ダイオード駆動回路１０２をモノリシック回路で構成した場合に、発光ダイオード駆動回路１０２を成すＩＣが、コントローラＩＣ１１０のＶｃｃ_ｃの種類分必要となり、光送信デバイスに搭載するＩＣ回路を共用することができないといった問題がある。
However, in the configuration of the conventional light emitting diode driving circuit 102 described above, when the light emitting diode driving circuit 102 including the
つまり、従来の発光ダイオード駆動回路１０２の構成では、入力バッファ部１０４に含まれる上記インバータ１０６を構成するＰＭＯＳトランジスタｑｐ１とＮＭＯＳトランジスタｑｎ１のゲート幅の比を調整することで、入力スレッシュ電圧を設定している。したがって、発光ダイオード駆動回路１０２の製造段階で入力スレッシュ電圧は固定され、製造後に変更することはできない。そのため、発光ダイオード駆動回路１０２を成すＩＣ回路も、入力スレッシュ電圧の値毎に必要となり、共用することはできない。
That is, in the configuration of the conventional light emitting diode driving circuit 102, the input threshold voltage is set by adjusting the ratio of the gate width of the PMOS transistor qp1 and the NMOS transistor qn1 constituting the
なお、上記以外に、例えば、図１３に示すように、コトローラＩＣ１１０のＶｃｃ_ｃが５Ｖから３Ｖ化された場合は、入力スレッシュ電圧が５Ｖ用に設定されている光送信デバイス１０１との間に、信号振幅を３Ｖから５Ｖへと変換して波形整形を行うバッファ１１１を設けることでも、パルス幅歪による信号の劣化を回避することは可能である。しかしながら、このような別部品の付加を伴わない構成の提案が望まれている。
In addition to the above, for example, as shown in FIG. 13, when the Vcc_c of the
本発明は、上記課題に鑑みなされたもので、その目的は、製造後に入力スレッシュ電圧を選択設定することができる発光ダイオード駆動回路、及び該発光ダイオード駆動回路を搭載することで、単一のＩＣ回路からなる発光ダイオード駆動回路にて複数の入力スレッシュ電圧に対応可能な光送信デバイスを提供することにある。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a light emitting diode driving circuit capable of selectively setting an input threshold voltage after manufacture, and a single IC by mounting the light emitting diode driving circuit. An object of the present invention is to provide an optical transmission device capable of dealing with a plurality of input threshold voltages in a light emitting diode driving circuit comprising a circuit.
本発明の発光ダイオード駆動回路は、上記課題を解決するために、電気信号を光信号に変換して伝送する光ファイバリンクに供される光送信デバイスに搭載される発光ダイオード駆動回路であって、外部のコントローラより供給される電気信号が入力され、該電気信号を入力スレッシュ電圧に基づいてハイとローの２レベルからなる電気信号に変換する入力バッファ部と、該入力バッファ部より入力される上記２レベルの電気信号によって発光ダイオードを駆動する駆動回路部とを備え、上記入力バッファ部に、上記入力スレッシュ電圧の選択設定を可能にする入力スレッシュ電圧選択手段を設けたことを特徴としている。 In order to solve the above problems, a light emitting diode driving circuit of the present invention is a light emitting diode driving circuit mounted on an optical transmission device provided in an optical fiber link that converts an electrical signal into an optical signal and transmits the optical signal. An electrical signal supplied from an external controller is input, an input buffer unit that converts the electrical signal into an electrical signal having two levels of high and low based on an input threshold voltage, and the input buffer unit And a drive circuit unit for driving the light emitting diode by a two-level electric signal, and the input buffer unit is provided with input threshold voltage selection means for enabling selection setting of the input threshold voltage.
上記構成によれば、入力スレッシュ電圧選択手段によって、入力スレッシュ電圧の選択設定が可能になるので、設定したい入力スレッシュ電圧が複数種類に及んでも、発光ダイオード駆動回路としては１つの構成を共用することができる。したがって、発光ダイオード駆動回路を構成する単一のＩＣ回路を、入力スレッシュ電圧が異なる光送信デバイス間で共用することが可能となる。そして、このような構成は、コントローラの３Ｖ化、光送信デバイスの３Ｖにも容易に対応できるため、省電力化に有利である。 According to the above configuration, the input threshold voltage selection means can select and set the input threshold voltage. Therefore, even if there are a plurality of types of input threshold voltages to be set, one configuration is shared as the light emitting diode driving circuit. be able to. Therefore, a single IC circuit constituting the light emitting diode driving circuit can be shared between optical transmission devices having different input threshold voltages. Such a configuration can easily cope with 3V of the controller and 3V of the optical transmission device, which is advantageous for power saving.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第１のプルアップ抵抗と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selecting means is connected in parallel to the first NMOS transistor, the gate and drain of which are connected to the gate and drain of the first NMOS transistor, respectively. A second NMOS transistor; a third NMOS transistor provided between the source of the second NMOS transistor and GND for turning on and off the second NMOS transistor; and the third NMOS transistor External signal input connected to the transistor gates. That it comprises a and a pull-up resistor external input terminal and the first that enables may also be characterized.
入力バッファのスレッシュ電圧は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ゲート幅の比で決定される。これは、ゲート回路を構成する入力インバータにおける第１のＮＭＯＳトランジスタのゲート幅を切り換えることにより、入力スレッシュ電圧を切り換える構成である。 The threshold voltage of the input buffer is determined by the ratio of the gate widths of the PMOS transistor and NMOS transistor constituting the inverter. In this configuration, the input threshold voltage is switched by switching the gate width of the first NMOS transistor in the input inverter constituting the gate circuit.
つまり、上記の構成によれば、第３のＮＭＯＳトランジスタのＯＮ／ＯＦＦによって、インバータを構成するＮＭＯＳトランジスタが、並列接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとなったり、第１のＮＭＯＳトランジスタのみとなったりして、入力スレッシュ電圧のコントロールが可能となる。 In other words, according to the above configuration, the NMOS transistor constituting the inverter becomes the first NMOS transistor and the second NMOS transistor connected in parallel by turning on / off the third NMOS transistor, Only the NMOS transistor can be used to control the input threshold voltage.
また、このような構成は、インバータに機能を付加するため、大規模な回路の追加なく実現可能であり、小型化にも有利である。 Further, since such a configuration adds a function to the inverter, it can be realized without adding a large-scale circuit, and is advantageous for downsizing.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第１のプルアップ抵抗と、上記第１のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、上記第３のＮＭＯＳトランジスタのＯＮ抵抗による上記第２のＮＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＮＭＯＳトランジスタと、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selecting means is connected in parallel to the first NMOS transistor, the gate and drain of which are connected to the gate and drain of the first NMOS transistor, respectively. A second NMOS transistor; a third NMOS transistor provided between the source of the second NMOS transistor and GND for turning on and off the second NMOS transistor; and the third NMOS transistor External signal input connected to the transistor gates. And the second NMOS transistor by the ON resistance of the third NMOS transistor, which is provided between the external input terminal and the first pull-up resistor, and the source of the first NMOS transistor and the GND. And a fourth NMOS transistor for compensating for a voltage shift between the gate and the source.
これは、ゲート回路を構成する入力インバータにおける第１のＮＭＯＳトランジスタのゲート幅を、第３のＮＭＯＳトランジスタのＯＮ／ＯＦＦにて切り換えるといった点では、上記の構成と同じであるが、さらに、第３のＮＭＯＳトランジスタのＯＮ抵抗による第２のＮＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＮＭＯＳトランジスタが設けられている点が異なる。 This is the same as the above configuration in that the gate width of the first NMOS transistor in the input inverter constituting the gate circuit is switched by ON / OFF of the third NMOS transistor. A difference is that a fourth NMOS transistor is provided for compensating for a voltage shift between the gate and the source in the second NMOS transistor due to the ON resistance of the NMOS transistor.
第３のＮＭＯＳトランジスタのＯＮ／ＯＦＦにより、並列接続された第２のＮＭＯＳトランジスタと第１のＮＭＯＳトランジスタとが同時にＯＮとなるとき、ＧＮＤに接続されている第１のＮＭＯＳトランジスタのソースは完全にＧＮＤ電位となるのに対し、第３のＮＭＯＳトランジスタにはＯＮ抵抗があるために第２のＮＭＯＳトランジスタのソースの電圧は、完全にはＧＮＤ電位とならない。 When the second NMOS transistor and the first NMOS transistor connected in parallel are simultaneously turned on by turning on / off the third NMOS transistor, the source of the first NMOS transistor connected to GND is completely In contrast to the GND potential, since the third NMOS transistor has an ON resistance, the source voltage of the second NMOS transistor does not completely become the GND potential.
その結果、第１のＮＭＯＳトランジスタのゲート−ソース間に印加される電圧と、第２のＮＭＯＳトランジスタのゲート−ソース間に印加される電圧には、第３のＮＭＯＳトランジスタのＯＮ抵抗によってドレイン−ソース間に発生する電圧分だけずれが生じ、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタのＯＮのタイミングがずれることになる。 As a result, the voltage applied between the gate and the source of the first NMOS transistor and the voltage applied between the gate and the source of the second NMOS transistor have a drain-source due to the ON resistance of the third NMOS transistor. A shift is generated by the voltage generated between the first NMOS transistor and the second NMOS transistor, and the ON timing of the first NMOS transistor and the second NMOS transistor is shifted.
上記構成では、第３のＮＭＯＳトランジスタに対応する第４のＮＭＯＳトランジスタを、第１のＮＭＯＳトランジスタとＧＮＤとの間に、上記第３のＮＭＯＳトランジスタのＯＮ抵抗による上記第２のＮＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＮＭＯＳトランジスタを挿入しているので、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタの各ゲート−ソース間電圧が精度よく一致するようになり、上記したＯＮタイミングのずれをなくすことができる。 In the above configuration, the fourth NMOS transistor corresponding to the third NMOS transistor is connected between the first NMOS transistor and GND by the gate of the second NMOS transistor due to the ON resistance of the third NMOS transistor. Since the fourth NMOS transistor for compensating for the voltage deviation between the sources is inserted, the gate-source voltages of the first NMOS transistor and the second NMOS transistor come to coincide with each other accurately. The ON timing deviation can be eliminated.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子、第１のプルアップ抵抗、及び第１のプルダウン抵抗と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selecting means is connected in parallel to the first NMOS transistor, the gate and drain of which are connected to the gate and drain of the first NMOS transistor, respectively. A second NMOS transistor; a third NMOS transistor provided between the source of the second NMOS transistor and GND for turning on and off the second NMOS transistor; and the third NMOS transistor External signal input connected to the transistor gates. An external input terminal that allows, may also be characterized in that it comprises a first pull-up resistor, and the first and the pull-down resistor, a.
これは、ゲート回路を構成する入力インバータにおける第１のＮＭＯＳトランジスタのゲート幅を、第３のＮＭＯＳトランジスタのＯＮ／ＯＦＦにて切り換えるといった点では、上記の構成と同じであるが、第３のＮＭＯＳトランジスタのゲートに、さらに第１のプルダウン抵抗が設けられている点が異なる。 This is the same as the above configuration in that the gate width of the first NMOS transistor in the input inverter constituting the gate circuit is switched by ON / OFF of the third NMOS transistor. The difference is that a first pull-down resistor is further provided at the gate of the transistor.
インバータを構成するＮＭＯＳトランジスタを、並列接続された第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとしたり、第１のＮＭＯＳトランジスタのみとしたりする第３のＮＭＯＳトランジスタを設けただけでは、外部入力端子をオープンとした場合、発光ダイオード駆動回路の駆動電圧によって、入力スレッシュ電圧が切り換わり、固定電圧とはならない。 If the NMOS transistor constituting the inverter is a first NMOS transistor and a second NMOS transistor connected in parallel or only a first NMOS transistor is provided, a third NMOS transistor is provided. When open, the input threshold voltage is switched by the driving voltage of the light emitting diode driving circuit and does not become a fixed voltage.
そこで、上記構成では、第３のＮＭＯＳトランジスタのゲートに、外部入力端子と第１のプルアップ抵抗Ｒ１とに加えて、第１のプルダウン抵抗Ｒ２を設けており、このような構成では、第１のプルアップ抵抗Ｒ１の抵抗値と第１のプルダウン抵抗Ｒ２の抵抗値との比の設定により、外部入力端子をオープンにした状態において、発光ダイオード駆動回路の電源電圧が変化しても、入力スレッシュ電圧を固定した値に設定することができる。 Thus, in the above configuration, the first pull-down resistor R2 is provided in addition to the external input terminal and the first pull-up resistor R1 at the gate of the third NMOS transistor. Even if the power supply voltage of the LED driving circuit changes with the external input terminal open by setting the ratio between the resistance value of the pull-up resistor R1 and the resistance value of the first pull-down resistor R2, the input threshold The voltage can be set to a fixed value.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第２のプルダウン抵抗と、上記インバータの入力に抵抗を介して接続された、上記コントローラからの信号入力を可能にする第２の入力端子と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The controller, wherein the input threshold voltage selection means is connected to a second pull-down resistor connected to the input of the inverter and to the input of the inverter via a resistor. And a second input terminal that enables signal input from.
このような構成では、第２の入力端子から信号を入力した場合の入力スレッシュ電圧ＶＳ２は、第１の入力端子の入力スレッシュ電圧と、第２のプルダウン抵抗の抵抗値と、第２の入力端子との間に設けられた抵抗の抵抗値とによって決定される。 In such a configuration, the input threshold voltage VS2 when a signal is input from the second input terminal includes the input threshold voltage of the first input terminal, the resistance value of the second pull-down resistor, and the second input terminal. And the resistance value of the resistor provided between the two.
したがって、第１の入力端子と第２の入力端子とで、入力スレッシュ電圧が異なるので、何れか最適な入力スレッシュ電圧を有する方をコントローラと接続することで、電源電圧の異なるコントローラにも、１つの発光ダイオード駆動回路にて対応することができる。 Therefore, since the input threshold voltage is different between the first input terminal and the second input terminal, it is possible to connect the controller having the most appropriate input threshold voltage to the controller so that 1 Two light emitting diode driving circuits can be used.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第３のプルダウン抵抗と、上記第１の入力端子の外部に接続された第１の外部抵抗と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selection means is connected to the input of the inverter, and the first pull-down resistor connected to the input of the inverter and the first input terminal connected to the outside of the first input terminal. And an external resistor.
このような構成では、入力スレッシュ電圧は、第１の入力端子に接続された第１の外部抵抗と第３のプルダウン抵抗との比によって決まる。ここで、入力スレッシュ電圧を決定する２つの抵抗のうちの１つが外付けの外部抵抗であるので、抵抗値を任意に設定することが可能となり、抵抗値を容易に変更して、入力スレッシュ電圧を容易に選択・変更することができる。また、外付けの外部抵抗の抵抗値の調整により、より精度のよい入力スレッシュ電圧の調整も可能となる。 In such a configuration, the input threshold voltage is determined by the ratio between the first external resistor connected to the first input terminal and the third pull-down resistor. Here, since one of the two resistors for determining the input threshold voltage is an external external resistor, the resistance value can be arbitrarily set, and the input threshold voltage can be easily changed by changing the resistance value. Can be selected and changed easily. In addition, the input threshold voltage can be adjusted with higher accuracy by adjusting the resistance value of the external resistor.
しかも、このような外部抵抗を用いる入力スレッシュ電圧選択手段では、発光ダイオード駆動回路を構成するＩＣ回路の電源電圧以上の信号入力も可能となる。 In addition, the input threshold voltage selection means using such an external resistor can also input a signal that exceeds the power supply voltage of the IC circuit that constitutes the light emitting diode driving circuit.
ゲート回路を構成する入力インバータにおける第１のＮＭＯＳトランジスタのゲート幅を切り換えることにより、入力スレッシュ電圧を切り換える構成を挙げたが、上述したように、入力バッファ部のスレッシュ電圧は、インバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ゲート幅の比で決定されるので、以下に記載するように、ゲート回路を構成する入力インバータにおける第１のＰＭＯＳトランジスタのゲート幅を切り換えるようにしてもよい。 Although the input threshold voltage is switched by switching the gate width of the first NMOS transistor in the input inverter that configures the gate circuit, as described above, the threshold voltage of the input buffer unit is the PMOS that configures the inverter. Since it is determined by the ratio of the gate widths of the transistor and the NMOS transistor, as described below, the gate width of the first PMOS transistor in the input inverter constituting the gate circuit may be switched.
すなわち、上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第４のプルダウン抵抗と、を備えていることを特徴とすることもできる。 That is, in the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter receives a signal input from the controller. The input threshold voltage selection means is connected to the first input terminal to enable, the gate and drain are respectively connected to the gate and drain of the first PMOS transistor, and connected in parallel with the first PMOS transistor. A second PMOS transistor, a third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor, and the third PMOS transistor Connected to the gate of each PMOS transistor An external input terminal and a fourth pull-down resistor that enables signal input may also be characterized in that it comprises.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第４のプルダウン抵抗と、上記第１のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、上記第３のＰＭＯＳトランジスタのＯＮ抵抗による上記第２のＰＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＰＭＯＳトランジスタと、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selecting means is connected in parallel with the first PMOS transistor, with the gate and drain connected to the gate and drain of the first PMOS transistor, respectively. A second PMOS transistor; a third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor; and the third PMOS transistor External signal input connected to the transistor gates. In the second PMOS transistor by the ON resistance of the third PMOS transistor, which is provided between the external input terminal and the fourth pull-down resistor that enable the first PMOS transistor and the source of the first PMOS transistor and Vcc. And a fourth PMOS transistor for compensating for a voltage deviation between the gate and the source.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子、第４のプルダウン抵抗、及び第２のプルアップ抵抗と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selecting means is connected in parallel with the first PMOS transistor, with the gate and drain connected to the gate and drain of the first PMOS transistor, respectively. A second PMOS transistor; a third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor; and the third PMOS transistor External signal input connected to the transistor gates. An external input terminal that allows, may also be characterized in that it comprises a fourth pull-down resistor, and a second pull-up resistor, a.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第３のプルアップ抵抗と、上記インバータの入力に抵抗を介して接続された、上記コントローラからの信号入力を可能にする第２の入力端子と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. A first pull-up resistor connected to the input of the inverter and a resistor connected to the input of the inverter, the input threshold voltage selecting means And a second input terminal that enables signal input from the controller.
上記した本発明の発光ダイオード駆動回路は、例えば、上記入力バッファ部が、第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタからなるインバータを備え、該インバータの入力が上記コントローラからの信号入力を可能にする第１の入力端子と接続されており、上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第４のプルアップ抵抗と、上記第１の入力端子の外部に接続された第２の外部抵抗と、を備えていることを特徴とすることもできる。 In the above-described light emitting diode driving circuit according to the present invention, for example, the input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and the input of the inverter enables a signal input from the controller. The input threshold voltage selection means includes a fourth pull-up resistor connected to the input of the inverter and a second pull-up resistor connected to the outside of the first input terminal. It is also possible to provide an external resistor.
本発明の発光ダイオード駆動回路は、以上のように、電気信号を光信号に変換して伝送する光ファイバリンクに供される光送信デバイスに搭載される発光ダイオード駆動回路であって、外部のコントローラより供給される電気信号が入力され、該電気信号を入力スレッシュ電圧に基づいてハイとローの２レベルからなる電気信号に変換する入力バッファ部と、該入力バッファ部より入力される上記２レベルの電気信号によって発光ダイオードを駆動する駆動回路部とを備え、上記入力バッファ部に、上記入力スレッシュ電圧の選択設定を可能にする入力スレッシュ電圧選択手段を設けたことを特徴としている。 As described above, the light emitting diode driving circuit of the present invention is a light emitting diode driving circuit mounted on an optical transmission device provided in an optical fiber link that converts an electrical signal into an optical signal and transmits the optical signal. And an input buffer unit that converts the electric signal into an electric signal having two levels of high and low based on an input threshold voltage, and the two-level input from the input buffer unit. And a drive circuit unit that drives the light emitting diode by an electric signal, and the input buffer unit is provided with input threshold voltage selection means that enables selection and setting of the input threshold voltage.
上記構成によれば、入力スレッシュ電圧選択手段によって、入力スレッシュ電圧の選択設定が可能になるので、設定したい入力スレッシュ電圧が複数種類に及んでも、発光ダイオード駆動回路としては１つの構成を共用することができる。したがって、発光ダイオード駆動回路を構成する単一のＩＣ回路を、入力スレッシュ電圧が異なる光送信デバイス間で共用することが可能となる。そして、このような構成は、コントローラの３Ｖ化、光送信デバイスの３Ｖにも容易に対応できるため、省電力化に有利である。また、入力バッファ部に機能を付加するため、大規模な回路の追加なく実現可能であり、小型化にも有利である。 According to the above configuration, the input threshold voltage selection means can select and set the input threshold voltage. Therefore, even if there are a plurality of types of input threshold voltages to be set, one configuration is shared as the light emitting diode driving circuit. be able to. Therefore, a single IC circuit constituting the light emitting diode driving circuit can be shared between optical transmission devices having different input threshold voltages. Such a configuration can easily cope with 3V of the controller and 3V of the optical transmission device, which is advantageous for power saving. In addition, since a function is added to the input buffer unit, it can be realized without adding a large-scale circuit, which is advantageous for downsizing.
〔実施の形態１〕
本発明に係る実施の一形態について、図１及び図２に基づいて説明すると以下の通りである。なお、ここでは詳細には説明しないが、以下に説明する光送信デバイス１は、光ファイバリンクが用いられたＤＶＤ（デジタルビデオディスク）プレーヤや、デジタル放送のＳＴＢ（セットトップボックス）、或いはＣＤ（コンパクトディスク）プレーヤ、ＭＤ（ミニディスク）プレーヤ、或いはパーソナルコンピュータ等のパーソナルな携帯機器等の電子機器に搭載されて使用されるものである。
[Embodiment 1]
An embodiment according to the present invention will be described below with reference to FIGS. 1 and 2. Although not described in detail here, an
実施の形態１の光ファイバリンク用の光送信デバイス１の構成を図２に示す。図２に示すように、光送信デバイス１は、発光ダイオード３と、該発光ダイオード３を駆動する発光ダイオード駆動回路２とを備えている。また、該発光ダイオード駆動回路２は、外部のコントローラより供給される電気信号が入力され、該電気信号を入力スレッシュ電圧に基づいてハイとローの２レベルからなる電気信号に変換する（入力信号の波形整形を行う）入力バッファ部４と、該入力バッファ部４より入力される上記２レベルの電気信号によって発光ダイオードを駆動する駆動回路部５とを備えている。入力バッファ部４は、ゲート回路の機能を有するインバータ６を含んでいる。
The configuration of the
コントローラＩＣ１０から出力され、光送信デバイス１に入力された信号は、発光ダイオード駆動回路２における入力バッファ部４に入り、入力バッファ部４にて波形整形された後、駆動回路部５に入力され、発光ダイオード３を駆動する。なお、ここまでの構成は、図１０に示した従来の光送信デバイス１０１と同様である。
The signal output from the
図１に、実施の形態１の光送信デバイス１に搭載された発光ダイオード駆動回路２における入力バッファ部４の構成を示す。入力バッファ部４におけるインバータ６は、第１のＰＭＯＳトランジスタＱＰ１と第１のＮＭＯＳトランジスタＱＮ１とから構成されている。
FIG. 1 shows the configuration of the input buffer unit 4 in the light-emitting diode driving circuit 2 mounted on the
インバータ６を構成する第１のＰＭＯＳトランジスタＱＰ１と第１のＮＭＯＳトランジスタＱＮ１とは、図１０（或いは図１３）に示す従来の入力バッファ部１０４と同様、第１のＰＭＯＳトランジスタＱＰ１のソースは、電源電圧Ｖｃｃ_ｄに接続され、第１のＮＭＯＳトランジスタＱＮ１のソースはＧＮＤに接続されている。そして、第１のＰＭＯＳトランジスタＱＰ１と第１のＮＭＯＳトランジスタＱＮ１の各ゲートは互いに接続されて共通に入力端子（第１の入力端子）Ｖｉｎ１に接続され、各ドレインは互いに接続されて共通に駆動回路部５へと接続されている。入力端子Ｖｉｎ１は、上記コントローラＩＣ１０からの信号入力を可能にする第１の入力端子である。
The first PMOS transistor QP1 and the first NMOS transistor QN1 constituting the
入力バッファ部４が、従来の入力バッファ部１０４と異なる点は、入力バッファ部４の場合、入力スレッシュ電圧の選択設定を可能にする入力スレッシュ電圧選択手段８が設けられている点である。
The input buffer unit 4 is different from the conventional
ここでは、入力スレッシュ電圧選択手段８は、上記第１のＮＭＯＳトランジスタＱＮ１のゲートにゲートが共通に接続されると共に、第１のＮＭＯＳトランジスタＱＮ１のドレインにドレインが共通に接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタＱＮ２と、該第２のＮＭＯＳトランジスタＱＮ２のソースとドレインとが接続され、該第２のＮＭＯＳトランジスタＱＮ２のソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタＱＮ２をＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタＱＮ３と、該第３のＮＭＯＳトランジスタＱＮ３のゲートにそれぞれ接続された、外部からの信号入力を可能にする外部入力端子であるコントロール端子７及び第１のプルアップ抵抗Ｒ１とを備えている。第１のプルアップ抵抗Ｒ１の他端は、Ｖｃｃ_ｄに接続されている。
Here, the input threshold voltage selection means 8 has a gate connected in common to the gate of the first NMOS transistor QN1, and a drain connected in common to the drain of the first NMOS transistor QN1. A second NMOS transistor QN2 connected in parallel with the NMOS transistor, and a source and a drain of the second NMOS transistor QN2 are connected, and provided between the source of the second NMOS transistor QN2 and GND; A third NMOS transistor QN3 for turning on / off the second NMOS transistor QN2 and an external input terminal connected to the gate of the third NMOS transistor QN3, respectively, to enable external signal input
このような構成では、第３のＮＭＯＳトランジスタＱＮ３は、コントロール端子７がオープンの時にＯＮし、ローレベルの時にＯＦＦとなる。第３のＮＭＯＳトランジスタＱＮ３がＯＮの場合、第２のＮＭＯＳトランジスタＱＮ２もＯＮし、第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２とが並列接続される。つまり、インバータ６を構成するＮＭＯＳトランジスタが、並列接続された第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２となる。一方、第３のＮＭＯＳトランジスタＱＮ３がＯＦＦの場合は、第２のＮＭＯＳトランジスタＱＮ２はＯＦＦとなり、インバータ６を構成するＮＭＯＳトランジスタは、第１のＮＭＯＳトランジスタＱＮ１のみとなる。
In such a configuration, the third NMOS transistor QN3 is turned on when the
前述したとおり、入力バッファのスレッシュ電圧は、インバータ６を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ゲート幅の比で決定される。したがって、第３のＮＭＯＳトランジスタＱＮ３のＯＮ／ＯＦＦによって、ＰＭＯＳトランジスタＱＰ１のドレインと接続されるＮＭＯＳトランジスタが、第１のＮＭＯＳトランジスタＱＮ１のみ、或いは第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２の両方となり、入力スレッシュ電圧のコントロールが可能となる。
As described above, the threshold voltage of the input buffer is determined by the ratio of the gate widths of the PMOS transistor and NMOS transistor constituting the
このようにインバータ６を構成するＮＭＯＳトランジスタの切り換えによって、５Ｖ振幅と３Ｖ振幅にそれぞれ対応する２種類の入力スレッシュ電圧を得るためには、例えば、第１のＰＭＯＳトランジスタＱＰ１のゲート幅をＬ／Ｗ＝０．８μｍ／１０μｍ、第１のＮＭＯＳトランジスタＱＮ１のゲート幅をＬ／Ｗ＝０．８μｍ／６μｍ、第２のＮＭＯＳトランジスタＱＮ２のゲート幅をＬ／Ｗ＝０．８μｍ／３０μｍに設定すればよい。
In order to obtain two types of input threshold voltages respectively corresponding to 5 V amplitude and 3 V amplitude by switching the NMOS transistors constituting the
表１に、図１に示す構成の入力バッファ部４における、電源電圧Ｖｃｃ_ｄ及びコントロール端子７の電圧の組み合わせと入力スレッシュ電圧との関係を示す。
Table 1 shows the relationship between the combination of the power supply voltage Vcc_d and the voltage of the
表１に示すように、入力スレッシュ電圧は、Ｖｃｃ_ｄが５Ｖの場合は、コントロール端子７をオープンとすると１．５Ｖとなり、コントロール端子７をローレベルとすると２．５Ｖとなる。一方、Ｖｃｃ_ｄが３Ｖの場合は、コントロール端子７をオープンとすると、０．９Ｖとなり、コントロール端子７をローレベルとすると１．５Ｖとなる。
As shown in Table 1, when Vcc_d is 5V, the input threshold voltage is 1.5V when the
したがって、発光ダイオード駆動回路の電源電圧Ｖｃｃ_ｄ（光送信デバイス１の駆動電圧とも言える）によって、Ｖｃｃ_ｄが５Ｖであればコントロール端子７をオープンとし、Ｖｃｃ_ｄが３Ｖであればコントロール端子７をローレベルとすることでそれぞれ、入力スレッシュ電圧を振幅３Ｖの入力信号に最適な１．５Ｖとできる。また、Ｖｃｃ_ｄが５Ｖの場合、コントロール端子７をローレベルとすることで、入力スレッシュ電圧を振幅５Ｖの入力信号に最適な２．５Ｖとできる。
Therefore, if Vcc_d is 5V, the
つまり、このような構成とすることで、上記発光ダイオード駆動回路２をモノリシック回路で構成してＩＣ回路化した後において、コントロール端子７の接続状態を切り換えることで、入力スレッシュ電圧を設定することが可能となり、単一のＩＣ回路を用いて、複数の入力スレッシュ電圧を設定可能となる。
That is, with such a configuration, after the light emitting diode driving circuit 2 is configured as a monolithic circuit to form an IC circuit, the input threshold voltage can be set by switching the connection state of the
そして、発光ダイオード駆動回路２をモノリシック回路で構成し、発光ダイオード３と組み合わせて光送信デバイス１として単一のモールド内に構成する場合は、モノリシック上のコントロール端子７をワイヤボンドでＧＮＤに接続した構成と、オープンのままとした構成とそれぞれ作ることで、コントローラＩＣ１０の電源電圧Ｖｃｃ_ｃとして従来からの５Ｖと、低消費電力化が図られて３Ｖ化された各タイプに対応する２種類の光送信デバイス１を実現することができる。
When the light-emitting diode driving circuit 2 is configured by a monolithic circuit and combined with the light-emitting
また、この場合、コントロール端子７をモールド外から電圧印加できるように、コントロール端子７と接続される外部端子を設けた構成としてもよく、そのような構成とすることで、外部からの入力スレッシュ電圧の制御が可能になる。
In this case, an external terminal connected to the
しかも、このような入力バッファ部４に含まれる入力スレッシュ電圧選択手段８は、インバータ６にスレッシュ電圧選択機能を付加するため、大規模な回路の追加を行うことなく実現可能であり、光送信デバイス１の小型化にも有利である。
Moreover, the input threshold voltage selection means 8 included in such an input buffer unit 4 adds a threshold voltage selection function to the
〔実施の形態２〕
本発明に係る実施のその他の形態について、図３に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 2]
Another embodiment of the present invention will be described below with reference to FIG. For convenience of explanation, members having the same functions as those used in the above-described embodiment are denoted by the same reference numerals and description thereof is omitted.
実施の形態２の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図３に示す入力バッファ部１１を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the second embodiment and the light emitting diode driving circuit mounted thereon are only provided with the
図３に示すように、入力バッファ部１１は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段９を備えている。該入力スレッシュ電圧選択手段９は、入力スレッシュ電圧選択手段８と同様に、第１のＰＭＯＳトランジスタＱＰ１と第１のＮＭＯＳトランジスタＱＮ１とから構成されるインバータ６が備えられると共に、上記第１のＮＭＯＳトランジスタＱＮ１に、各ゲートと各ドレインとを共通に接続された第２のＮＭＯＳトランジスタＱＮ２と、該第２のＮＭＯＳトランジスタＱＮ２のソースとＧＮＤとの間に設けられた第３のＮＭＯＳトランジスタＱＮ３と、該第３のＮＭＯＳトランジスタＱＮ３のゲートに接続された第１のプルアップ抵抗Ｒ１及びコントロール端子７とを含む。
As shown in FIG. 3, the
入力スレッシュ電圧選択手段９における入力スレッシュ電圧選択手段８と異なる点は、インバータ６を構成する第１のＮＭＯＳトランジスタＱＮ１のソースとＧＮＤとの間に、第１のＮＭＯＳトランジスタＱＮ１のソースにドレインが接続された第４のＮＭＯＳトランジスタＱＮ４がさらに設けられている点である。第４のＮＭＯＳトランジスタＱＮ４のゲートはＶｃｃ_ｄに接続されている。
The input threshold voltage selection means 9 is different from the input threshold voltage selection means 8 in that the drain is connected between the source of the first NMOS transistor QN1 and the GND constituting the
これは、入力スレッシュ電圧選択手段８を備えた入力バッファ部４の構成では、以下に記載するような解決点を有するからである。つまり、入力バッファ部４の構成では、第３のＮＭＯＳトランジスタＱＮ３をＯＮすることにより、並列接続された第２のＮＭＯＳトランジスタＱＮ２と第１のＮＭＯＳトランジスタＱＮ１とが同時にＯＮとなる。しかしながら、このとき、ＧＮＤに接続されている第１のＮＭＯＳトランジスタＱＮ１のソースは完全にＧＮＤ電位となるのに対し、第３のＮＭＯＳトランジスタＱＮ３にはＯＮ抵抗があるために第２のＮＭＯＳトランジスタＱＮ２のソースの電圧は、完全にはＧＮＤ電位とならない。 This is because the configuration of the input buffer unit 4 including the input threshold voltage selection unit 8 has the following problems. That is, in the configuration of the input buffer unit 4, by turning on the third NMOS transistor QN3, the second NMOS transistor QN2 and the first NMOS transistor QN1 connected in parallel are simultaneously turned on. However, at this time, the source of the first NMOS transistor QN1 connected to the GND is completely at the GND potential, whereas the third NMOS transistor QN3 has an ON resistance, so that the second NMOS transistor QN2 The source voltage is not completely at the GND potential.
その結果、第１のＮＭＯＳトランジスタＱＮ１のゲート−ソース間に印加される電圧と、第２のＮＭＯＳトランジスタＱＮ２のゲート−ソース間に印加される電圧には、第３のＮＭＯＳトランジスタＱＮ３のＯＮ抵抗によってドレイン−ソース間に発生する電圧分だけずれが生じ、第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２のＯＮのタイミングがずれることになる。第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２とは、同時にＯＮすることが好ましい。 As a result, the voltage applied between the gate and source of the first NMOS transistor QN1 and the voltage applied between the gate and source of the second NMOS transistor QN2 are caused by the ON resistance of the third NMOS transistor QN3. There is a shift by the voltage generated between the drain and the source, and the ON timing of the first NMOS transistor QN1 and the second NMOS transistor QN2 is shifted. The first NMOS transistor QN1 and the second NMOS transistor QN2 are preferably turned on simultaneously.
このようなタイミングのずれをなくするべく、上記入力バッファ部１１に備えられた入力スレッシュ電圧選択手段９では、図３に示すように、さらに、第３のＮＭＯＳトランジスタＱＮ３に対応する第４のＮＭＯＳトランジスタＱＮ４を、第１のＮＭＯＳトランジスタＱＮ１とＧＮＤとの間に挿入すると共に、第４のＮＭＯＳトランジスタＱＮ４と第３のＮＭＯＳトランジスタＱＮ３の各ゲート幅の比を、第１のＮＭＯＳトランジスタＱＮ1と第２のＮＭＯＳトランジスタＱＮ２の各ゲート幅の比と同一にする構成とした。
In order to eliminate such a timing shift, the input threshold voltage selection means 9 provided in the
図３に示すように、ここでは一例として、第１のＰＭＯＳトランジスタＱＰ１のゲート幅をＬ／Ｗ＝０．８μｍ／１０μｍ、第１のＮＭＯＳトランジスタＱＮ１のゲート幅をＬ／Ｗ＝０．８μｍ／６μｍ、第２のＮＭＯＳトランジスタＱＮ２のゲート幅をＬ／Ｗ＝０．８μｍ／３０μｍ、第３のＮＭＯＳトランジスタＱＮ３のゲート幅をＬ／Ｗ＝０．８μｍ／３００μｍ、第４のＮＭＯＳトランジスタＱＮ４のゲート幅をＬ／Ｗ＝０．８μｍ／６０μｍに設定している。 As shown in FIG. 3, as an example, the gate width of the first PMOS transistor QP1 is L / W = 0.8 μm / 10 μm, and the gate width of the first NMOS transistor QN1 is L / W = 0.8 μm / 6 μm, the gate width of the second NMOS transistor QN2 is L / W = 0.8 μm / 30 μm, the gate width of the third NMOS transistor QN3 is L / W = 0.8 μm / 300 μm, and the gate of the fourth NMOS transistor QN4 The width is set to L / W = 0.8 μm / 60 μm.
このような構成とすることで、第３のＮＭＯＳトランジスタＱＮ３と第４のＮＭＯＳトランジスタＱＮ４に発生する夫々のＯＮ抵抗によるドレイン−ソース間電圧が同一となり、第３のＮＭＯＳトランジスタＱＮ３のＯＮ抵抗を補償することができる。したがって、第１のＮＭＯＳトランジスタＱＮ１と第２のＮＭＯＳトランジスタＱＮ２の各ゲート−ソース間電圧が精度よく一致するようになり、上記したＯＮタイミングのずれをなくすことができる。 By adopting such a configuration, the drain-source voltage due to the ON resistances generated in the third NMOS transistor QN3 and the fourth NMOS transistor QN4 becomes the same, and the ON resistance of the third NMOS transistor QN3 is compensated. can do. Therefore, the gate-source voltages of the first NMOS transistor QN1 and the second NMOS transistor QN2 can be accurately matched, and the above-described ON timing shift can be eliminated.
〔実施の形態３〕
本発明に係る実施のその他の形態について、図４に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１、２で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 3]
The following will describe another embodiment of the present invention with reference to FIG. For convenience of explanation, members having the same functions as those used in the first and second embodiments are given the same reference numerals, and explanation thereof is omitted.
実施の形態３の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図４に示す入力バッファ部１２を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the third embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図４に示すように、入力バッファ部１２は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段１３を備えている。該入力スレッシュ電圧選択手段１３は、実施の形態２における入力スレッシュ電圧選択手段９と同様に、第４のＮＭＯＳトランジスタＱＮ４がさらに設けられ、インバータ６を構成する第１のＮＭＯＳトランジスタＱＮ１のソースは、該第４のＮＭＯＳトランジスタＱＮ４のドレインと接続されている。
As shown in FIG. 4, the
入力スレッシュ電圧選択手段１３における入力スレッシュ電圧選択手段９と異なる点は、入力スレッシュ電圧選択手段１３では、第３のＮＭＯＳトランジスタＱＮ３のゲートに、コントロール端子７及び第１のプルアップ抵抗Ｒ１に加えてさらに、他端がＧＮＤに接続された第１のプルダウン抵抗Ｒ２が設けられている点である。
The input threshold
これは、入力スレッシュ電圧選択手段８を備えた入力バッファ部４の構成では、以下に記載するような解決点を有するからである。つまり、入力バッファ部４の構成では、コントロール端子７をオープンとした場合、光送信デバイス１の駆動電圧Ｖｃｃ_ｄが５Ｖであれば、入力スレッシュ電圧を振幅３Ｖの入力信号に最適な１．５Ｖと１．５Ｖにできるが、光送信デバイス１のＶｃｃ_ｄが３Ｖの場合は、入力スレッシュ電圧が１．５Ｖとはならず適用できなかった。
This is because the configuration of the input buffer unit 4 including the input threshold voltage selection unit 8 has the following problems. That is, in the configuration of the input buffer unit 4, when the
光送信デバイス１のＶｃｃ_ｄが５Ｖでも３Ｖでも、コントロール端子７をオープンとした状態でモールドした光送信デバイス１を、振幅３Ｖの入力信号用（入力スレッシュ電圧１．５Ｖ）として利用できることが好ましい。
Regardless of whether the Vcc_d of the
そこで、上記入力スレッシュ電圧選択手段１３では、第３のＮＭＯＳトランジスタＱＮ３のゲートに、コントロール端子７及び第１のプルアップ抵抗Ｒ１に加えて、第１のプルダウン抵抗Ｒ２が設けられている。
Therefore, in the input threshold voltage selection means 13, in addition to the
このような構成では、第１のプルアップ抵抗Ｒ１の抵抗値と第１のプルダウン抵抗Ｒ２の抵抗値との比の設定により、コントロール端子７をオープンにした状態において、光送信デバイス１の電源電圧Ｖｃｃ_ｄが３Ｖでも５Ｖでも、入力スレッシュ電圧を固定した値に設定することができる。
In such a configuration, the power supply voltage of the
図４に示すように、ここでは一例として、第１のプルアップ抵抗Ｒ１の抵抗値を５ＫΩ、第１のプルダウン抵抗Ｒ２の抵抗値を１ＫΩに設定している。 As shown in FIG. 4, here, as an example, the resistance value of the first pull-up resistor R1 is set to 5 KΩ, and the resistance value of the first pull-down resistor R2 is set to 1 KΩ.
コントロール端子７をオープンにした状態において、第３のＮＭＯＳトランジスタＱＮ３のゲート−ソース間電圧Ｖｇｓ３は、以下の式（１）で表される。
In a state where the
Ｖｇｓ３＝Ｖｃｃ_ｄ×Ｒ２／（Ｒ１＋Ｒ２） …（１）
Ｖｃｃ_ｄ：発光ダイオード駆動回路の電源電圧
Ｒ１：第１のプルアップ抵抗Ｒ１の抵抗値
Ｒ２：第１のプルダウン抵抗Ｒ２の抵抗値
Ｖｃｃ_ｄが５Ｖの場合の第３のＮＭＯＳトランジスタＱＮ３のゲート−ソース間電圧Ｖｇｓ３は、第１のプルアップ抵抗Ｒ１の抵抗値５ＫΩ、第１のプルダウン抵抗Ｒ２の抵抗値１ＫΩを上記式（１）に当てはめると０．８３Ｖとなる。第３のＮＭＯＳトランジスタＱＮ３のゲートスレッシュ電圧が０．７Ｖであるので、第３のＮＭＯＳトランジスタＱＮ３はＯＮとなり、入力スレッシュ電圧は１．５Ｖとなる。
Vgs3 = Vcc_d × R2 / (R1 + R2) (1)
Vcc_d: power supply voltage of the LED driving circuit R1: resistance value of the first pull-up resistor R1 R2: resistance value of the first pull-down resistor R2 Gate-source voltage of the third NMOS transistor QN3 when Vcc_d is 5V Vgs3 is 0.83V when the resistance value 5KΩ of the first pull-up resistor R1 and the resistance value 1KΩ of the first pull-down resistor R2 are applied to the above equation (1). Since the gate threshold voltage of the third NMOS transistor QN3 is 0.7V, the third NMOS transistor QN3 is turned on and the input threshold voltage is 1.5V.
同様に、Ｖｃｃ_ｄが３Ｖの場合の第３のＮＭＯＳトランジスタＱＮ３のゲート−ソース間電圧Ｖｇｓ３は、第１のプルアップ抵抗Ｒ１の抵抗値５ＫΩ、第１のプルダウン抵抗Ｒ２の抵抗値１ＫΩを上記式（１）に当てはめると０．６Ｖとなり、第３のＮＭＯＳトランジスタＱＮ３のゲートスレッシュ電圧（０．７Ｖ）よりも低くなるので、第３のＮＭＯＳトランジスタＱＮ３はＯＦＦとなる。このときにも入力スレッシュ電圧は１．５Ｖとなる。 Similarly, when Vcc_d is 3V, the gate-source voltage Vgs3 of the third NMOS transistor QN3 is expressed by the above equation (5KΩ of the resistance value of the first pull-up resistor R1 and 1KΩ of the resistance value of the first pull-down resistor R2). When applied to 1), the voltage becomes 0.6 V, which is lower than the gate threshold voltage (0.7 V) of the third NMOS transistor QN3, so that the third NMOS transistor QN3 is turned OFF. Also at this time, the input threshold voltage is 1.5V.
上記のとおり、入力スレッシュ電圧選択手段１３の構成にすることにより、コントロール端子７がオープン状態の場合、Ｖｃｃ_ｄ３Ｖでも５Ｖでも、入力スレッシュ電圧を１．５Ｖに保つことが可能となる。
As described above, by adopting the configuration of the input threshold voltage selection means 13, when the
表２に、図４に示す構成の入力バッファ部１２における、電源電圧Ｖｃｃ_ｄ及びコントロール端子７の電圧の組み合わせと入力スレッシュ電圧との関係を示す。
Table 2 shows the relationship between the combination of the power supply voltage Vcc_d and the voltage of the
表２に示すように、入力スレッシュ電圧は、Ｖｃｃ_ｄが５Ｖの場合は、コントロール端子７をオープンとすると１．５Ｖとなり、コントロール端子７をローレベルとすると２．５Ｖ、コントロール端子７をハイレベルとすると１．５Ｖとなる。一方、Ｖｃｃ_ｄが３Ｖの場合は、コントロール端子７をオープンとすると、１．９Ｖとなり、コントロール端子７をローレベルとすると１．５Ｖ、コントロール端子７をハイレベルとすると０．９Ｖとなる。
As shown in Table 2, when Vcc_d is 5 V, the input threshold voltage is 1.5 V when the
なお、ここでは、実施の形態２における入力スレッシュ電圧選択手段９の構成に第１のプルダウン抵抗Ｒ２を設けたが、実施の形態１における入力スレッシュ電圧選択手段８の構成に第１のプルダウン抵抗Ｒ２を設ける構成とすることもできる。 Here, the first pull-down resistor R2 is provided in the configuration of the input threshold voltage selection unit 9 in the second embodiment, but the first pull-down resistor R2 is provided in the configuration of the input threshold voltage selection unit 8 in the first embodiment. It can also be set as the structure which provides.
〔実施の形態４〕
本発明に係る実施のその他の形態について、図５に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１〜３で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 4]
Another embodiment of the present invention will be described below with reference to FIG. For convenience of explanation, members having the same functions as those used in the first to third embodiments are given the same reference numerals, and descriptions thereof are omitted.
実施の形態４の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図５に示す入力バッファ部１４を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the fourth embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図５に示すように、入力バッファ部１４は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段１５が備えられている。入力スレッシュ電圧選択手段１５は、インバータ６の入力との間に設けられた第２のプルダウン抵抗Ｒ３と、入力端子Ｖｉｎ１に接続された抵抗Ｒ４と、該抵抗Ｒ４を介して接続された第２の入力端子Ｖｉｎ２とからなる。第２のプルダウン抵抗Ｒ３の他端はＧＮＤに接続されている。
As shown in FIG. 5, the
このような構成では、第２の入力端子Ｖｉｎ２から信号を入力した場合の入力スレッシュ電圧ＶＳ２は、以下の式（２）で表される。 In such a configuration, the input threshold voltage VS2 when a signal is input from the second input terminal Vin2 is expressed by the following equation (2).
ＶＳ２＝ＶＳ１×（Ｒ３＋Ｒ４）／Ｒ３ …（２）
ＶＳ１：第１の入力端子Ｖｉｎ１の入力スレッシュ電圧
Ｒ３：第２のプルダウン抵抗Ｒ３の抵抗値
Ｒ４：抵抗Ｒ４の抵抗値
図５に示すように、ここでは一例として、第２のプルダウン抵抗Ｒ３の抵抗値を１．５ＫΩ、抵抗Ｒ４の抵抗値を１ＫΩに設定している。
VS2 = VS1 × (R3 + R4) / R3 (2)
VS1: input threshold voltage of the first input terminal Vin1
R3: resistance value of the second pull-down resistor R3
R4: Resistance Value of Resistor R4 As shown in FIG. 5, here, as an example, the resistance value of the second pull-down resistor R3 is set to 1.5 KΩ, and the resistance value of the resistor R4 is set to 1 KΩ.
このような設定では、Ｖｃｃ_ｄが５Ｖの場合、第１の入力端子Ｖｉｎ１の入力スレッシュ電圧ＶＳ１は１．５Ｖである。したがって、Ｖｃｃ_ｄが５Ｖである場合の入力スレッシュ電圧ＶＳ２は、第２のプルダウン抵抗Ｒ３の抵抗値１．５ＫΩ、抵抗Ｒ４の抵抗値１ＫΩを上記式（２）に当てはめると２．５Ｖとなる。 In such a setting, when Vcc_d is 5V, the input threshold voltage VS1 of the first input terminal Vin1 is 1.5V. Therefore, the input threshold voltage VS2 when Vcc_d is 5V is 2.5V when the resistance value 1.5KΩ of the second pull-down resistor R3 and the resistance value 1KΩ of the resistor R4 are applied to the above equation (2).
上記のとおり、入力スレッシュ電圧選択手段１５の構成にすることにより、コントローラＩＣ１０からの入力信号の振幅に併せて、第１の入力端子Ｖｉｎ１或いは第２の入力端子Ｖｉｎ２の何れか最適な入力スレッシュ電圧を有する方を選択するといった使い方が可能となる。 As described above, by adopting the configuration of the input threshold voltage selection means 15, the optimum input threshold voltage of the first input terminal Vin1 or the second input terminal Vin2 in accordance with the amplitude of the input signal from the controller IC10. It is possible to use such as selecting the person who has
表３に、図５に示す構成の入力バッファ部１５における、電源電圧Ｖｃｃ_ｄと第１及び第２の入力端子Ｖｉｎ１・Ｖｉｎ２との組み合わせと、入力スレッシュ電圧との関係を示す、
Table 3 shows the relationship between the combination of the power supply voltage Vcc_d and the first and second input terminals Vin1 and Vin2 and the input threshold voltage in the
表３に示すように、入力スレッシュ電圧は、Ｖｃｃ_ｄが５Ｖの場合は、第１の入力端子Ｖｉｎ１から入力すると１．５Ｖとなり、第２の入力端子Ｖｉｎ２から入力すると２．５Ｖとなる。一方、Ｖｃｃ_ｄが３Ｖの場合は、第１の入力端子Ｖｉｎ１から入力すると０．９Ｖとなり、第２の入力端子Ｖｉｎ２から入力すると１．５Ｖとなる。 As shown in Table 3, when Vcc_d is 5V, the input threshold voltage becomes 1.5V when input from the first input terminal Vin1, and becomes 2.5V when input from the second input terminal Vin2. On the other hand, when Vcc_d is 3V, it becomes 0.9V when inputted from the first input terminal Vin1, and becomes 1.5V when inputted from the second input terminal Vin2.
〔実施の形態５〕
本発明に係る実施のその他の形態について、図６に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１〜４で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 5]
The following will describe another embodiment of the present invention with reference to FIG. For convenience of explanation, members having the same functions as those used in the first to fourth embodiments are given the same reference numerals, and the explanation thereof is omitted.
実施の形態５の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図６に示す入力バッファ部１６を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the fifth embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図６に示すように、入力バッファ部１６は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段１７が備えられている。入力スレッシュ電圧選択手段１７は、インバータ６の入力との間に設けられた第３のプルダウン抵抗Ｒ５と、第１の入力端子Ｖｉｎ１に接続された外付けの抵抗（第１の外部抵抗）Ｒｅｘｔ１とからなる。第３のプルダウン抵抗Ｒ５の他端はＧＮＤに接続されている。
As shown in FIG. 6, the
このような構成では、入力スレッシュ電圧は、実施の形態４と同様に、第１の入力端子Ｖｉｎに接続された抵抗Ｒｅｘｔ１と第３のプルダウン抵抗Ｒ５との比によって決まる。ここで、入力スレッシュ電圧を決定する２つの抵抗のうち、一方の抵抗Ｒｅｘｔ１が外付け抵抗であるので、抵抗値を任意に設定することが可能となり、抵抗値を容易に変更して、入力スレッシュ電圧を容易に選択・変更することができる。また、外付けの抵抗Ｒｅｘｔ１の抵抗値の調整により、より精度のよい入力スレッシュ電圧の調整も可能となる。 In such a configuration, the input threshold voltage is determined by the ratio between the resistor Rext1 connected to the first input terminal Vin and the third pull-down resistor R5, as in the fourth embodiment. Here, since one resistor Rext1 of the two resistors for determining the input threshold voltage is an external resistor, the resistance value can be arbitrarily set, and the resistance value can be easily changed to change the input threshold voltage. The voltage can be easily selected and changed. Further, the input threshold voltage can be adjusted with higher accuracy by adjusting the resistance value of the external resistor Rext1.
しかも、このような入力スレッシュ電圧選択手段１７では、発光ダイオード駆動回路を構成するＩＣ回路の電源電圧Ｖｃｃ_ｄ以上の信号入力も可能となる。 In addition, the input threshold voltage selection means 17 can also input a signal equal to or higher than the power supply voltage Vcc_d of the IC circuit constituting the light emitting diode driving circuit.
つまり、電源電圧Ｖｃｃ_ｃが５ＶのコントローラＩＣ１０の出力信号を、電源電圧Ｖｃｃ_ｄが３Ｖの入力バッファ部に入力すると、ＩＣ回路に電源電圧Ｖｃｃ_ｄ以上の電圧が印加されるため破壊あるいは劣化が生じる。このためコントローラＩＣ１０と光送信デバイス１との間にバッファを挿入して信号振幅を５Ｖから３Ｖへ変換する必要があった。
That is, when an output signal of the
図６に示す構成にすることによって、第１の入力端子Ｖｉｎ１に入力される信号Ｓｉｎの振幅は、以下の式（３）で表される。 With the configuration shown in FIG. 6, the amplitude of the signal Sin input to the first input terminal Vin1 is expressed by the following equation (3).
Ｓｉｎ＝Ｖｃｃ_ｃ×Ｒ５／（Ｒ５＋Ｒｅｘｔ１） …（３）
Ｖｃｃ_ｃ：コントローラＩＣの電源電圧
Ｒ５：第３のプルダウン抵抗Ｒ５の抵抗値
Ｒｅｘｔ１：抵抗Ｒｅｘｔ１の抵抗値
コントローラＩＣ１０の電源電圧Ｖｃｃ_ｃが５Ｖであっても、第１の入力端子Ｖｉｎ１から入力される信号の振幅が、発光ダイオード駆動回路の電源電圧Ｖｃｃ_ｄである３Ｖ以下となり、コントローラＩＣ１０と発光ダイオード駆動回路を構成するＩＣ回路との直結が可能となる。
Sin = Vcc_c × R5 / (R5 + Rext1) (3)
Vcc_c: power supply voltage of the controller IC
R5: resistance value of the third pull-down resistor R5
Rext1: resistance value of the resistor Rext1 Even if the power supply voltage Vcc_c of the controller IC10 is 5V, the amplitude of the signal input from the first input terminal Vin1 is 3V or less which is the power supply voltage Vcc_d of the light emitting diode driving circuit. The
〔実施の形態６〕
本発明に係る実施のその他の形態について、図７に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１〜５で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 6]
The following will describe another embodiment of the present invention with reference to FIG. For convenience of explanation, members having the same functions as those used in the first to fifth embodiments are denoted by the same reference numerals, and description thereof is omitted.
実施の形態６の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図７に示す入力バッファ部１８を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the sixth embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図７に示すように、入力バッファ部１８は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段１９を備えている。実施の形態２で述べた入力スレッシュ電圧選択手段９は、インバータ６における第１のＮＭＯＳトランジスタＱＮＰ１のゲート幅を切り換えることにより、入力スレッシュ電圧を切り換える構成であったが、該入力スレッシュ電圧選択手段１９は、インバータ６における第１のＰＭＯＳトランジスタＱＰ１のゲート幅を切り換えることにより、入力スレッシュ電圧を切り換え可能にしたものである。
As shown in FIG. 7, the
入力スレッシュ電圧選択手段１９においては、インバータ６を構成する上記第１のＰＭＯＳトランジスタＱＰ１のゲートにゲートが共通に接続されると共に、第１のＰＭＯＳトランジスタＱＰ１のドレインにドレインが共通に接続され、該第１のＰＭＯＳトランジスタＱＰ１と並列接続された第２のＰＭＯＳトランジスタＱＰ２と、該第２のＰＭＯＳトランジスタＱＰ２のソースとドレインとが接続され、該第２のＰＭＯＳトランジスタＱＰ２のソースとＧＮＤとの間に設けられた、該第２のＰＭＯＳトランジスタＱＰ２をＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタＱＰ３と、該第３のＰＭＯＳトランジスタＱＰ３のゲートにそれぞれ接続された、外部からの信号入力を可能にする外部入力端子であるコントロール端子７及び第４のプルダウン抵抗Ｒ６とを備えている。第４のプルダウンＲ６の他端は、ＧＮＤに接続されている。
In the input threshold voltage selection means 19, the gate is commonly connected to the gate of the first PMOS transistor QP1 constituting the
また、入力スレッシュ電圧選択手段１９には、第２のＰＭＯＳトランジスタＱＰ２のソースとＧＮＤとの間に、第３のＰＭＯＳトランジスタＱＰ３のＯＮ抵抗を補償するための第４のＰＭＯＳトランジスタＱＰ４がさらに設けられている。第４のＰＭＯＳトランジスタＱＰ４は、そのドレインが第１のＰＭＯＳトランジスタＱＰ１のソースに接続され、ゲートはＧＮＤに、ソースはＶｃｃ_ｄに接続されている。なお、第３のＰＭＯＳトランジスタＱＰ３のＯＮ抵抗を補償するための第４のＰＭＯＳトランジスタＱＰ４を設けない構成としてもよい。 The input threshold voltage selection means 19 is further provided with a fourth PMOS transistor QP4 for compensating for the ON resistance of the third PMOS transistor QP3 between the source of the second PMOS transistor QP2 and GND. ing. The drain of the fourth PMOS transistor QP4 is connected to the source of the first PMOS transistor QP1, the gate is connected to GND, and the source is connected to Vcc_d. Note that the fourth PMOS transistor QP4 for compensating the ON resistance of the third PMOS transistor QP3 may not be provided.
〔実施の形態７〕
本発明に係る実施のその他の形態について、図８に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１〜６で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 7]
The following will describe another embodiment of the present invention with reference to FIG. For convenience of explanation, members having the same functions as those used in the first to sixth embodiments are denoted by the same reference numerals, and description thereof is omitted.
実施の形態７の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図８に示す入力バッファ部２０を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the seventh embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図８に示すように、入力バッファ部２０は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段２１を備えている。該入力スレッシュ電圧選択手段２１は、実施の形態６における入力スレッシュ電圧選択手段１９において、第３のＰＭＯＳトランジスタＱＰ３のゲートに、コントロール端子７及び第４のプルダウン抵抗Ｒ６に加えてさらに、他端がＶｃｃ_ｄに接続された第２のプルアップ抵抗Ｒ７が設けられた構成である。
As shown in FIG. 8, the
このような構成では、実施の形態３の入力スレッシュ電圧選択手段１３と同様、第４のプルダウン抵抗Ｒ６の抵抗値と第２のプルアップ抵抗Ｒ７の抵抗値との比の設定により、コントロール端子７をオープンにした状態において、光送信デバイスの電源電圧Ｖｃｃ_ｄが３Ｖでも５Ｖでも、入力スレッシュ電圧を固定した値に設定することができる。
In such a configuration, similarly to the input threshold
図８に示すように、ここでは一例として、第４のプルダウン抵抗Ｒ６の抵抗値を５ＫΩ、第２のプルアップ抵抗Ｒ７の抵抗値を１ＫΩに設定している。 As shown in FIG. 8, here, as an example, the resistance value of the fourth pull-down resistor R6 is set to 5 KΩ, and the resistance value of the second pull-up resistor R7 is set to 1 KΩ.
〔実施の形態８〕
本発明に係る実施のその他の形態について、図９に基づいて説明すると以下の通りである。なお、説明の便宜上、前述の実施の形態１〜７で用いたものと同じ機能を有する部材には同じ参照符号を付してその説明を省略する。
[Embodiment 8]
Another embodiment of the present invention will be described below with reference to FIG. For convenience of explanation, members having the same functions as those used in the first to seventh embodiments are given the same reference numerals, and the explanation thereof is omitted.
実施の形態８の光送信デバイス及びこれに搭載される発光ダイオード駆動回路は、入力バッファ部４（図１参照）に代えて、図９に示す入力バッファ部２３を備えている点のみが、図２に示した実施の形態１の光送信デバイス１及び発光ダイオード駆動回路２と異なる。
The optical transmission device according to the eighth embodiment and the light-emitting diode driving circuit mounted thereon are only provided with the
図９に示すように、入力バッファ部２２は、入力スレッシュ電圧選択手段８に代えて入力スレッシュ電圧選択手段２３が備えられている。入力スレッシュ電圧選択手段２３は、インバータ６の入力との間に設けられた第３のプルアップ抵抗Ｒ９と、第１の入力端子Ｖｉｎ１に接続された抵抗Ｒ８と、該抵抗Ｒ８を介して接続された第２の入力端子Ｖｉｎ２とからなる。第３のプルアップ抵抗Ｒ９の他端はＶｃｃ_ｄに接続されている。
As shown in FIG. 9, the
図９に示すように、ここでは一例として、第３のプルアップ抵抗Ｒ９の抵抗値を２．５ＫΩ、抵抗Ｒ８の抵抗値を１ＫΩに設定している。 As shown in FIG. 9, here, as an example, the resistance value of the third pull-up resistor R9 is set to 2.5 KΩ, and the resistance value of the resistor R8 is set to 1 KΩ.
このような構成では、実施の形態４の入力スレッシュ電圧選択手段１５と同様、コントローラＩＣ１０からの入力信号の振幅に併せて、第１の入力端子Ｖｉｎ１或いは第２の入力端子Ｖｉｎ２の何れか最適な入力スレッシュ電圧を有する方を選択するといった使い方が可能となる。
In such a configuration, as with the input threshold
表４に、図９に示す構成の入力バッファ部２２における、電源電圧Ｖｃｃ_ｄと第１及び第２の入力端子Ｖｉｎ１・Ｖｉｎ２との組み合わせと、入力スレッシュ電圧との関係を示す、
Table 4 shows the relationship between the combination of the power supply voltage Vcc_d and the first and second input terminals Vin1 and Vin2 and the input threshold voltage in the
表４に示すように、入力スレッシュ電圧は、Ｖｃｃ_ｄが５Ｖの場合は、第１の入力端子Ｖｉｎ１から入力すると２．５Ｖとなり、第２の入力端子Ｖｉｎ２から入力すると１．５Ｖとなる。一方、Ｖｃｃ_ｄが３Ｖの場合は、第１の入力端子Ｖｉｎ１から入力すると１．５Ｖとなり、第２の入力端子Ｖｉｎ２から入力すると０．９Ｖとなる。 As shown in Table 4, when Vcc_d is 5V, the input threshold voltage is 2.5V when input from the first input terminal Vin1, and is 1.5V when input from the second input terminal Vin2. On the other hand, when Vcc_d is 3V, it becomes 1.5V when inputted from the first input terminal Vin1, and becomes 0.9V when inputted from the second input terminal Vin2.
また、図示することはしないが、実施の形態５で説明した入力スレッシュ電圧選択手段１７におけるインバータ６の入力との間に設けられた第３のプルダウン抵抗Ｒ５をプルアップ抵抗に代えて、該プルアップ抵抗（第４のプルアップ抵抗）と第１の入力端子Ｖｉｎ１に接続された外付けの抵抗（第２の外部抵抗）とからなる入力スレッシュ電圧選択手段を構成してもよい。作用・効果は、実施の形態５と同様であるので、説明は省略する。
Although not shown, the third pull-down resistor R5 provided between the input threshold
また、以上述べた各実施の形態に示した構成を、モノリシック集積回路内に構成することにより、小型化省スペース化に有利となる。 Further, the configuration described in each embodiment described above is configured in a monolithic integrated circuit, which is advantageous for downsizing and space saving.
ＤＶＤプレーヤや、デジタル放送のＳＴＢ、ＣＤプレーヤから、ＭＤプレーヤやアンプ等への信号伝送、或いはパーソナルコンピュータ等のパーソナル携帯機器への音楽信号の伝送等において光ファイバリンクを用いるデジタル機器に適用できる。 The present invention can be applied to a digital device using an optical fiber link in a signal transmission from a DVD player, a digital broadcasting STB or a CD player to an MD player, an amplifier, or a music signal to a personal portable device such as a personal computer.
１ 光送信デバイス
２ 発光ダイオード駆動回路
３ 発光ダイオード
４ 入力バッファ部
５ 駆動回路部
６ インバータ
７ コントロール端子（外部入力端子）
８ 入力スレッシュ電圧選択手段
９ 入力スレッシュ電圧選択手段
１０ コントローラＩＣ（コントローラ）
１１ 入力バッファ部
１２ 入力バッファ部
１３ 入力スレッシュ電圧選択手段
１４ 入力バッファ部
１５ 入力スレッシュ電圧選択手段
１６ 入力バッファ部
１７ 入力スレッシュ電圧選択手段
１８ 入力バッファ部
１９ 入力スレッシュ電圧選択手段
２０ 入力バッファ部
２１ 入力スレッシュ電圧選択手段
２２ 入力バッファ部
ＱＮ１ 第１のＮＭＯＳトランジスタ
ＱＮ２ 第２のＮＭＯＳトランジスタ
ＱＮ３ 第３のＮＭＯＳトランジスタ
ＱＮ４ 第４のＮＭＯＳトランジスタ
ＱＰ１ 第１のＰＭＯＳトランジスタ
ＱＰ２ 第２のＰＭＯＳトランジスタ
ＱＰ３ 第３のＰＭＯＳトランジスタ
ＱＰ４ 第４のＰＭＯＳトランジスタ
Ｒ１ 第１のプルアップ抵抗
Ｒ２ 第１のプルダウン抵抗
Ｒ３ 第２のプルダウン抵抗
Ｒ４ 抵抗
Ｒ５ 第３のプルダウン抵抗
Ｒｅｘｔ１ 第１の外部抵抗
Ｒ６ 第４のプルダウン抵抗
Ｒ７ 第２のプルアップ抵抗
Ｒ８ 抵抗
Ｒ９ 第３のプルアップ抵抗
DESCRIPTION OF
8 Input threshold voltage selection means 9 Input threshold voltage selection means 10 Controller IC (controller)
DESCRIPTION OF
Claims (14)
外部のコントローラより供給される電気信号が入力され、該電気信号を入力スレッシュ電圧に基づいてハイとローの２レベルからなる電気信号に変換する入力バッファ部と、
該入力バッファ部より入力される上記２レベルの電気信号によって発光ダイオードを駆動する駆動回路部とを備え、
上記入力バッファ部に、上記入力スレッシュ電圧の選択設定を可能にする入力スレッシュ電圧選択手段を設けたことを特徴とする発光ダイオード駆動回路。 A light-emitting diode drive circuit mounted on an optical transmission device provided for an optical fiber link that converts an electrical signal into an optical signal and transmits the optical signal,
An input buffer unit that receives an electric signal supplied from an external controller and converts the electric signal into an electric signal having two levels of high and low based on an input threshold voltage;
A driving circuit unit that drives the light emitting diode by the two-level electric signal input from the input buffer unit;
2. A light emitting diode driving circuit according to claim 1, wherein the input buffer section is provided with input threshold voltage selection means for enabling selection setting of the input threshold voltage.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、
該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、
該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第１のプルアップ抵抗と、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second NMOS transistor having a gate and a drain connected to the gate and the drain of the first NMOS transistor, respectively, and connected in parallel with the first NMOS transistor;
A third NMOS transistor provided between the source of the second NMOS transistor and the GND for turning on / off the second NMOS transistor;
2. The external input terminal and the first pull-up resistor, each of which is connected to the gate of the third NMOS transistor and allows an external signal input, is provided. Light emitting diode drive circuit.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、
該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、
該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第１のプルアップ抵抗と、
上記第１のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、上記第３のＮＭＯＳトランジスタのＯＮ抵抗による上記第２のＮＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＮＭＯＳトランジスタと、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second NMOS transistor having a gate and a drain connected to the gate and drain of the first NMOS transistor, respectively, and connected in parallel with the first NMOS transistor;
A third NMOS transistor provided between the source of the second NMOS transistor and the GND for turning on / off the second NMOS transistor;
An external input terminal and a first pull-up resistor, each connected to the gate of the third NMOS transistor and enabling external signal input;
The fourth NMOS is provided between the source of the first NMOS transistor and GND to compensate for the voltage shift between the gate and the source in the second NMOS transistor due to the ON resistance of the third NMOS transistor. The light emitting diode drive circuit according to claim 1, further comprising an NMOS transistor.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＮＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＮＭＯＳトランジスタと並列接続された第２のＮＭＯＳトランジスタと、
該第２のＮＭＯＳトランジスタのソースとＧＮＤとの間に設けられた、該第２のＮＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＮＭＯＳトランジスタと、
該第３のＮＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子、第１のプルアップ抵抗、及び第１のプルダウン抵抗と、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second NMOS transistor having a gate and a drain connected to the gate and the drain of the first NMOS transistor, respectively, and connected in parallel with the first NMOS transistor;
A third NMOS transistor provided between the source of the second NMOS transistor and the GND for turning on / off the second NMOS transistor;
An external input terminal that is connected to the gate of the third NMOS transistor and allows external signal input, a first pull-up resistor, and a first pull-down resistor, The light emitting diode drive circuit according to claim 1.
上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第２のプルダウン抵抗と、上記インバータの入力に抵抗を介して接続された、上記コントローラからの信号入力を可能にする第２の入力端子と、を備えていることを特徴とする請求項１の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
A second pull-down resistor connected to the input of the inverter; and a second input enabling a signal input from the controller connected to the input of the inverter via a resistor. The light emitting diode drive circuit according to claim 1, further comprising: a terminal.
上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第３のプルダウン抵抗と、上記第１の入力端子の外部に接続された第１の外部抵抗と、を備えていることを特徴とする請求項１の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means includes a third pull-down resistor connected to the input of the inverter and a first external resistor connected to the outside of the first input terminal. The light-emitting diode driving circuit according to claim 1.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、
該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第４のプルダウン抵抗と、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second PMOS transistor having a gate and a drain connected to the gate and drain of the first PMOS transistor, respectively, and connected in parallel with the first PMOS transistor;
A third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor;
2. The light emitting device according to claim 1, further comprising an external input terminal and a fourth pull-down resistor, each of which is connected to the gate of the third PMOS transistor and allows external signal input. Diode drive circuit.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、
該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子及び第４のプルダウン抵抗と、
上記第１のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、上記第３のＰＭＯＳトランジスタのＯＮ抵抗による上記第２のＰＭＯＳトランジスタにおけるゲート・ソース間の電圧ずれを補償するための第４のＰＭＯＳトランジスタと、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second PMOS transistor having a gate and a drain connected to the gate and drain of the first PMOS transistor, respectively, and connected in parallel with the first PMOS transistor;
A third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor;
An external input terminal and a fourth pull-down resistor, each connected to the gate of the third PMOS transistor and enabling an external signal input;
The fourth PMOS transistor for compensating for the voltage deviation between the gate and the source in the second PMOS transistor due to the ON resistance of the third PMOS transistor provided between the source of the first PMOS transistor and Vcc. The light emitting diode drive circuit according to claim 1, further comprising a PMOS transistor.
上記入力スレッシュ電圧選択手段が、
ゲート及びドレインがそれぞれ上記第１のＰＭＯＳトランジスタのゲート及びドレインと接続され、該第１のＰＭＯＳトランジスタと並列接続された第２のＰＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタのソースとＶｃｃとの間に設けられた、該第２のＰＭＯＳトランジスタをＯＮ／ＯＦＦするための第３のＰＭＯＳトランジスタと、
該第３のＰＭＯＳトランジスタのゲートとそれぞれ接続された、外部からの信号入力を可能にする外部入力端子、第４のプルダウン抵抗、及び第２のプルアップ抵抗と、を備えていることを特徴とする請求項１に記載の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means is
A second PMOS transistor having a gate and a drain connected to the gate and drain of the first PMOS transistor, respectively, and connected in parallel with the first PMOS transistor;
A third PMOS transistor provided between the source of the second PMOS transistor and Vcc for turning on / off the second PMOS transistor;
An external input terminal that allows external signal input, a fourth pull-down resistor, and a second pull-up resistor, each connected to the gate of the third PMOS transistor, The light emitting diode drive circuit according to claim 1.
上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第３のプルアップ抵抗と、上記インバータの入力に抵抗を介して接続された、上記コントローラからの信号入力を可能にする第２の入力端子と、を備えていることを特徴とする請求項１の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
A second pull-up resistor connected to the input of the inverter; and a second input enabling a signal input from the controller connected to the input of the inverter via a resistor. The light emitting diode drive circuit according to claim 1, further comprising an input terminal.
上記入力スレッシュ電圧選択手段が、上記インバータの入力に接続された第４のプルアップ抵抗と、上記第１の入力端子の外部に接続された第２の外部抵抗と、を備えていることを特徴とする請求項１の発光ダイオード駆動回路。 The input buffer unit includes an inverter including a first PMOS transistor and a first NMOS transistor, and an input of the inverter is connected to a first input terminal that enables signal input from the controller;
The input threshold voltage selection means includes a fourth pull-up resistor connected to the input of the inverter and a second external resistor connected to the outside of the first input terminal. The light-emitting diode driving circuit according to claim 1.
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