JP3010764B2 - ビットパターン処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット列の連続性やビ
ットの配置状態等の判別を行うために使用されるビット
パターン処理装置に関する。

【０００２】

【従来の技術】例えば仮想記憶装置では、バーチャル
（仮想）空間とリアル（実）空間との対応付けを行うた
めのマッピングをページ単位で行っている。この管理に
は、ページごとにビットを１つずつ割り当てたビットア
レイを用いることが多い。ビットアレイは例えば１６ビ
ット（１ワード）を１列とした複数行のアレイで構成さ
れており、１列の各ビットが１ページずつ合計で１６ペ
ージに対応している。行の数は、この場合、全ページを
１６で割った値だけ必要となる。バーチャル空間におけ
る各ページの管理は、このビットアレイにおけるそれぞ
れのビットをセット（使用状態）またはリセット（未使
用状態）にすることによって行っている。

【０００３】

【発明が解決しようとする課題】このような装置では、
例えば特定のページが磁気ディスク等の外部記憶装置か
ら内部のランダム・アクセス・メモリ等の記憶装置内に
キャッシュされているかどうかを点検するために、ビッ
トアレイの各ビットを一々判別する操作が必要であっ
た。ビットアレイのサイズが大きい場合には、この走査
（スキャン）にかなりの時間を要し、情報処理のための
システムの効率を低下させるといった問題があった。

【０００４】そこで本発明の目的は、所定の単位のビッ
ト列を迅速に処理することのできるビットパターン処理
装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明では、ワード単位
でビット列を入力するワード入力レジスタと、このワー
ドにおける処理するビットの開始位置を指示するための
位置情報を入力するポジション入力レジスタと、処理す
るビットの開始位置から終了位置までの長さをカウント
値として入力するカウント入力レジスタと、処理するビ
ットのカウント方向を入力するディレクション入力レジ
スタと、ワード入力レジスタに入力されたワードに対し
てカウント値を満たす数のビットが存在するかどうかを
判別するイナフ判別手段と、このイナフ判別手段の判別
結果を出力するために登録するイナフ出力レジスタと、
ワード入力レジスタに入力されたワードの処理の対象と
なるビット列がカウント値との関係で次に入力するワー
ドに続く可能性があるかどうかを判別するコンティニュ
ー判別手段と、このコンティニュー判別手段の判別結果
を出力するために登録するコンティニュー出力レジスタ
と、処理するビットの開始位置からビットのカウント方
向に同一ビットがいくつ連続するかを判別するシーケン
シャル・レングス判別手段と、このシーケンシャル・レ
ングス判別手段の判別結果を出力するために登録するシ
ーケンシャル・レングス出力レジスタとをビットパター
ン処理装置に具備させる。

【０００６】すなわち請求項１記載の発明では、ワード
入力レジスタでＣＰＵ（中央処理装置）等が一度に処理
することのできるビット列を取り込むと共に、このワー
ドにおける処理するビットの開始位置や、処理するビッ
トの開始位置から終了位置までの長さや、処理するビッ
トのカウント方向や、前記した長さだけカウントするに
は次のワードを読む必要があるか否かと言ったビットパ
ターンの処理内容に関する指示を受け、これらの指示に
応じた判別内容を出力することができる。すなわち、例
えばビットアレイの特定ワード（ページの列）を取り出
して、メインメモリにキャッシュされたページが存在す
るかとか、キャッシュされた複数のページは次に判別す
るワードまで連続している可能性があるかといったよう
な各種の判別内容を取り出すことができ、前記した目的
を達成することができる。

【０００７】

【実施例】以下実施例につき本発明を詳細に説明する。

【０００８】図１は本発明の一実施例におけるビットパ
ターン処理装置の回路構成の概要を表わしたものであ
る。このビットパターン処理装置１１は、メインＣＰＵ
１２を備えており、データバス等のバス１３を通じてメ
モリコントローラ１４、ディスプレイコントローラ１
５、ディスクコントローラ１６等の回路装置と接続され
ている。ここで、メモリコントローラ１４はメインメモ
リ１７に対するデータの書き込みや読み出しを制御する
ようになっている。ディスプレイコントローラ１５は、
ディスプレイ１８の表示制御を行うようになっている。
ディスクコントローラ１６は、磁気ディスクや光ディス
ク等のディスク１９に対するデータの書き込みや読み出
しを制御するようになっている。

【０００９】このビットパターン処理装置は、メインＣ
ＰＵ１２のプログラム制御によってビットパターン処理
部２１を仮想的に構成している。ビットパターン処理部
２１はＣＰＵ２２と入力レジスタ群２３および出力レジ
スタ群２４から構成されている。

【００１０】ここで入力レジスタ群２３は、次の各入力
レジスタから構成されている。

【００１１】（ａ）ワード（word）入力レジスタ３１：
処理の対象となるワードを入力するレジスタである。本
実施例では１６ビットを１ワードとしてワード入力レジ
スタ３１にビットパターンを入力するようになってい
る。このため、ワード入力レジスタ３１は１６ビット幅
のレジスタとして構成されている。

【００１２】（ｂ）ポジション（position）入力レジス
タ３２：入力されたワードにおける処理の開始位置を特
定する位置（ポジション）を入力するレジスタである。
ポジション入力レジスタ３２は、“０”から“１５”ま
での１６段階の位置を２進数で表現するために４ビット
幅のレジスタで構成されている。

【００１３】（ｃ）カウント（count ）入力レジスタ３
３：入力されたワードにおける処理するビットの開始位
置から終了位置までの長さをカウント値として入力する
レジスタである。カウント入力レジスタ３３も４ビット
幅のレジスタで構成されている。

【００１４】（ｄ）ディレクション（direction ）入力
レジスタ３４：入力されたワードの処理を行う際に、開
始点からどちらの方向にスキャンしていくかを入力する
レジスタである。ディレクション入力レジスタ３４は、
１ビット幅のレジスタで構成されている。

【００１５】（ｅ）ビットパターン（bit-pattern ）入
力レジスタ３５：判別対象となるビットは“０”か
“１”かを指示するためのデータを入力するレジスタで
ある。同じく１ビット幅のレジスタで構成されている。

【００１６】一方、出力レジスタ群２４は、次の各出力
レジスタから構成されている。

【００１７】（ｆ）イナフ（enough）出力レジスタ３
６：ワード入力レジスタ３１に入力されたワードに対し
て前記したカウント値を満たす数のビットが存在するか
どうかあるいは開始点からワードの境界までそのビット
パターンが続いている場合には“１”を、それ以外の場
合には“０”を格納するレジスタである。イナフ出力レ
ジスタ３６も１ビット幅のレジスタで構成されている。

【００１８】（ｇ）コンティニュー（continue）出力レ
ジスタ３７：ワード入力レジスタ３１に入力されたワー
ドの処理の対象となるビット列がカウント値との関係で
次に入力するワードに続く可能性がある場合には“１”
を、そうでない場合には“０”を格納するレジスタであ
る。コンティニュー出力レジスタ３７も１ビット幅のレ
ジスタで構成されている。

【００１９】（ｈ）Ｓレングス（sequential-length ）
出力レジスタ３８：処理するビットの開始位置からビッ
トのカウント方向に１ビット幅のビットパターンがいく
つ連続するかを判別した結果を格納するレジスタであ
る。Ｓレングス出力レジスタ３８は、最大１６ビットの
長さを２進数で表現できるように４ビット幅のレジスタ
で構成されている。

【００２０】（ｉ）スタートポジション（start-positi
on）出力レジスタ３９：ビットパターン入力レジスタ３
５に入力されたビットパターンのスタートする位置を判
別した結果を格納するレジスタである。スタートポジシ
ョン出力レジスタ３９も、最大１６ビットの長さを２進
数で表現できるように４ビット幅のレジスタで構成され
ている。

【００２１】図２を用いて、前記したレジスタ３１〜３
９と判別の対象となるワードの関係を説明する。本実施
例では、ビットインデックスは、ＭＳＢ（最上位ビッ
ト）が“０”でＬＳＢ（最下位ビット）が“１５”とな
るような並びとしている。

【００２２】この図２に示した例の場合、ポジション入
力レジスタ３２の値が“７”となっている。したがっ
て、ワード入力レジスタ３１に入力されたあるワード４
１の８番目に位置するビット“７”が処理の開始位置と
なる。また、カウント入力レジスタ３３に入力された数
値が“５”なので、５ビット分のビット列が処理の対象
となる。更にディレクション入力レジスタ３４に入力さ
れたデータがフォワード（forward ）なので、処理の開
始位置から最下位ビットの方に向かう方向すなわち図で
矢印４２の方向に５ビット分だけ処理が行われることに
なる。ビットパターン入力レジスタ３５の内容は“１”
となっているので、処理対象となるビットは“１”であ
る。

【００２３】このような設定条件の下で、イナフ出力レ
ジスタ３６には信号“０”が格納される。これは、ビッ
トパターン“１”がカウント値“５”と等しい数だけ連
続して計数されないからである。また、コンティニュー
出力レジスタ３７にも信号“０”が格納される。これ
は、ワード４１の８番目に位置するビット“７”（開始
点）から５ビットをカウントしてもワード４１の最下位
ビットまで到達せず、したがって処理の対象となるビッ
ト列（５ビット）が次のワードに食い込む可能性がない
からである。

【００２４】Ｓレングス出力レジスタ３８には信号
“３”が格納される。これは、開始点からビットパター
ン“１”が３つ連続しているからである。スタートポジ
ション出力レジスタ３９には信号“７”が格納される。

【００２５】図３は他のワード４３についての処理の様
子を表わしたものである。この例ではディレクション入
力レジスタ３４の内容がバックワード（backward）とな
っており、処理の開始位置から最上位ビットの方向すな
わち図で矢印４４の方向にビットのスキャンが行われ
る。また、この図３に示した例ではＳレングス出力レジ
スタ３８に信号“１”が格納される。これは、開始位置
１１からビットパターン“１”の連続性を見てみると１
ビットだけに止まるからである。

【００２６】図４は、更にもう１つのワード４５につい
ての処理の様子を表わしたものである。この例ではポジ
ション入力レジスタ３２の内容が“１２”であり、最上
位ビットから１３番目のビットが処理の開始点となる。
このため、矢印４２方向（forward ）に処理をしていく
とすると、ビット“１”を“５”カウントする前にワー
ド４５の最下位ビットに到達してしまう。したがって、
次のワード４６の先頭のビットが仮に“１”であればビ
ットパターン“１”が５つ連続することになる。そこ
で、この場合には開始位置からワードの境界までそのビ
ットパターンが続いていることをもって、イナフ出力レ
ジスタ３６の内容が“１”とされるようになっている。

【００２７】図５は、以上のような制御を行うビットパ
ターン処理装置の動作の様子を表わしたものである。ま
ず図１に示したＣＰＵ２２は各出力レジスタ３６〜３９
の初期化を行う（ステップＳ１０１）。このときイナフ
出力レジスタ３６およびＳレングス出力レジスタ３８に
は信号“０”がセットされる。また、スタートポジショ
ン出力レジスタ３９にはポジション入力レジスタ３２の
内容がセットされる。図２に示した例ではスタートポジ
ション出力レジスタ３９に数値“７”がセットされるこ
とになる。

【００２８】次にカウント入力レジスタ３３の値が
“０”であるかどうかが判別される（ステップＳ１０
２）。“０”であれば（Ｙ）、カウントする必要がない
ので処理を終了させる（エンド）。

【００２９】“０”でないならば（Ｎ）、コンティニュ
ー出力レジスタ３７とカウント入力レジスタ３３をそれ
ぞれセットする（ステップＳ１０３）。このときの論理
を次に説明する。

【００３０】まず、（ｉ）ディレクション入力レジスタ
３４に入力されたデータがフォワード（forward ）であ
るときを説明する。このときには、ポジション入力レジ
スタ３２の内容とカウント入力レジスタ３３の内容が加
算され、これらが“１６”よりも大きいかどうかが判別
される。そして“１６”よりも大きい場合にはコンティ
ニュー出力レジスタ３７に信号“１”をセットし、カウ
ント入力レジスタ３３には数値“１６”からポジション
入力レジスタ３２にセットされた数値を減算した値がセ
ットされる。これ以外の場合には、コンティニュー出力
レジスタ３７に信号“０”をセットする。

【００３１】図２に示した例では、ポジション入力レジ
スタ３２の内容とカウント入力レジスタ３３の内容の加
算は“７＋５”で“１２”となる。これは“１６”より
大きくはない。したがって、この例ではコンティニュー
出力レジスタ３７に信号“０”がセットされることにな
る。

【００３２】図４に示した例についても説明する。この
例ではポジション入力レジスタ３２の内容とカウント入
力レジスタ３３の内容の加算は“１２＋５”で“１７”
となる。これは“１６”より大きい。したがって、この
例ではコンティニュー出力レジスタ３７に信号“１”が
セットされることになる。

【００３３】次に、（ｉｉ）ディレクション入力レジス
タ３４に入力されたデータがバックワード（backward）
であるときを説明する。このときには、ポジション入力
レジスタ３２の値からカウント入力レジスタ３３の値が
減算されてこれに“１”が加算された内容が“０”より
も小さいかどうかがチェックされる。これが“０”より
も小さければコンティニュー出力レジスタ３７に信号
“１”がセットされる。そしてカウント入力レジスタ３
３にはポジション入力レジスタ３２の値に“１”を加算
した値がセットされる。これ以外の場合には、コンティ
ニュー出力レジスタ３７に信号“１”をセットする。

【００３４】図３に示した例では、ポジション入力レジ
スタ３２の値からカウント入力レジスタ３３の値が減算
されると、“１１−５”であり、これに“１”を加えた
値は“０”よりも大きい。したがって、この例ではコン
ティニュー出力レジスタ３７に信号“０”がセットされ
ることになる。

【００３５】以上説明したステップＳ１０３の作業が終
了したら、カウント入力レジスタ３３に格納された値と
等しい回数だけ処理が繰り返されたかどうかがチェック
される（ステップＳ１０４）。このような回数だけチェ
ックが行われた場合には（Ｙ）、カウント入力レジスタ
３３の値とＳレングス出力レジスタ３８の値が等しいか
どうかがチェックされ、等しい場合にはイナフ出力レジ
スタ３６に信号“１”をセットし、これ以外の場合には
“０”をセットする（ステップＳ１０５）。そして、全
作業を終了させることになる（エンド）。

【００３６】これに対して前記した回数だけチェックが
繰り返されてはいない場合（ステップＳ１０４；Ｎ）、
ポジション入力レジスタ３２の示す開始位置のビットだ
け取り出すためのマスク・パターンが生成される（ステ
ップＳ１０６）。そして、このマスク・パターンを用い
てワード入力レジスタ３１におけるポジション入力レジ
スタ３２の示す位置のビットは、ビットパターン入力レ
ジスタ３５の内容と一致するかどうかがチェックされる
（ステップＳ１０７）。

【００３７】このチェックの結果、一致しなかった場合
には（Ｎ）、すでにシーケンスが見つかっているかどう
かが判別され（ステップＳ１０８）、見つかっていれば
（Ｙ）ステップＳ１０５に進む。見つかっていない場合
には（Ｎ）、ポジション入力レジスタ３２の内容を更新
して（ステップＳ１０９）、ステップＳ１０４に戻る。
ここでポジション入力レジスタ３２の内容の更新とは、
ディレクション入力レジスタ３４に入力されたデータが
フォワード（forward ）のときは、内容を“１”だけイ
ンクリメントすることであり、バックワード（backwar
d）のときには“１”だけデクリメントすることであ
る。

【００３８】一方、ステップＳ１０７でポジション入力
レジスタ３２の示す位置のビットがビットパターン入力
レジスタ３５の内容と一致した場合（Ｙ）には、このス
テップが初めての実行であるかどうかがチェックされる
（ステップＳ１１０）。そして、初めての実行であれば
（Ｙ）、すでにシーケンスを見つけた旨のフラグをたて
て、スタートポジション出力レジスタ３９にポジション
入力レジスタ３２の示す値をセットする（ステップＳ１
１１）。そして、ステップＳ１０９で示したと同様にポ
ジション入力レジスタ３２の内容を更新する（ステップ
Ｓ１１２）。ステップＳ１１０で初めての実行ではない
と判別された場合（Ｎ）も同様である。

【００３９】ステップＳ１１２の更新作業が終了した
ら、Ｓレングス出力レジスタ３８の値が“１”だけイン
クリメントされ（ステップＳ１１３）、ステップＳ１０
４に戻る。

【００４０】以上説明した実施例では１ワードを１６ビ
ットとしたが、これ以外のビット構成であってもよいこ
とはもちろんである。また実施例ではメインＣＰＵのプ
ログラム制御によってビットパターン処理部を構成した
が、現実にＣＰＵとレジスタ群によってこれらを構成す
るようにしてもよい。

【００４１】

【発明の効果】以上説明したように本発明によれば、ビ
ット列に対して１ビットずつそれらの内容をチェックす
る必要なく、これらをワード単位で処理して必要な結果
を得ることができるので、処理が高速化する。また、こ
れにより、システムの柔軟性を確保することもできる。

【図面の詳細な説明】

【図１】ビットパターン処理装置の回路構成の概要を表
わしたブロック図である。

【図２】あるワードとこれに対する各レジスタの内容の
関係を示した説明図である。

【図３】他のワードとこれに対する各レジスタの内容の
関係を示した説明図である。

【図４】更に他のワードとこれに対する各レジスタの内
容の関係を示した説明図である。

【図５】ビットパターン処理装置の制御の流れを示した
流れ図である。

【符号の説明】

１２ メインＣＰＵ １７ メインメモリ １９ ディスク ２１ ビットパターン処理部 ３１ ワード入力レジスタ ３２ ポジション入力レジスタ ３３ カウント入力レジスタ ３４ ディレクション入力レジスタ ３６ イナフ出力レジスタ ３７ コンティニュ出力レジスタ ３８ Ｓレングス出力レジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ワード単位でビット列を入力するワード
   入力レジスタと、このワードにおける処理するビットの
   開始位置を指示するための位置情報を入力するポジショ
   ン入力レジスタと、前記開始位置から処理するビットの
   終了位置までの長さをカウント値として入力するカウン
   ト入力レジスタと、前記処理するビットのカウント方向
   を入力するディレクション入力レジスタと、前記ワード
   入力レジスタに入力されたワードに対して前記カウント
   値を満たす数のビットが存在するかどうかあるいは前記
   開始位置からワードの境界までそのビットパターンが続
   いているかどうかを判別するイナフ判別手段と、このイ
   ナフ判別手段の判別結果を登録するイナフ出力レジスタ
   と、前記ワード入力レジスタに入力されたワードの処理
   の対象となるビット列が前記カウント値との関係で次に
   入力するワードに続く可能性があるかどうかを判別する
   コンティニュー判別手段と、このコンティニュー判別手
   段の判別結果を登録するコンティニュー出力レジスタ
   と、前記処理するビットの開始位置からビットのカウン
   ト方向に同一ビットがいくつ連続するかを判別するシー
   ケンシャル・レングス判別手段と、このシーケンシャル
   ・レングス判別手段の判別結果を登録するシーケンシャ
   ル・レングス出力レジスタとを具備することを特徴とす
   るビットパターン処理装置。