JP3008094B2 - リミッタ回路 - Google Patents

リミッタ回路

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JP3008094B2 JP10159351A JP15935198A JP3008094B2 JP 3008094 B2 JP3008094 B2 JP 3008094B2 JP 10159351 A JP10159351 A JP 10159351A JP 15935198 A JP15935198 A JP 15935198A JP 3008094 B2 JP3008094 B2 JP 3008094B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は,アナログ信号を扱
うMOS型の集積回路に関する。さらに詳しくは,出力
の振幅制限を行う所謂リミッタ回路に関する。
【0002】
【従来の技術】先ず最初に本発明の背景を明らかにする
ために,従来一般的に用いられるリミッタ回路を図10
に示す。この回路は例えば,日本放送協会編「NHKテ
レビ技術教科書(上)」,1989 P288,に見ら
れるように,入力の振幅をダイオードの順方向電圧降下
を利用して制限し,出力振幅とするものである。図10
の入力に信号を入力した場合,ダイオード16,17の
順方向電圧降下より小さいの入力振幅では,ダイオード
に電流が流れないので入力電圧の振幅がそのまま出力振
幅となる。ダイオード16,17の順方向電圧降下より
大きい入力電圧が入ってくると,ダイオード16,17
に電流が流れ抵抗18で電圧が降下する。ダイオード
は,流れる電流値に関わらずほぼ一定の順方向電圧降下
を生じるので,出力は,入力振幅によらずダイオードの
順方向電圧降下にクリップされる。
【0003】
【発明が解決しようとする課題】図10の回路では,出
力振幅の制限値が,例えば0.65V程度と大きい。こ
の出力振幅の制限値は,ダイオードの順方向電圧降下に
よって決まっているので,自由に設定が出来ない。又,
グランド電位に接続された,二方向のダイオード16,
17を,標準的なCMOSプロセスでは同時には製造出
来ないという問題点があった。
【0004】更に図10の回路は,入力をインピーダン
スの低い電圧源で駆動し,出力にはインピーダンスの高
い素子を接続して,電圧として出力する必要がある。即
ち,図10の回路は,電流で入力し電流で出力するよう
な用途には,適さない。そこで本発明では,レベルを自
由に設定することが可能で,MOSトランジスタにより
構成され,電流で入出力を行なうリミッタ回路を提供す
ることを目的とする。
【0005】
【課題を解決するための手段】上述した従来の技術の問
題点を解決し,本発明の目的を達成するために,図1に
示す手段を講じた。即ち本発明によるリミッタ回路に
は,電流を制限する為のトランジスタMS1を設けた。
図1の回路は,MS2とMT2の2個のトランジスタで
所謂カレントミラーを構成し,MS2に流れる電流とM
T2に流れる電流比が,MS2のサイズとMT2のサイ
ズの比になる様にしている。
【0006】入力端子からの電流が,MS1に流しうる
電流より小さい場合は,入力端子からの電流IinがM
S2に流れる。MS2とMT2はカレントミラー回路
で,MS2とMT2はゲート−ソース電極間電圧(以下
Vgs)が等しいので流れる電流はサイズ比に比例し,
出力電流Ioutは,入力電流Iinに比例した電流と
なる。
【0007】入力電流Iinが増加すると,MS2のV
gsは増加する。一方MS1のゲート電圧は,一定固定
されているので,結局MS1のVgsは減少していく。
MS1に流すことが出来る電流はVgsに依存しVgs
が減るとMS1に流し得る電流は減るので,入力電流I
inがさらに増加しMS1のVgsがさらに減少する
と,MS1に流し得る電流と入力電流Iinが釣り合い
それ以上の電流は流せなくり,出力電流Ioutは一定
値のままになる。
【0008】図1の入力電流Iinと出力電流Iout
の関係は,図3に示すように,入力電流Iinが一定値
(Ia)より小さいときは,入力電流Iinと出力電流
Ioutは比例するが,入力電流Iinが一定値(I
a)より大きくなっても出力電流Ioutは一定値より
大きくならない。
【0009】
【発明の実施の形態】本発明によるリミッタ回路を図1
に示す。入力電流IinをMS1を通してMS2に流
す。出力電流Ioutは,MS2に比例した電流を流す
ようにMS2と同じVgsを与えた,MT2から取り出
す。定電流Irefに直列に接続したMR1,MR2
は,それぞれゲート電極とドレイン電極が共通に接続し
ているので,それぞれのVgsは一定値になる。MS1
のゲート電圧には,MR1のVgsとMR2のVgsを
加算した値の一定の電圧を印可する。
【0010】MS1は,ゲート電圧が固定されているの
で,流れる電流値は,一定限度を超えない。
【0011】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図1,図2は本発明によるリミッタ回
路の一実施例を示す回路図である。図3は,図1,図2
の入力電流Iinと出力電流Ioutの関係を示してい
る。先ず図1の回路構成について説明する。MR1,M
R2,MS1,MS2,MT2はMOSトランジスタを
示す。それぞれのMOSトランジスタの閾値電圧(以下
Vth)は,異なっていてもよいが,同じとしても一般
性を失わない。特にゲート電極が共通のトランジスタM
S1とMR1,ソース電極が共通にGND電位に接続さ
れてるMS2とMR2とMT2は,同じVthとすると
流れる電流がサイズのみで決まり説明が容易になるの
で,以下Vthは同じとして説明する。MS1は,ドレ
イン電極が入力端子に接続され,ゲート電極がMR1の
ゲート電極とドレイン電極とに共通に接続され,ソース
電極がMS2のゲート電極とドレイン電極とに共通に接
続する。MS2は,ソース電極がGND電位に接続す
る。
【0012】MT2は,ドレイン電極が出力端子に接続
され,ゲート電極がMS2のゲート電極とソース電極に
共通に接続され,ソース電極がGND電位に接続する。
MR1は,ドレイン電極とゲート電極が共通に定電流I
refの一端に接続され,ソース電極はMR2のゲート
電極とドレイン電極とに共通に接続する。MR2のソー
ス電極は,GND電位に接続する。定電流Irefの他
端は,GND電位基準の電源1の一端に接続している。
【0013】次に図1の回路機能について説明する。I
refとMR1,MR2はMS1のゲート電圧を作成し
ている。良く知られているようにMOSトランジスタの
ドレインーソース間の電流(以下Ids)は,閾値電圧
(以下Vth)とVgs,利得係数(以下β)をパラメ
ータとして, Ids=(β/2)*(Vgs−Vth)^2 (1) で表現される。(^はべき乗を表す。) (1)式から明らかなようにIdsが一定ではVgs−
Vthは一定値になる。MR1,MR2には,Iref
から一定の電流値が流れているのでMR1のゲート電圧
即ちMS1のゲート電圧は一定値(固定電位)になる。
Irefは,例えばVgsを固定電圧としたMOSトラ
ンジスタのドレイン−ソース間で容易に実現できる。
【0014】入力電流IinがMS1が流しうる電流値
より小さい場合は,図1の回路は,MS1が無い場合と
同様に,入力電流IinはMS1を通してMS2に流れ
る。ゲート電極が共通に接続されているMS2とMT2
からなる回路は,所謂カレントミラー回路と呼ばれる回
路で,MS2,MT2共にVgsが等しいので(1)式
から,MS2,MT2のトランジスタを流れる電流は,
βの比に従う。MT2に流れ込む出力電流Ioutは入
力電流Iinに比例して流れる。
【0015】入力電流Iinを大きくしていくと,
(1)式よりMS2のVgsは大きくなっていく。MS
1は,ソース電極がMS2のゲート電極に,ゲート電極
が固定電位となっているので,MS2のVgsが大きく
なると,MS1のVgsは小さくなり,(1)式よりM
S1のIds即ちMS1に流しうる電流値が,小さくな
る。さらに入力電流Iinを大きくし,MS1に流しう
る電流値と入力電流Iinが釣り合うと,それ以上入力
電流Iinを増加させてもMS1を流れる電流値は増加
しない。
【0016】図1の入力電流Iinと出力電流Iout
の関係は,図3に示すように,入力電流Iinが一定値
Iaより小さい場合には,入力電流Iinと出力電流I
outは比例する。入力電流Iinが一定値Iaより大
きくなると出力電流Ioutは一定値Ibになる。Ia
とIbの設定は,Irefの値,MS1,MS2,MR
1,MR2,MT2のサイズにより自由に設定できる。
MS1,MS2,MR1,MR2,MT2のβを各々β
S1,βS2,βR1,βR2,βT2とする。Iaの
値は,MS1にIaが流れた時MS1とMR1のゲート
電圧は同じなので,(1)式から各々のトランジスタの
Vgsを求めることにより, √((2*Ia)/(βS1))+Vth +√((2*Ia)/(βS2))+Vth =√((2*Iref)/(βR1))+Vth +√((2*Iref)/(βR2))+Vth (2) 各々のトランジスタのVthを同じとすると √((2*Ia)/(βS1))+√((2*Ia)/(βS2)) =√((2*Iref)/(βR1))+√((2*Iref)/(βR2)) (3) (2)又は(3)式を満たすようにすればIaは設定で
きる。Ibは,MS2とMR2のサイズ比から Ib=Ia*βT2/βS2 (4) と設定できる。
【0017】図2の回路は,図1の回路にトランジスタ
ML1,ML2を追加している。ML1は,ドレイン電
極とゲート電極を共通に入力端子に接続し,ソース電極
はML2のゲート電極とソース電極に共通に接続してい
る。ML2のソース電極は,GND電位に接続してい
る。ML1,ML2以外の部分は,図1の回路と図2の
回路は同一である。
【0018】図2の回路では,入力電流IinがMS1
が流しうる電流を超えた時に,入力電流IinをML
1,ML2の方に流すようにしている。図1の回路で
は,入力電流Iinは,MS1が流し得る電流値Iaを
超えることは出来ない。図2の回路では,入力電流Ii
nがMS1が流し得る電流Iaを超えると,超えた分は
ML1,ML2の方に流すことが出来る。
【0019】入力電流Iinは,MOSトランジスタの
飽和動作時の定電流特性を利用するして作成する場合が
多い。MOSトランジスタは,飽和動作時のみ定電流特
性を示す。入力電流IinをMOSトランジスタで実現
し,入力電流IinをMS1が流しうる電流値Iaより
大きくしようとした場合,図1の回路図では,Iin>
Iaの条件を受け付けず,入力電流Iinを作成してい
るMOSトランジスタが飽和動作から非飽和動作になり
定電流特性から外れる。一方図2の回路では,入力電流
IinをMS1が流しうる電流値Iaよりも大きくでき
るので,入力電流Iinを作成しているMOSトランジ
スタを常に飽和動作で定電流動作をさせることができ
る。
【0020】図4は,図1で,N型MOSトランジスタ
で構成している回路を,P型MOSトランジスタで構成
したものである。入力電流Iin,出力電流Ioutの
向きを,図1の逆にすることができる。図4で,図1と
同じ符号をつけたトランジスタは,図1と全く同じ機能
を果たし,電流値の設定も(2),(3),(4)式で
設定できる。
【0021】図5は,図2で,N型MOSトランジスタ
で構成している回路を,P型MOSトランジスタで構成
したものである。入力電流Iin,出力電流Ioutの
向きを,図2の逆にすることができる。図5で,図2と
同じ符号をつけたトランジスタは,図2と全く同じ機能
を果たし,電流値の設定も(2),(3),(4)式で
設定できる。
【0022】図6は,図2の回路に,ドレイン電極を出
力端子に接続し,ゲート電極をMR2のゲート電極とソ
ース電極に共通に接続し,ソース電極をMT2のドレイ
ン電極に接続したMT1を追加している。MT1は,所
謂カスケードトランジスタでMT2のドレイン電圧の変
動を抑える働きをする。図2の回路のようにMT1が無
い場合,MT2のドレイン電極即ち出力端子の電圧は不
定で,GND電位から電源電圧まで大きく変動する可能
性がある。一方,図6の回路では,MT1のゲート電極
は,MR2のゲート電極に接続されており,図1の説明
で前述したように固定電位にしている。MT1のゲート
−ソース間電圧Vgsは,出力電流IoutをIdsと
して(1)式に代入した分しか変動せず,MT1のソー
ス電極の変動即ちMT2のドレイン電極の変動巾は,図
2の回路に比べて小さい。
【0023】図6の回路においても,図1のN型MOS
トランジスタを図4のP型MOSトランジスタに変更し
たのと同様に,また図2のN型MOSトランジスタを図
5のP型MOSトランジスタに変更したのと同様に,全
てのトランジスタをN型MOSトランジスタをP型トラ
ンジスタに変更することが可能である。図6の回路をP
型NOSトランジスタで構成する回路は,図5の回路
に,図6の回路でMT1に相当するトランジスタ,即ち
ドレイン電極を出力端子に接続し,ゲート電極をMR2
のゲート電極とソース電極に共通に接続し,ソース電極
をMT2のドレイン電極に接続するP型MOSトランジ
スタを追加する。
【0024】図7は,本発明によるリミッタ回路2の出
力Aとリミッタ回路3の出力Bを結線して出力Cとして
る。リミッタ回路2は入力Aと出力Aを持ち,リミッタ
回路3は,入力Bと出力Bを持つ。リミッタ回路2,3
は電流出力なので出力Aと出力Bを結線することで出力
電流は加算(あるいは減算)して出力Cとすることが出
来る。また,その他の電流入出力の回路,例えば定電流
源などを入力あるいは出力に直接接続して加減算させる
ことも可能である。
【0025】図8は,本発明によるリミッタ回路を,受
信回路11にリミッタ回路2として適用した例である。
受信回路11は,入力4の信号を利得制御増幅回路(A
GC)5で増幅した後,検出回路(DET)6で検出を
行い出力10に出力する。AGC5の制御は,入力4の
信号を増幅回路(AMP)7で増幅しフィルタまたはピ
ークホールド回路(FIL)8で信号の平均値またはピ
ーク値を保持しリミッタ回路2を通してAGC5の制御
入力に入力することで行なう。
【0026】受信回路11に入力される信号の振幅は,
送信機と受信回路11との距離により大きく異なり,例
えば,フォトダイオードの検出電圧や通信回線等では最
小数10μボルトの微弱信号から最大数ボルトの大信号
となる。受信回路11では,入力振幅の大きい場合には
AGC5の利得をさげ,入力振幅が小さい場合にはAG
C5の利得を大きくしてAGC5の出力がほぼ一定にな
るようにしている。一方,リミッタ回路2には,AMP
7,FIL8を通しての入力振幅の大小がそのまま入力
される。入力振幅の大小は前述したように3桁以上の広
がりがあるので,リミッタ回路2では出力を制限し,オ
ーバーフローしないようにしている。本発明によるリミ
ッタ回路2は,トランジスタのサイズを設定するだけで
出力電流の制限量を任意に設定できる。
【0027】AGC5では,トランジスタの相互コンダ
クタンスgmを制御して利得を制御する。一般に,トラ
ンジスタの相互コンダクタンスgmは,トランジスタの
構造がバイポーラ型かMOS型かを問わずトランジスタ
を流れる電流をパラメータとして変化する。本発明のリ
ミッタ回路2は,出力が電流で得られるので,リミッタ
回路2の出力電流で,AGC5の中のトランジスタのg
mを直接制御できる。
【0028】図9は,本発明によるリミッタ回路を,受
信回路15に,リミッタ回路2として適用した例を示
す。入力端子4には,信号成分として数10kHzから
数10MHzの周期を持つ信号が入力される。図8の受
信回路11と同様に,受信回路15に入力される信号の
振幅は,送信機と受信回路15との距離により大きく異
なり,入力端子4が,例えばフォトダイオードや通信回
線等に接続されると,入力振幅は,最小数10μボルト
の微弱信号から最大数ボルトの大信号まで大幅に異な
る。受信回路15の内部では,入力信号を低雑音増幅器
12で増幅し,次に本発明によるリミッタ回路2で振幅
を一定値以下に制限し,信号成分の周期に同調したバン
ドパスフィルタ13で信号成分のみを抽出し,検波回路
14で検波を行い,出力端子10に出力する。
【0029】リミッタ回路2は,バンドパスフィルタ1
3の入力の振幅がオーバーフローし,フィルタ特性が極
端に劣化するのを防いでいる。扱う信号レベルが微小な
ので,リミッタ回路2には,振幅制限値の絶対値を小さ
くすることが要求される。本発明によるリミッタ回路2
は,前述したようにトランジスタサイズを調整すること
で,振幅制限値を任意に小さく設定出来る。
【0030】
【発明の効果】以上説明したように,本発明によれば,
振幅制限値をトランジスタサイズの設定で自由に設定出
来るため,数μAオーダーの低い振幅制限値を設定した
リミッタ回路の用途に適する。本発明のリミッタ回路
は,電流で入出力を行なうので,入力端子あるいは出力
端子をその他の電流入出力回路と直接接続するだけで,
加減算が可能で,出力電流でトランジスタに流れる電流
を直接制御することも出来る。また,すべてMOSトラ
ンジスタで構成しているので,MOS集積回路化に適す
る。
【図面の簡単な説明】
【図1】本発明の実施例の回路図を示す。
【図2】本発明の実施例の回路図を示す。
【図3】図2,図5,図6の回路の入出力特性図を示
す。
【図4】本発明の実施例の回路図を示す。
【図5】本発明の実施例の回路図を示す。
【図6】本発明の実施例の回路図を示す。
【図7】本発明の実施例の回路図を示す。
【図8】本発明の実施例の回路図を示す。
【図9】本発明の実施例の回路図を示す。
【図10】従来の技術の回路図を示す。
【符号の説明】
1 電源 2 リミッタ回路 3 リミッタ回路 4 入力端子 5 利得制御増幅回路 6 検出回路 7 増幅回路 8 フィルタまたはピークホールド回路 10 出力端子 11 受信回路 12 低雑音増幅回路 13 バンドパスフィルタ 14 検波回路 15 受信回路 16,17 ダイオード 18 抵抗 MT1,MT2,MR1,MR2 MOSトランジスタ MS1,MS2,ML1,ML2 MOSトランジスタ Iin 入力電流 Iout 出力電流 Iref 値Irefを持つ定電流源

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 ドレイン電極が入力端子に接続されゲー
    ト電極が第3のMOSトランジスタのゲート電極とドレ
    イン電極とに共通に接続されソース電極が第2のMOS
    トランジスタのゲート電極とドレイン電極とに共通に接
    続された第1のMOSトランジスタと,ソース電極が電
    源の一端に接続された前記第2のMOSトランジスタ
    と,ソース電極が第4のMOSトランジスタのゲート電
    極とドレイン電極とに共通に接続された前記第3のMO
    Sトランジスタと,ソース電極が電源の一端に接続され
    た前記第4のMOSトランジスタと,ドレイン電極が出
    力端子に接続されゲート電極が前記第2のMOSトラン
    ジスタのゲート電極とドレイン電極とに共通に接続され
    ソース電極が電源の一端に接続された第5のMOSトラ
    ンジスタと,一端が電源の他端に接続され他端が前記第
    3のトランジスタのゲート電極とドレイン電極とに共通
    に接続された定電流源とで構成されていることを特徴と
    するリミッタ回路。
  2. 【請求項2】 ドレイン電極とゲート電極が前記第1の
    MOSトランジスタのドレイン電極と入力端子とに共通
    に接続されソース電極が第7のMOSトランジスタのゲ
    ート電極とドレイン電極に共通に接続された第6のトラ
    ンジスタと,ソース電極が電源の一端に接続された前記
    第7のMOSトランジスタとで構成した請求項1記載の
    リミッタ回路。
  3. 【請求項3】 ドレイン電極が出力端子に接続されソー
    ス電極が前記第5のトランジスタのドレイン電極に接続
    されゲート電極が前記第3のトランジスタのゲート電極
    とドレイン電極に共通に接続された第8のMOSトラン
    ジスタとで構成した請求項1記載のリミッタ回路。
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