JP3004968B2 - プロセッサ - Google Patents
プロセッサInfo
- Publication number
- JP3004968B2 JP3004968B2 JP24353698A JP24353698A JP3004968B2 JP 3004968 B2 JP3004968 B2 JP 3004968B2 JP 24353698 A JP24353698 A JP 24353698A JP 24353698 A JP24353698 A JP 24353698A JP 3004968 B2 JP3004968 B2 JP 3004968B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- arithmetic
- controller
- microcontroller
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Microcomputers (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、データ依存のクロ
ックゲーティング機能を備えたプロセッサに関するもの
である。
ックゲーティング機能を備えたプロセッサに関するもの
である。
【０００２】
【従来の技術】プロセッサの中のある回路ブロックを動
作させる必要がない場合には該回路ブロックへのクロッ
ク信号の供給を停止するクロックゲーティング技術が知
られている。この技術によれば、プロセッサの消費電力
を低減することができる。
作させる必要がない場合には該回路ブロックへのクロッ
ク信号の供給を停止するクロックゲーティング技術が知
られている。この技術によれば、プロセッサの消費電力
を低減することができる。
【０００３】特開平８−６５４９６号公報に開示された
画像処理装置は、２個の回路ブロックを備え、複数の動
作モードの各々において少なくとも一方の回路ブロック
へのクロック信号の供給が停止されるものである。いず
れの動作モードであるかは、画像処理装置の外部から与
えられる動作モード信号により指定される。
画像処理装置は、２個の回路ブロックを備え、複数の動
作モードの各々において少なくとも一方の回路ブロック
へのクロック信号の供給が停止されるものである。いず
れの動作モードであるかは、画像処理装置の外部から与
えられる動作モード信号により指定される。
【０００４】特開平５−３２４８７１号公報に開示され
たマイクロコンピュータは、中央処理装置（ＣＰＵ）と
複数の周辺ハードウェアとを備え、各周辺ハードウェア
の内部にコア部分とクロックコントローラとを設けた構
成を採用したものである。各クロックコントローラは、
ＣＰＵによって選択された時点からタイマで決定される
所定の時間内に限ってコア部分へのクロック信号の供給
を許容する。
たマイクロコンピュータは、中央処理装置（ＣＰＵ）と
複数の周辺ハードウェアとを備え、各周辺ハードウェア
の内部にコア部分とクロックコントローラとを設けた構
成を採用したものである。各クロックコントローラは、
ＣＰＵによって選択された時点からタイマで決定される
所定の時間内に限ってコア部分へのクロック信号の供給
を許容する。
【０００５】
【発明が解決しようとする課題】ＭＰＥＧ（Moving Pic
ture Experts Group）に準拠したビデオエンコーダは、
動き予測、ＤＣＴ（Discrete Cosine Transform）、量
子化、可変長符号化等のための多数の演算ユニットを備
えたものである。各演算ユニットの処理時間は画像デー
タに依存することが知られている。ところが、上記従来
の画像処理装置及びマイクロコンピュータは、いずれも
データに依存したクロックゲーティングを実現できなか
った。
ture Experts Group）に準拠したビデオエンコーダは、
動き予測、ＤＣＴ（Discrete Cosine Transform）、量
子化、可変長符号化等のための多数の演算ユニットを備
えたものである。各演算ユニットの処理時間は画像デー
タに依存することが知られている。ところが、上記従来
の画像処理装置及びマイクロコンピュータは、いずれも
データに依存したクロックゲーティングを実現できなか
った。
【０００６】本発明の目的は、データ依存のクロックゲ
ーティング機能を備えたプロセッサを提供することにあ
る。
ーティング機能を備えたプロセッサを提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、演算ユニットの動作状況を演算コントロ
ーラで監視し、該演算ユニットが実動作している間だけ
該演算ユニットへのクロック信号の供給を許容すること
としたものである。
に、本発明は、演算ユニットの動作状況を演算コントロ
ーラで監視し、該演算ユニットが実動作している間だけ
該演算ユニットへのクロック信号の供給を許容すること
としたものである。
【０００８】具体的には、本発明に係るプロセッサは、
次のような演算ユニットと、マイクロコントローラと、
演算コントローラと、クロックコントローラとを備えた
構成を採用したものである。すなわち、演算ユニット
は、データに演算処理を施し、かつ該演算処理の状況を
表すステータス信号を供給する機能を有するユニットで
ある。マイクロコントローラは、演算起動信号を発行す
る機能を有するものである。演算コントローラは、マイ
クロコントローラから発行された演算起動信号を受け取
った場合にはリクエスト信号をアサートし、かつ演算ユ
ニットから供給されたステータス信号が所定の終了条件
を満たすか否かを判定して終了条件を満たす場合にはリ
クエスト信号をネゲートするためのコントローラであ
る。クロックコントローラは、リクエスト信号がアサー
トされた場合には演算ユニットが演算処理を実行できる
ように該演算ユニットへクロック信号を供給し、かつリ
クエスト信号がネゲートされた場合には演算ユニットへ
のクロック信号の供給を停止するためのコントローラで
ある。
次のような演算ユニットと、マイクロコントローラと、
演算コントローラと、クロックコントローラとを備えた
構成を採用したものである。すなわち、演算ユニット
は、データに演算処理を施し、かつ該演算処理の状況を
表すステータス信号を供給する機能を有するユニットで
ある。マイクロコントローラは、演算起動信号を発行す
る機能を有するものである。演算コントローラは、マイ
クロコントローラから発行された演算起動信号を受け取
った場合にはリクエスト信号をアサートし、かつ演算ユ
ニットから供給されたステータス信号が所定の終了条件
を満たすか否かを判定して終了条件を満たす場合にはリ
クエスト信号をネゲートするためのコントローラであ
る。クロックコントローラは、リクエスト信号がアサー
トされた場合には演算ユニットが演算処理を実行できる
ように該演算ユニットへクロック信号を供給し、かつリ
クエスト信号がネゲートされた場合には演算ユニットへ
のクロック信号の供給を停止するためのコントローラで
ある。
【０００９】本発明によれば、演算ユニットにおいて演
算処理に要する時間はデータに依存する。演算処理が早
く終了した場合には演算コントローラがリクエスト信号
を早期にネゲートする。したがって、クロックコントロ
ーラは、データに依存したクロックゲーティングを実現
できる。
算処理に要する時間はデータに依存する。演算処理が早
く終了した場合には演算コントローラがリクエスト信号
を早期にネゲートする。したがって、クロックコントロ
ーラは、データに依存したクロックゲーティングを実現
できる。
【００１０】
【発明の実施の形態】図１は、本発明に係るプロセッサ
の構成例を示している。図１のプロセッサは、マイクロ
コントローラ１０と、並列動作可能な第１、第２及び第
３回路ブロック１００，２００，３００と、クロックコ
ントローラ４００とを備えている。ＩＮＩＴはマイクロ
コントローラ１０に与えられる外部起動信号であり、Ｓ
ＹＳＣＬＫはマイクロコントローラ１０及びクロックコ
ントローラ４００に与えられるシステムクロック信号で
ある。マイクロコントローラ１０は、プログラム制御可
能であって、演算起動信号ＩＮＩＴ１及びパラメータ信
号ＰＲＭＴＲ１を第１回路ブロック１００へ、演算起動
信号ＩＮＩＴ２及びパラメータ信号ＰＲＭＴＲ２を第２
回路ブロック２００へ、演算起動信号ＩＮＩＴ３及びパ
ラメータ信号ＰＲＭＴＲ３を第３回路ブロック３００へ
それぞれ発行する。第１回路ブロック１００はデータ入
力ＤＩＮを受け取り、第３回路ブロック３００はデータ
出力ＤＯＵＴを供給する。第２回路ブロック２００は、
アドレスＡＤＲＳ１２を第１回路ブロック１００へ、ア
ドレスＡＤＲＳ２３を第３回路ブロック３００へそれぞ
れ供給する。ＤＡＴＡ１２は第１回路ブロック１００か
ら第２回路ブロック２００へ送られるデータであり、Ｄ
ＡＴＡ２３は第２回路ブロック２００から第３回路ブロ
ック３００へ送られるデータである。第１回路ブロック
１００は、リクエスト信号ＲＥＱ１をクロックコントロ
ーラ４００へ供給し、クロックコントローラ４００から
ノンゲーテッドクロック信号ＮＧＣＬＫ１及びゲーテッ
ドクロック信号ＧＣＬＫＡ１，ＧＣＬＫＭ１を受け取
る。第２回路ブロック２００は、リクエスト信号ＲＥＱ
２をクロックコントローラ４００へ供給し、クロックコ
ントローラ４００からノンゲーテッドクロック信号ＮＧ
ＣＬＫ２及びゲーテッドクロック信号ＧＣＬＫＡ２，Ｇ
ＣＬＫＭ２を受け取る。第３回路ブロック３００は、リ
クエスト信号ＲＥＱ３をクロックコントローラ４００へ
供給し、クロックコントローラ４００からノンゲーテッ
ドクロック信号ＮＧＣＬＫ３及びゲーテッドクロック信
号ＧＣＬＫＡ３，ＧＣＬＫＭ３を受け取る。
の構成例を示している。図１のプロセッサは、マイクロ
コントローラ１０と、並列動作可能な第１、第２及び第
３回路ブロック１００，２００，３００と、クロックコ
ントローラ４００とを備えている。ＩＮＩＴはマイクロ
コントローラ１０に与えられる外部起動信号であり、Ｓ
ＹＳＣＬＫはマイクロコントローラ１０及びクロックコ
ントローラ４００に与えられるシステムクロック信号で
ある。マイクロコントローラ１０は、プログラム制御可
能であって、演算起動信号ＩＮＩＴ１及びパラメータ信
号ＰＲＭＴＲ１を第１回路ブロック１００へ、演算起動
信号ＩＮＩＴ２及びパラメータ信号ＰＲＭＴＲ２を第２
回路ブロック２００へ、演算起動信号ＩＮＩＴ３及びパ
ラメータ信号ＰＲＭＴＲ３を第３回路ブロック３００へ
それぞれ発行する。第１回路ブロック１００はデータ入
力ＤＩＮを受け取り、第３回路ブロック３００はデータ
出力ＤＯＵＴを供給する。第２回路ブロック２００は、
アドレスＡＤＲＳ１２を第１回路ブロック１００へ、ア
ドレスＡＤＲＳ２３を第３回路ブロック３００へそれぞ
れ供給する。ＤＡＴＡ１２は第１回路ブロック１００か
ら第２回路ブロック２００へ送られるデータであり、Ｄ
ＡＴＡ２３は第２回路ブロック２００から第３回路ブロ
ック３００へ送られるデータである。第１回路ブロック
１００は、リクエスト信号ＲＥＱ１をクロックコントロ
ーラ４００へ供給し、クロックコントローラ４００から
ノンゲーテッドクロック信号ＮＧＣＬＫ１及びゲーテッ
ドクロック信号ＧＣＬＫＡ１，ＧＣＬＫＭ１を受け取
る。第２回路ブロック２００は、リクエスト信号ＲＥＱ
２をクロックコントローラ４００へ供給し、クロックコ
ントローラ４００からノンゲーテッドクロック信号ＮＧ
ＣＬＫ２及びゲーテッドクロック信号ＧＣＬＫＡ２，Ｇ
ＣＬＫＭ２を受け取る。第３回路ブロック３００は、リ
クエスト信号ＲＥＱ３をクロックコントローラ４００へ
供給し、クロックコントローラ４００からノンゲーテッ
ドクロック信号ＮＧＣＬＫ３及びゲーテッドクロック信
号ＧＣＬＫＡ３，ＧＣＬＫＭ３を受け取る。
【００１１】図２は、図１中の第１回路ブロック１００
の内部構成を示している。第１回路ブロック１００は、
演算コントローラ１１０と、演算ユニット１２０と、メ
モリ１３０とを備えている。演算コントローラ１１０
は、マイクロコントローラ１０からＩＮＩＴ１及びＰＲ
ＭＴＲ１を、クロックコントローラ４００からＮＧＣＬ
Ｋ１をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ１を供給する。更に、演算コントローラ１１０
は、パラメータ設定信号ＰＳＥＴ１を演算ユニット１２
０へ供給し、演算ユニット１２０からステータス信号Ｓ
ＴＡＴ１を受け取る。演算ユニット１２０は、外部から
ＤＩＮを、クロックコントローラ４００からＧＣＬＫＡ
１をそれぞれ受け取り、アドレスＡＤＲＳ１１及びデー
タＤＡＴＡ１１をメモリ１３０へ供給する。メモリ１３
０は、例えばクロック同期のＳＲＡＭ（Static Random
Access Memory）であって、第２回路ブロック２００か
らＡＤＲＳ１２を、クロックコントローラ４００からＧ
ＣＬＫＭ１をそれぞれ受け取り、第２回路ブロック２０
０へＤＡＴＡ１２を供給する。
の内部構成を示している。第１回路ブロック１００は、
演算コントローラ１１０と、演算ユニット１２０と、メ
モリ１３０とを備えている。演算コントローラ１１０
は、マイクロコントローラ１０からＩＮＩＴ１及びＰＲ
ＭＴＲ１を、クロックコントローラ４００からＮＧＣＬ
Ｋ１をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ１を供給する。更に、演算コントローラ１１０
は、パラメータ設定信号ＰＳＥＴ１を演算ユニット１２
０へ供給し、演算ユニット１２０からステータス信号Ｓ
ＴＡＴ１を受け取る。演算ユニット１２０は、外部から
ＤＩＮを、クロックコントローラ４００からＧＣＬＫＡ
１をそれぞれ受け取り、アドレスＡＤＲＳ１１及びデー
タＤＡＴＡ１１をメモリ１３０へ供給する。メモリ１３
０は、例えばクロック同期のＳＲＡＭ（Static Random
Access Memory）であって、第２回路ブロック２００か
らＡＤＲＳ１２を、クロックコントローラ４００からＧ
ＣＬＫＭ１をそれぞれ受け取り、第２回路ブロック２０
０へＤＡＴＡ１２を供給する。
【００１２】図３は、図２中の演算コントローラ１１０
の内部構成を示している。演算コントローラ１１０は、
デコーダ１１１と、起動ラッチ１１２と、比較器１１３
と、論理ゲート１１４と、リクエストレジスタ１１５と
を備えている。デコーダ１１１は、マイクロコントロー
ラ１０からＩＮＩＴ１及びＰＲＭＴＲ１を、リクエスト
レジスタ１１５からＲＥＱ１を、クロックコントローラ
４００からＮＧＣＬＫ１をそれぞれ受け取り、ＰＳＥＴ
１を演算ユニット１２０へ供給する。更に、デコーダ１
１１は、終了条件信号ＥＣＯＮＤ１を比較器１１３へ供
給する。ＲＥＱ１がＬ（ロー）レベルである場合にＩＮ
ＩＴ１及びＰＲＭＴＲ１が有効とされてデコード動作が
開始する。起動ラッチ１１２は、１段又は複数段のフリ
ップフリップで構成され、パルス信号であるＩＮＩＴ１
をＮＧＣＬＫ１に同期してラッチする。したがって、起
動ラッチ１１２の出力は、そのフリップフロップ段数に
応じたＮＧＣＬＫ１のサイクル期間だけ、Ｈ（ハイ）レ
ベルにアサートされる。比較器１１３は、演算ユニット
１２０から供給されたＳＴＡＴ１と、デコーダ１１１か
ら供給されたＥＣＯＮＤ１とを比較する。比較器１１３
の出力は、ＳＴＡＴ１とＥＣＯＮＤ１とが一致する場合
にＨレベルにアサートされ、一致しない場合にＬレベル
にネゲートされる。論理ゲート１１４は、起動ラッチ１
１２の出力がＨレベルである場合又は比較器１１３の出
力がＬレベルである場合にＨレベルの信号を、そうでな
い場合にはＬレベルの信号をそれぞれリクエストレジス
タ１１５へ供給する。リクエストレジスタ１１５は、Ｎ
ＧＣＬＫ１に同期して論理ゲート１１４の出力をラッチ
する。リクエストレジスタ１１５の出力がＲＥＱ１であ
る。なお、初期状態ではＲＥＱ１がＬレベルにネゲート
されている。
の内部構成を示している。演算コントローラ１１０は、
デコーダ１１１と、起動ラッチ１１２と、比較器１１３
と、論理ゲート１１４と、リクエストレジスタ１１５と
を備えている。デコーダ１１１は、マイクロコントロー
ラ１０からＩＮＩＴ１及びＰＲＭＴＲ１を、リクエスト
レジスタ１１５からＲＥＱ１を、クロックコントローラ
４００からＮＧＣＬＫ１をそれぞれ受け取り、ＰＳＥＴ
１を演算ユニット１２０へ供給する。更に、デコーダ１
１１は、終了条件信号ＥＣＯＮＤ１を比較器１１３へ供
給する。ＲＥＱ１がＬ（ロー）レベルである場合にＩＮ
ＩＴ１及びＰＲＭＴＲ１が有効とされてデコード動作が
開始する。起動ラッチ１１２は、１段又は複数段のフリ
ップフリップで構成され、パルス信号であるＩＮＩＴ１
をＮＧＣＬＫ１に同期してラッチする。したがって、起
動ラッチ１１２の出力は、そのフリップフロップ段数に
応じたＮＧＣＬＫ１のサイクル期間だけ、Ｈ（ハイ）レ
ベルにアサートされる。比較器１１３は、演算ユニット
１２０から供給されたＳＴＡＴ１と、デコーダ１１１か
ら供給されたＥＣＯＮＤ１とを比較する。比較器１１３
の出力は、ＳＴＡＴ１とＥＣＯＮＤ１とが一致する場合
にＨレベルにアサートされ、一致しない場合にＬレベル
にネゲートされる。論理ゲート１１４は、起動ラッチ１
１２の出力がＨレベルである場合又は比較器１１３の出
力がＬレベルである場合にＨレベルの信号を、そうでな
い場合にはＬレベルの信号をそれぞれリクエストレジス
タ１１５へ供給する。リクエストレジスタ１１５は、Ｎ
ＧＣＬＫ１に同期して論理ゲート１１４の出力をラッチ
する。リクエストレジスタ１１５の出力がＲＥＱ１であ
る。なお、初期状態ではＲＥＱ１がＬレベルにネゲート
されている。
【００１３】図４は、図２中の演算ユニット１２０の内
部構成を示している。演算ユニット１２０は、各々クロ
ックコントローラ４００から供給されたＧＣＬＫＡ１を
受け取る第１演算器１２１と、第２演算器１２２と、ア
ドレスジェネレータ１２３と、演算状況判定器１２４
と、制御レジスタ１２５とを備えている。第１演算器１
２１は、外部からＤＩＮを受け取り、演算結果を第２演
算器１２２へ供給する。第２演算器１２２はメモリ１３
０へＤＡＴＡ１１を供給する。ただし、第１演算器１２
１の演算結果をＤＡＴＡ１１とすることもできる。アド
レスジェネレータ１２３は、メモリ１３０へＡＤＲＳ１
１を供給する。演算状況判定器１２４は、第１演算器１
２１、第２演算器１２２及びアドレスジェネレータ１２
３の各々の動作状況を監視して演算コントローラ１１０
へＳＴＡＴ１を供給する。演算コントローラ１１０から
供給されるＰＳＥＴ１は、演算ユニット１２０が有する
複数の資源のうちのいずれの資源が使用されるべきかを
示す情報を含んでいる。制御レジスタ１２５は、この情
報を保持し、かつ第１演算器１２１、第２演算器１２
２、アドレスジェネレータ１２３及び演算状況判定器１
２４へ伝達する。
部構成を示している。演算ユニット１２０は、各々クロ
ックコントローラ４００から供給されたＧＣＬＫＡ１を
受け取る第１演算器１２１と、第２演算器１２２と、ア
ドレスジェネレータ１２３と、演算状況判定器１２４
と、制御レジスタ１２５とを備えている。第１演算器１
２１は、外部からＤＩＮを受け取り、演算結果を第２演
算器１２２へ供給する。第２演算器１２２はメモリ１３
０へＤＡＴＡ１１を供給する。ただし、第１演算器１２
１の演算結果をＤＡＴＡ１１とすることもできる。アド
レスジェネレータ１２３は、メモリ１３０へＡＤＲＳ１
１を供給する。演算状況判定器１２４は、第１演算器１
２１、第２演算器１２２及びアドレスジェネレータ１２
３の各々の動作状況を監視して演算コントローラ１１０
へＳＴＡＴ１を供給する。演算コントローラ１１０から
供給されるＰＳＥＴ１は、演算ユニット１２０が有する
複数の資源のうちのいずれの資源が使用されるべきかを
示す情報を含んでいる。制御レジスタ１２５は、この情
報を保持し、かつ第１演算器１２１、第２演算器１２
２、アドレスジェネレータ１２３及び演算状況判定器１
２４へ伝達する。
【００１４】図５は、図１中の第２回路ブロック２００
の内部構成を示している。第２回路ブロック２００は、
演算コントローラ２１０と、演算ユニット２２０と、メ
モリ２３０とを備えている。演算コントローラ２１０
は、マイクロコントローラ１０からＩＮＩＴ２及びＰＲ
ＭＴＲ２を、クロックコントローラ４００からＮＧＣＬ
Ｋ２をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ２を供給する。更に、演算コントローラ２１０
は、パラメータ設定信号ＰＳＥＴ２を演算ユニット２２
０へ供給し、演算ユニット２２０からステータス信号Ｓ
ＴＡＴ２を受け取る。演算ユニット２２０は、第１回路
ブロック１００からＤＡＴＡ１２を、クロックコントロ
ーラ４００からＧＣＬＫＡ２をそれぞれ受け取り、第１
回路ブロック１００へＡＤＲＳ１２を供給する。更に、
演算ユニット２２０は、メモリ２３０へアドレスＡＤＲ
Ｓ２２を、第３回路ブロック３００へＡＤＲＳ２３及び
ＤＡＴＡ２３をそれぞれ供給し、メモリ２３０とデータ
ＤＡＴＡ２２を交換する。メモリ２３０は、例えばクロ
ック同期のＳＲＡＭであって、クロックコントローラ４
００からＧＣＬＫＭ２を受け取る。演算コントローラ２
１０及び演算ユニット２２０の各々の内部構成は、それ
ぞれ図３及び図４と同様である。ただし、演算ユニット
２２０は３個のアドレスジェネレータを備えている。
の内部構成を示している。第２回路ブロック２００は、
演算コントローラ２１０と、演算ユニット２２０と、メ
モリ２３０とを備えている。演算コントローラ２１０
は、マイクロコントローラ１０からＩＮＩＴ２及びＰＲ
ＭＴＲ２を、クロックコントローラ４００からＮＧＣＬ
Ｋ２をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ２を供給する。更に、演算コントローラ２１０
は、パラメータ設定信号ＰＳＥＴ２を演算ユニット２２
０へ供給し、演算ユニット２２０からステータス信号Ｓ
ＴＡＴ２を受け取る。演算ユニット２２０は、第１回路
ブロック１００からＤＡＴＡ１２を、クロックコントロ
ーラ４００からＧＣＬＫＡ２をそれぞれ受け取り、第１
回路ブロック１００へＡＤＲＳ１２を供給する。更に、
演算ユニット２２０は、メモリ２３０へアドレスＡＤＲ
Ｓ２２を、第３回路ブロック３００へＡＤＲＳ２３及び
ＤＡＴＡ２３をそれぞれ供給し、メモリ２３０とデータ
ＤＡＴＡ２２を交換する。メモリ２３０は、例えばクロ
ック同期のＳＲＡＭであって、クロックコントローラ４
００からＧＣＬＫＭ２を受け取る。演算コントローラ２
１０及び演算ユニット２２０の各々の内部構成は、それ
ぞれ図３及び図４と同様である。ただし、演算ユニット
２２０は３個のアドレスジェネレータを備えている。
【００１５】図６は、図１中の第３回路ブロック３００
の内部構成を示している。第３回路ブロック３００は、
演算コントローラ３１０と、演算ユニット３２０と、メ
モリ３３０とを備えている。演算コントローラ３１０
は、マイクロコントローラ１０からＩＮＩＴ３及びＰＲ
ＭＴＲ３を、クロックコントローラ４００からＮＧＣＬ
Ｋ３をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ３を供給する。更に、演算コントローラ３１０
は、パラメータ設定信号ＰＳＥＴ３を演算ユニット３２
０へ供給し、演算ユニット３２０からステータス信号Ｓ
ＴＡＴ３を受け取る。演算ユニット３２０は、クロック
コントローラ４００からＧＣＬＫＡ３を受け取り、外部
へＤＯＵＴを供給する。更に、演算ユニット３２０は、
メモリ３３０へアドレスＡＤＲＳ３３を供給し、メモリ
３３０からデータＤＡＴＡ３３を受け取る。メモリ３３
０は、例えばクロック同期のＳＲＡＭであって、第２回
路ブロック２００からＡＤＲＳ２３及びＤＡＴＡ２３
を、クロックコントローラ４００からＧＣＬＫＭ３をそ
れぞれ受け取る。演算コントローラ３１０及び演算ユニ
ット３２０の各々の内部構成は、それぞれ図３及び図４
と同様である。
の内部構成を示している。第３回路ブロック３００は、
演算コントローラ３１０と、演算ユニット３２０と、メ
モリ３３０とを備えている。演算コントローラ３１０
は、マイクロコントローラ１０からＩＮＩＴ３及びＰＲ
ＭＴＲ３を、クロックコントローラ４００からＮＧＣＬ
Ｋ３をそれぞれ受け取り、クロックコントローラ４００
へＲＥＱ３を供給する。更に、演算コントローラ３１０
は、パラメータ設定信号ＰＳＥＴ３を演算ユニット３２
０へ供給し、演算ユニット３２０からステータス信号Ｓ
ＴＡＴ３を受け取る。演算ユニット３２０は、クロック
コントローラ４００からＧＣＬＫＡ３を受け取り、外部
へＤＯＵＴを供給する。更に、演算ユニット３２０は、
メモリ３３０へアドレスＡＤＲＳ３３を供給し、メモリ
３３０からデータＤＡＴＡ３３を受け取る。メモリ３３
０は、例えばクロック同期のＳＲＡＭであって、第２回
路ブロック２００からＡＤＲＳ２３及びＤＡＴＡ２３
を、クロックコントローラ４００からＧＣＬＫＭ３をそ
れぞれ受け取る。演算コントローラ３１０及び演算ユニ
ット３２０の各々の内部構成は、それぞれ図３及び図４
と同様である。
【００１６】図７は、図１中のクロックコントローラ４
００の内部構成を示している。クロックコントローラ４
００は、互いに同じ内部構成を有する３個の第１ゲート
回路４１０，４２０，４３０と、互いに同じ内部構成を
有する３個の第２ゲート回路４４０，４５０，４６０と
を備えている。これら全てのゲート回路にＳＹＳＣＬＫ
が与えられる。演算コントローラ１１０から供給された
ＲＥＱ１は、第１ゲート回路４１０及び第２ゲート回路
４４０に与えられる。演算コントローラ２１０から供給
されたＲＥＱ２は、第１ゲート回路４２０及び３個の第
２ゲート回路４４０，４５０，４６０に与えられる。第
２ゲート回路４５０の１入力はＬレベルに固定されてい
る。演算コントローラ３１０から供給されたＲＥＱ３
は、第１ゲート回路４３０及び第２ゲート回路４６０に
与えられる。第１ゲート回路４１０は、演算コントロー
ラ１１０へＮＧＣＬＫ１を、演算ユニット１２０へＧＣ
ＬＫＡ１をそれぞれ供給する。第１ゲート回路４２０
は、演算コントローラ２１０へＮＧＣＬＫ２を、演算ユ
ニット２２０へＧＣＬＫＡ２をそれぞれ供給する。第１
ゲート回路４３０は、演算コントローラ３１０へＮＧＣ
ＬＫ３を、演算ユニット３２０へＧＣＬＫＡ３をそれぞ
れ供給する。第２ゲート回路４４０はメモリ１３０へＧ
ＣＬＫＭ１を、第２ゲート回路４５０はメモリ２３０へ
ＧＣＬＫＭ２を、第２ゲート回路４６０はメモリ３３０
へＧＣＬＫＭ３をそれぞれ供給する。
００の内部構成を示している。クロックコントローラ４
００は、互いに同じ内部構成を有する３個の第１ゲート
回路４１０，４２０，４３０と、互いに同じ内部構成を
有する３個の第２ゲート回路４４０，４５０，４６０と
を備えている。これら全てのゲート回路にＳＹＳＣＬＫ
が与えられる。演算コントローラ１１０から供給された
ＲＥＱ１は、第１ゲート回路４１０及び第２ゲート回路
４４０に与えられる。演算コントローラ２１０から供給
されたＲＥＱ２は、第１ゲート回路４２０及び３個の第
２ゲート回路４４０，４５０，４６０に与えられる。第
２ゲート回路４５０の１入力はＬレベルに固定されてい
る。演算コントローラ３１０から供給されたＲＥＱ３
は、第１ゲート回路４３０及び第２ゲート回路４６０に
与えられる。第１ゲート回路４１０は、演算コントロー
ラ１１０へＮＧＣＬＫ１を、演算ユニット１２０へＧＣ
ＬＫＡ１をそれぞれ供給する。第１ゲート回路４２０
は、演算コントローラ２１０へＮＧＣＬＫ２を、演算ユ
ニット２２０へＧＣＬＫＡ２をそれぞれ供給する。第１
ゲート回路４３０は、演算コントローラ３１０へＮＧＣ
ＬＫ３を、演算ユニット３２０へＧＣＬＫＡ３をそれぞ
れ供給する。第２ゲート回路４４０はメモリ１３０へＧ
ＣＬＫＭ１を、第２ゲート回路４５０はメモリ２３０へ
ＧＣＬＫＭ２を、第２ゲート回路４６０はメモリ３３０
へＧＣＬＫＭ３をそれぞれ供給する。
【００１７】図８は、図７中の第１ゲート回路４１０の
内部構成を示している。第１ゲート回路４１０は、リク
エストレジスタ４１１と、論理ゲート４１２と、バッフ
ァ４１３とを備えている。リクエストレジスタ４１１
は、演算コントローラ１１０から供給されたＲＥＱ１を
ＳＹＳＣＬＫに同期してラッチする。論理ゲート４１２
は、リクエストレジスタ４１１の出力がＨレベルにアサ
ートされた場合にはＳＹＳＣＬＫを演算ユニット１２０
へＧＣＬＫＡ１として伝達し、リクエストレジスタ４１
１の出力がＬレベルにネゲートされた場合には演算ユニ
ット１２０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳ
ＣＬＫの伝達停止時には、ＧＣＬＫＡ１がＨレベルに固
定される。バッファ４１３は、ＳＹＳＣＬＫを演算コン
トローラ１１０へＮＧＣＬＫ１として常に伝達する。
内部構成を示している。第１ゲート回路４１０は、リク
エストレジスタ４１１と、論理ゲート４１２と、バッフ
ァ４１３とを備えている。リクエストレジスタ４１１
は、演算コントローラ１１０から供給されたＲＥＱ１を
ＳＹＳＣＬＫに同期してラッチする。論理ゲート４１２
は、リクエストレジスタ４１１の出力がＨレベルにアサ
ートされた場合にはＳＹＳＣＬＫを演算ユニット１２０
へＧＣＬＫＡ１として伝達し、リクエストレジスタ４１
１の出力がＬレベルにネゲートされた場合には演算ユニ
ット１２０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳ
ＣＬＫの伝達停止時には、ＧＣＬＫＡ１がＨレベルに固
定される。バッファ４１３は、ＳＹＳＣＬＫを演算コン
トローラ１１０へＮＧＣＬＫ１として常に伝達する。
【００１８】図９は、図７中の第２ゲート回路４４０の
内部構成を示している。第２ゲート回路４４０は、第１
リクエストレジスタ４４１と、第２リクエストレジスタ
４４２と、論理ゲート４４３，４４４とを備えている。
第１リクエストレジスタ４４１は、演算コントローラ１
１０から供給されたＲＥＱ１をＳＹＳＣＬＫに同期して
ラッチする。第２リクエストレジスタ４４２は、演算コ
ントローラ２１０から供給されたＲＥＱ２をＳＹＳＣＬ
Ｋに同期してラッチする。論理ゲート４４３，４４４
は、第１、第２リクエストレジスタ４４１，４４２の出
力のうちのいずれかがＨレベルにアサートされた場合に
はＳＹＳＣＬＫをメモリ１３０へＧＣＬＫＭ１として伝
達し、第１、第２リクエストレジスタ４４１，４４２の
出力がいずれもＬレベルにネゲートされた場合にはメモ
リ１３０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳＣ
ＬＫの伝達停止時には、ＧＣＬＫＭ１がＨレベルに固定
される。
内部構成を示している。第２ゲート回路４４０は、第１
リクエストレジスタ４４１と、第２リクエストレジスタ
４４２と、論理ゲート４４３，４４４とを備えている。
第１リクエストレジスタ４４１は、演算コントローラ１
１０から供給されたＲＥＱ１をＳＹＳＣＬＫに同期して
ラッチする。第２リクエストレジスタ４４２は、演算コ
ントローラ２１０から供給されたＲＥＱ２をＳＹＳＣＬ
Ｋに同期してラッチする。論理ゲート４４３，４４４
は、第１、第２リクエストレジスタ４４１，４４２の出
力のうちのいずれかがＨレベルにアサートされた場合に
はＳＹＳＣＬＫをメモリ１３０へＧＣＬＫＭ１として伝
達し、第１、第２リクエストレジスタ４４１，４４２の
出力がいずれもＬレベルにネゲートされた場合にはメモ
リ１３０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳＣ
ＬＫの伝達停止時には、ＧＣＬＫＭ１がＨレベルに固定
される。
【００１９】図１のプロセッサにおいてＩＮＩＴがアサ
ートされると、マイクロコントローラ１０は内蔵命令メ
モリ（不図示）の中に記述されたプログラムに従って動
作を開始する。マイクロコントローラ１０は、第１、第
２及び第３回路ブロック１００，２００，３００を並列
に動作させることができる。例えば第１回路ブロック１
００を動作させる場合には、マイクロコントローラ１０
から第１回路ブロック１００へＩＮＩＴ１及びＰＲＭＴ
Ｒ１が発行される。ＰＲＭＴＲ１は、第１回路ブロック
１００の中の演算ユニット１２０が有する複数の資源の
うちのいずれの資源が使用されるべきかを示す信号であ
る。第１回路ブロック１００の中の演算コントローラ１
１０は、クロックコントローラ４００からＮＧＣＬＫ１
を常に受け取っているので、マイクロコントローラ１０
からＩＮＩＴ１が発行されると直ちにＲＥＱ１をＨレベ
ルにアサートすることができる。クロックコントローラ
４００は、ＲＥＱ１のアサートに応答して、演算ユニッ
ト１２０へのＧＣＬＫＡ１の供給とメモリ１３０へのＧ
ＣＬＫＭ１の供給とを開始する。一方、演算コントロー
ラ１１０の中のデコーダ１１１は、ＲＥＱ１がＬレベル
である間にＰＲＭＴＲ１を取り込み、これをデコードす
る。このデコードの結果はＰＳＥＴ１及びＥＣＯＮＤ１
に反映される。ＰＳＥＴ１及びＥＣＯＮＤ１の各ビット
は、演算ユニット１２０の中の制御可能な資源にそれぞ
れ対応している。つまり、演算コントローラ１１０は、
ＰＲＭＴＲ１に応じて演算ユニット１２０の内部構成を
設定し、かつＰＲＭＴＲ１に応じてＥＣＯＮＤ１を変更
する機能を有している。演算ユニット１２０は、ＤＩＮ
に演算処理を施し、該演算処理の結果であるＤＡＴＡ１
１をメモリ１３０へ書き込む。演算ユニット１２０にお
ける演算処理の状況はＳＴＡＴ１に反映される。演算コ
ントローラ１１０は、演算ユニット１２０から供給され
たＳＴＡＴ１が所定の終了条件（ＥＣＯＮＤ１で定義さ
れる。）を満たすか否かを判定して、該終了条件を満た
す場合にはＲＥＱ１をＬレベルにネゲートする。つま
り、演算ユニット１２０における演算処理が終了した時
点でＲＥＱ１がＬレベルに戻される。クロックコントロ
ーラ４００は、ＲＥＱ１のＬレベルへのネゲートに応答
して、演算ユニット１２０へのＧＣＬＫＡ１の供給とメ
モリ１３０へのＧＣＬＫＭ１の供給とを停止する。
ートされると、マイクロコントローラ１０は内蔵命令メ
モリ（不図示）の中に記述されたプログラムに従って動
作を開始する。マイクロコントローラ１０は、第１、第
２及び第３回路ブロック１００，２００，３００を並列
に動作させることができる。例えば第１回路ブロック１
００を動作させる場合には、マイクロコントローラ１０
から第１回路ブロック１００へＩＮＩＴ１及びＰＲＭＴ
Ｒ１が発行される。ＰＲＭＴＲ１は、第１回路ブロック
１００の中の演算ユニット１２０が有する複数の資源の
うちのいずれの資源が使用されるべきかを示す信号であ
る。第１回路ブロック１００の中の演算コントローラ１
１０は、クロックコントローラ４００からＮＧＣＬＫ１
を常に受け取っているので、マイクロコントローラ１０
からＩＮＩＴ１が発行されると直ちにＲＥＱ１をＨレベ
ルにアサートすることができる。クロックコントローラ
４００は、ＲＥＱ１のアサートに応答して、演算ユニッ
ト１２０へのＧＣＬＫＡ１の供給とメモリ１３０へのＧ
ＣＬＫＭ１の供給とを開始する。一方、演算コントロー
ラ１１０の中のデコーダ１１１は、ＲＥＱ１がＬレベル
である間にＰＲＭＴＲ１を取り込み、これをデコードす
る。このデコードの結果はＰＳＥＴ１及びＥＣＯＮＤ１
に反映される。ＰＳＥＴ１及びＥＣＯＮＤ１の各ビット
は、演算ユニット１２０の中の制御可能な資源にそれぞ
れ対応している。つまり、演算コントローラ１１０は、
ＰＲＭＴＲ１に応じて演算ユニット１２０の内部構成を
設定し、かつＰＲＭＴＲ１に応じてＥＣＯＮＤ１を変更
する機能を有している。演算ユニット１２０は、ＤＩＮ
に演算処理を施し、該演算処理の結果であるＤＡＴＡ１
１をメモリ１３０へ書き込む。演算ユニット１２０にお
ける演算処理の状況はＳＴＡＴ１に反映される。演算コ
ントローラ１１０は、演算ユニット１２０から供給され
たＳＴＡＴ１が所定の終了条件（ＥＣＯＮＤ１で定義さ
れる。）を満たすか否かを判定して、該終了条件を満た
す場合にはＲＥＱ１をＬレベルにネゲートする。つま
り、演算ユニット１２０における演算処理が終了した時
点でＲＥＱ１がＬレベルに戻される。クロックコントロ
ーラ４００は、ＲＥＱ１のＬレベルへのネゲートに応答
して、演算ユニット１２０へのＧＣＬＫＡ１の供給とメ
モリ１３０へのＧＣＬＫＭ１の供給とを停止する。
【００２０】以上のとおり、図１のプロセッサによれ
ば、演算ユニット１２０，２２０，３２０の各々の動作
状況をそれぞれ演算コントローラ１１０，２１０，３１
０で監視し、実動作中の演算ユニットのみへのクロック
信号の供給を許容することとしたので、データ依存のク
ロックゲーティング機能を実現できる。したがって、従
来のクロックゲーティングに比べてプロセッサの消費電
力が低減される。
ば、演算ユニット１２０，２２０，３２０の各々の動作
状況をそれぞれ演算コントローラ１１０，２１０，３１
０で監視し、実動作中の演算ユニットのみへのクロック
信号の供給を許容することとしたので、データ依存のク
ロックゲーティング機能を実現できる。したがって、従
来のクロックゲーティングに比べてプロセッサの消費電
力が低減される。
【００２１】図１０は、本発明に係るプロセッサの他の
構成例を示している。図１０のプロセッサは、マイクロ
コントローラ５００と、並列動作可能な第１、第２及び
第３回路ブロック１０１，２０１，３０１と、クロック
コントローラ６００とを備えている。ＩＮＩＴはマイク
ロコントローラ５００に与えられる外部起動信号であ
り、ＬＰＷＲはマイクロコントローラ５００に与えられ
るローパワー信号であり、ＳＹＳＣＬＫはマイクロコン
トローラ５００及びクロックコントローラ６００に与え
られるシステムクロック信号である。マイクロコントロ
ーラ５００は、プログラム制御可能であって、演算起動
信号ＩＮＩＴ１を第１回路ブロック１０１及びクロック
コントローラ６００へ、パラメータ信号ＰＲＭＴＲ１を
第１回路ブロック１０１へ、演算起動信号ＩＮＩＴ２を
第２回路ブロック２０１及びクロックコントローラ６０
０へ、パラメータ信号ＰＲＭＴＲ２を第２回路ブロック
２０１へ、演算起動信号ＩＮＩＴ３を第３回路ブロック
３０１及びクロックコントローラ６００へ、パラメータ
信号ＰＲＭＴＲ３を第３回路ブロック３０１へそれぞれ
発行する。更に、マイクロコントローラ５００は、演算
起動信号ＩＮＩＴ１を発行する前にコントローラ起動信
号ＩＮＩＴＣ１を、演算起動信号ＩＮＩＴ２を発行する
前にコントローラ起動信号ＩＮＩＴＣ２を、演算起動信
号ＩＮＩＴ３を発行する前にコントローラ起動信号ＩＮ
ＩＴＣ３をそれぞれクロックコントローラ６００へ発行
する。第１回路ブロック１０１はデータ入力ＤＩＮを受
け取り、第３回路ブロック３０１はデータ出力ＤＯＵＴ
を供給する。第２回路ブロック２０１は、アドレスＡＤ
ＲＳ１２を第１回路ブロック１０１へ、アドレスＡＤＲ
Ｓ２３を第３回路ブロック３０１へそれぞれ供給する。
ＤＡＴＡ１２は第１回路ブロック１０１から第２回路ブ
ロック２０１へ送られるデータであり、ＤＡＴＡ２３は
第２回路ブロック２０１から第３回路ブロック３０１へ
送られるデータである。第１回路ブロック１０１は、ビ
ジー信号ＢＵＳＹ１をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ１をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ１，ＧＣＬＫＡ１，Ｇ
ＣＬＫＭ１を受け取る。第２回路ブロック２０１は、ビ
ジー信号ＢＵＳＹ２をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ２をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ２，ＧＣＬＫＡ２，Ｇ
ＣＬＫＭ２を受け取る。第３回路ブロック３０１は、ビ
ジー信号ＢＵＳＹ３をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ３をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ３，ＧＣＬＫＡ３，Ｇ
ＣＬＫＭ３を受け取る。
構成例を示している。図１０のプロセッサは、マイクロ
コントローラ５００と、並列動作可能な第１、第２及び
第３回路ブロック１０１，２０１，３０１と、クロック
コントローラ６００とを備えている。ＩＮＩＴはマイク
ロコントローラ５００に与えられる外部起動信号であ
り、ＬＰＷＲはマイクロコントローラ５００に与えられ
るローパワー信号であり、ＳＹＳＣＬＫはマイクロコン
トローラ５００及びクロックコントローラ６００に与え
られるシステムクロック信号である。マイクロコントロ
ーラ５００は、プログラム制御可能であって、演算起動
信号ＩＮＩＴ１を第１回路ブロック１０１及びクロック
コントローラ６００へ、パラメータ信号ＰＲＭＴＲ１を
第１回路ブロック１０１へ、演算起動信号ＩＮＩＴ２を
第２回路ブロック２０１及びクロックコントローラ６０
０へ、パラメータ信号ＰＲＭＴＲ２を第２回路ブロック
２０１へ、演算起動信号ＩＮＩＴ３を第３回路ブロック
３０１及びクロックコントローラ６００へ、パラメータ
信号ＰＲＭＴＲ３を第３回路ブロック３０１へそれぞれ
発行する。更に、マイクロコントローラ５００は、演算
起動信号ＩＮＩＴ１を発行する前にコントローラ起動信
号ＩＮＩＴＣ１を、演算起動信号ＩＮＩＴ２を発行する
前にコントローラ起動信号ＩＮＩＴＣ２を、演算起動信
号ＩＮＩＴ３を発行する前にコントローラ起動信号ＩＮ
ＩＴＣ３をそれぞれクロックコントローラ６００へ発行
する。第１回路ブロック１０１はデータ入力ＤＩＮを受
け取り、第３回路ブロック３０１はデータ出力ＤＯＵＴ
を供給する。第２回路ブロック２０１は、アドレスＡＤ
ＲＳ１２を第１回路ブロック１０１へ、アドレスＡＤＲ
Ｓ２３を第３回路ブロック３０１へそれぞれ供給する。
ＤＡＴＡ１２は第１回路ブロック１０１から第２回路ブ
ロック２０１へ送られるデータであり、ＤＡＴＡ２３は
第２回路ブロック２０１から第３回路ブロック３０１へ
送られるデータである。第１回路ブロック１０１は、ビ
ジー信号ＢＵＳＹ１をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ１をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ１，ＧＣＬＫＡ１，Ｇ
ＣＬＫＭ１を受け取る。第２回路ブロック２０１は、ビ
ジー信号ＢＵＳＹ２をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ２をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ２，ＧＣＬＫＡ２，Ｇ
ＣＬＫＭ２を受け取る。第３回路ブロック３０１は、ビ
ジー信号ＢＵＳＹ３をマイクロコントローラ５００へ、
リクエスト信号ＲＥＱ３をクロックコントローラ６００
へそれぞれ供給し、クロックコントローラ６００からゲ
ーテッドクロック信号ＧＣＬＫＣ３，ＧＣＬＫＡ３，Ｇ
ＣＬＫＭ３を受け取る。
【００２２】図１１は、図１０中のマイクロコントロー
ラ５００の内部構成を示している。マイクロコントロー
ラ５００は、命令メモリ５０１と、命令レジスタ５０２
と、命令デコーダ５０３と、命令シーケンサ５０４と、
アドレスジェネレータ５０５と、カウンタ５０６と、命
令実行コントローラ５０７と、消費電力テーブル５０８
とを備えている。命令シーケンサ５０４は、外部からＩ
ＮＩＴを受け取ると動作を開始し、アドレスジェネレー
タ５０５へアドレス制御信号ＡＣＯＮＴを、命令レジス
タ５０２へフェッチ制御信号ＦＣＯＮＴを、命令デコー
ダ５０３へデコード制御信号ＤＣＯＮＴを、カウンタ５
０６へカウント制御信号ＣＣＯＮＴをそれぞれ供給す
る。命令メモリ５０１は、アドレスジェネレータ５０５
から供給された命令アドレスＩＡＤＲＳに応じた命令を
命令レジスタ５０２へ送る。命令レジスタ５０２は、Ｆ
ＣＯＮＴにより許可されている場合に限り、命令メモリ
５０１からプリフェッチされた命令を取り込む。命令デ
コーダ５０３は、ＤＣＯＮＴにより許可されている場合
に限り、命令レジスタ５０２から出力された命令をデコ
ードする。このデコードの結果（いかなる演算処理を要
求する命令であるかを表す情報と、該演算処理がいずれ
の回路ブロックで実行されるべきかを表す情報とを含
む。）は、命令シーケンサ５０４及び命令実行コントロ
ーラ５０７へ伝達される。命令デコーダ５０３は、デコ
ードされた命令が第１回路ブロック１０１における演算
処理を要求する命令である場合にはＢＵＳＹ１がネゲー
トされていることを条件としてＩＮＩＴＣ１を、デコー
ドされた命令が第２回路ブロック２０１における演算処
理を要求する命令である場合にはＢＵＳＹ２がネゲート
されていることを条件としてＩＮＩＴＣ２を、デコード
された命令が第３回路ブロック３０１における演算処理
を要求する命令である場合にはＢＵＳＹ３がネゲートさ
れていることを条件としてＩＮＩＴＣ３をそれぞれ発行
する。命令シーケンサ５０４は、デコードされた命令が
第１回路ブロック１０１における演算処理を要求する命
令である場合にはＢＵＳＹ１がネゲートされていること
を条件としてＩＮＩＴ１及びＰＲＭＴＲ１を、デコード
された命令が第２回路ブロック２０１における演算処理
を要求する命令である場合にはＢＵＳＹ２がネゲートさ
れていることを条件としてＩＮＩＴ２及びＰＲＭＴＲ２
を、デコードされた命令が第３回路ブロック３０１にお
ける演算処理を要求する命令である場合にはＢＵＳＹ３
がネゲートされていることを条件としてＩＮＩＴ３及び
ＰＲＭＴＲ３をそれぞれ発行する。カウンタ５０６は、
次にプリフェッチされるべき命令を指示するカウンタ値
ＣＯＵＮＴを命令シーケンサ５０４へ供給する。ＢＵＳ
Ｙ１、ＢＵＳＹ２及びＢＵＳＹ３は、命令実行コントロ
ーラ５０７へも供給される。命令実行コントローラ５０
７は、外部からＬＰＷＲを受け取ると動作を開始し、消
費電力テーブル５０８を参照して消費電力を予測する。
予測された消費電力がＬＰＷＲで指定された最大消費電
力を超える場合には、命令実行コントローラ５０７から
命令シーケンサ５０４へのホールド信号ＨＯＬＤがアサ
ートされる。命令シーケンサ５０４は、デコードされた
命令が例えば第１回路ブロック１０１における演算処理
を要求する命令であってもＨＯＬＤがアサートされてい
る場合には、ＩＮＩＴ１及びＰＲＭＴＲ１の発行を保留
する。この場合には、命令のプリフェッチ及びデコード
が更に進むことがないように、ＡＣＯＮＴ、ＦＣＯＮ
Ｔ、ＤＣＯＮＴ及びＣＣＯＮＴがそれぞれ凍結される。
ラ５００の内部構成を示している。マイクロコントロー
ラ５００は、命令メモリ５０１と、命令レジスタ５０２
と、命令デコーダ５０３と、命令シーケンサ５０４と、
アドレスジェネレータ５０５と、カウンタ５０６と、命
令実行コントローラ５０７と、消費電力テーブル５０８
とを備えている。命令シーケンサ５０４は、外部からＩ
ＮＩＴを受け取ると動作を開始し、アドレスジェネレー
タ５０５へアドレス制御信号ＡＣＯＮＴを、命令レジス
タ５０２へフェッチ制御信号ＦＣＯＮＴを、命令デコー
ダ５０３へデコード制御信号ＤＣＯＮＴを、カウンタ５
０６へカウント制御信号ＣＣＯＮＴをそれぞれ供給す
る。命令メモリ５０１は、アドレスジェネレータ５０５
から供給された命令アドレスＩＡＤＲＳに応じた命令を
命令レジスタ５０２へ送る。命令レジスタ５０２は、Ｆ
ＣＯＮＴにより許可されている場合に限り、命令メモリ
５０１からプリフェッチされた命令を取り込む。命令デ
コーダ５０３は、ＤＣＯＮＴにより許可されている場合
に限り、命令レジスタ５０２から出力された命令をデコ
ードする。このデコードの結果（いかなる演算処理を要
求する命令であるかを表す情報と、該演算処理がいずれ
の回路ブロックで実行されるべきかを表す情報とを含
む。）は、命令シーケンサ５０４及び命令実行コントロ
ーラ５０７へ伝達される。命令デコーダ５０３は、デコ
ードされた命令が第１回路ブロック１０１における演算
処理を要求する命令である場合にはＢＵＳＹ１がネゲー
トされていることを条件としてＩＮＩＴＣ１を、デコー
ドされた命令が第２回路ブロック２０１における演算処
理を要求する命令である場合にはＢＵＳＹ２がネゲート
されていることを条件としてＩＮＩＴＣ２を、デコード
された命令が第３回路ブロック３０１における演算処理
を要求する命令である場合にはＢＵＳＹ３がネゲートさ
れていることを条件としてＩＮＩＴＣ３をそれぞれ発行
する。命令シーケンサ５０４は、デコードされた命令が
第１回路ブロック１０１における演算処理を要求する命
令である場合にはＢＵＳＹ１がネゲートされていること
を条件としてＩＮＩＴ１及びＰＲＭＴＲ１を、デコード
された命令が第２回路ブロック２０１における演算処理
を要求する命令である場合にはＢＵＳＹ２がネゲートさ
れていることを条件としてＩＮＩＴ２及びＰＲＭＴＲ２
を、デコードされた命令が第３回路ブロック３０１にお
ける演算処理を要求する命令である場合にはＢＵＳＹ３
がネゲートされていることを条件としてＩＮＩＴ３及び
ＰＲＭＴＲ３をそれぞれ発行する。カウンタ５０６は、
次にプリフェッチされるべき命令を指示するカウンタ値
ＣＯＵＮＴを命令シーケンサ５０４へ供給する。ＢＵＳ
Ｙ１、ＢＵＳＹ２及びＢＵＳＹ３は、命令実行コントロ
ーラ５０７へも供給される。命令実行コントローラ５０
７は、外部からＬＰＷＲを受け取ると動作を開始し、消
費電力テーブル５０８を参照して消費電力を予測する。
予測された消費電力がＬＰＷＲで指定された最大消費電
力を超える場合には、命令実行コントローラ５０７から
命令シーケンサ５０４へのホールド信号ＨＯＬＤがアサ
ートされる。命令シーケンサ５０４は、デコードされた
命令が例えば第１回路ブロック１０１における演算処理
を要求する命令であってもＨＯＬＤがアサートされてい
る場合には、ＩＮＩＴ１及びＰＲＭＴＲ１の発行を保留
する。この場合には、命令のプリフェッチ及びデコード
が更に進むことがないように、ＡＣＯＮＴ、ＦＣＯＮ
Ｔ、ＤＣＯＮＴ及びＣＣＯＮＴがそれぞれ凍結される。
【００２３】図１２は、図１０中の第１回路ブロック１
０１の内部構成を示している。第１回路ブロック１０１
は、演算コントローラ１４０と、演算ユニット１２０
と、メモリ１３０とを備えている。演算コントローラ１
４０は、ＢＵＳＹ１を供給する機能を有し、かつＮＧＣ
ＬＫ１に代えてＧＣＬＫＣ１を受け取る点で図２の演算
コントローラ１１０と異なる。
０１の内部構成を示している。第１回路ブロック１０１
は、演算コントローラ１４０と、演算ユニット１２０
と、メモリ１３０とを備えている。演算コントローラ１
４０は、ＢＵＳＹ１を供給する機能を有し、かつＮＧＣ
ＬＫ１に代えてＧＣＬＫＣ１を受け取る点で図２の演算
コントローラ１１０と異なる。
【００２４】図１３は、図１０中の第２回路ブロック２
０１の内部構成を示している。第２回路ブロック２０１
は、演算コントローラ２４０と、演算ユニット２２０
と、メモリ２３０とを備えている。演算コントローラ２
４０は、ＢＵＳＹ２を供給する機能を有し、かつＮＧＣ
ＬＫ２に代えてＧＣＬＫＣ２を受け取る点で図５の演算
コントローラ２１０と異なる。
０１の内部構成を示している。第２回路ブロック２０１
は、演算コントローラ２４０と、演算ユニット２２０
と、メモリ２３０とを備えている。演算コントローラ２
４０は、ＢＵＳＹ２を供給する機能を有し、かつＮＧＣ
ＬＫ２に代えてＧＣＬＫＣ２を受け取る点で図５の演算
コントローラ２１０と異なる。
【００２５】図１４は、図１０中の第３回路ブロック３
０１の内部構成を示している。第３回路ブロック３０１
は、演算コントローラ３４０と、演算ユニット３２０
と、メモリ３３０とを備えている。演算コントローラ３
４０は、ＢＵＳＹ３を供給する機能を有し、かつＮＧＣ
ＬＫ３に代えてＧＣＬＫＣ３を受け取る点で図６の演算
コントローラ３１０と異なる。
０１の内部構成を示している。第３回路ブロック３０１
は、演算コントローラ３４０と、演算ユニット３２０
と、メモリ３３０とを備えている。演算コントローラ３
４０は、ＢＵＳＹ３を供給する機能を有し、かつＮＧＣ
ＬＫ３に代えてＧＣＬＫＣ３を受け取る点で図６の演算
コントローラ３１０と異なる。
【００２６】図１５は、図１０中のクロックコントロー
ラ６００の内部構成を示している。クロックコントロー
ラ６００は、互いに同じ内部構成を有する３個の第１ゲ
ート回路６１０，６２０，６３０と、いずれも図９と同
じ内部構成を有する３個の第２ゲート回路４４０，４５
０，４６０とを備えている。これら全てのゲート回路に
ＳＹＳＣＬＫが与えられる。演算コントローラ１４０か
ら供給されたＲＥＱ１は、第１ゲート回路６１０及び第
２ゲート回路４４０に与えられる。演算コントローラ２
４０から供給されたＲＥＱ２は、第１ゲート回路６２０
及び３個の第２ゲート回路４４０，４５０，４６０に与
えられる。第２ゲート回路４５０の１入力はＬレベルに
固定されている。演算コントローラ３４０から供給され
たＲＥＱ３は、第１ゲート回路６３０及び第２ゲート回
路４６０に与えられる。第１ゲート回路６１０は、マイ
クロコントローラ５００から発行されたＩＮＩＴ１及び
ＩＮＩＴＣ１を受け取り、演算コントローラ１４０へＧ
ＣＬＫＣ１を、演算ユニット１２０へＧＣＬＫＡ１をそ
れぞれ供給する。第１ゲート回路６２０は、マイクロコ
ントローラ５００から発行されたＩＮＩＴ２及びＩＮＩ
ＴＣ２を受け取り、演算コントローラ２４０へＧＣＬＫ
Ｃ２を、演算ユニット２２０へＧＣＬＫＡ２をそれぞれ
供給する。第１ゲート回路６３０は、マイクロコントロ
ーラ５００から発行されたＩＮＩＴ３及びＩＮＩＴＣ３
を受け取り、演算コントローラ３４０へＧＣＬＫＣ３
を、演算ユニット３２０へＧＣＬＫＡ３をそれぞれ供給
する。第２ゲート回路４４０はメモリ１３０へＧＣＬＫ
Ｍ１を、第２ゲート回路４５０はメモリ２３０へＧＣＬ
ＫＭ２を、第２ゲート回路４６０はメモリ３３０へＧＣ
ＬＫＭ３をそれぞれ供給する。
ラ６００の内部構成を示している。クロックコントロー
ラ６００は、互いに同じ内部構成を有する３個の第１ゲ
ート回路６１０，６２０，６３０と、いずれも図９と同
じ内部構成を有する３個の第２ゲート回路４４０，４５
０，４６０とを備えている。これら全てのゲート回路に
ＳＹＳＣＬＫが与えられる。演算コントローラ１４０か
ら供給されたＲＥＱ１は、第１ゲート回路６１０及び第
２ゲート回路４４０に与えられる。演算コントローラ２
４０から供給されたＲＥＱ２は、第１ゲート回路６２０
及び３個の第２ゲート回路４４０，４５０，４６０に与
えられる。第２ゲート回路４５０の１入力はＬレベルに
固定されている。演算コントローラ３４０から供給され
たＲＥＱ３は、第１ゲート回路６３０及び第２ゲート回
路４６０に与えられる。第１ゲート回路６１０は、マイ
クロコントローラ５００から発行されたＩＮＩＴ１及び
ＩＮＩＴＣ１を受け取り、演算コントローラ１４０へＧ
ＣＬＫＣ１を、演算ユニット１２０へＧＣＬＫＡ１をそ
れぞれ供給する。第１ゲート回路６２０は、マイクロコ
ントローラ５００から発行されたＩＮＩＴ２及びＩＮＩ
ＴＣ２を受け取り、演算コントローラ２４０へＧＣＬＫ
Ｃ２を、演算ユニット２２０へＧＣＬＫＡ２をそれぞれ
供給する。第１ゲート回路６３０は、マイクロコントロ
ーラ５００から発行されたＩＮＩＴ３及びＩＮＩＴＣ３
を受け取り、演算コントローラ３４０へＧＣＬＫＣ３
を、演算ユニット３２０へＧＣＬＫＡ３をそれぞれ供給
する。第２ゲート回路４４０はメモリ１３０へＧＣＬＫ
Ｍ１を、第２ゲート回路４５０はメモリ２３０へＧＣＬ
ＫＭ２を、第２ゲート回路４６０はメモリ３３０へＧＣ
ＬＫＭ３をそれぞれ供給する。
【００２７】図１６は、図１５中の第１ゲート回路６１
０の内部構成を示している。第１ゲート回路６１０は、
リクエストレジスタ６１１と、論理ゲート６１２と、起
動レジスタ６１３と、論理ゲート６１４，６１５とを備
えている。リクエストレジスタ６１１は、演算コントロ
ーラ１４０から供給されたＲＥＱ１をＳＹＳＣＬＫに同
期してラッチする。論理ゲート６１２は、ＩＮＩＴＣ
１、ＩＮＩＴ１及びＲＥＱ１の論理和を起動レジスタ６
１３へ供給する。起動レジスタ６１３は、該論理和をＳ
ＹＳＣＬＫに同期してラッチする。論理ゲート６１４
は、リクエストレジスタ６１１の出力がＨレベルにアサ
ートされた場合にはＳＹＳＣＬＫを演算ユニット１２０
へＧＣＬＫＡ１として伝達し、リクエストレジスタ６１
１の出力がＬレベルにネゲートされた場合には演算ユニ
ット１２０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳ
ＣＬＫの伝達停止時には、ＧＣＬＫＡ１がＨレベルに固
定される。論理ゲート６１５は、起動レジスタ６１３の
出力がＨレベルにアサートされた場合にはＳＹＳＣＬＫ
を演算コントローラ１４０へＧＣＬＫＣ１として伝達
し、起動レジスタ６１３の出力がＬレベルにネゲートさ
れた場合には演算コントローラ１４０へのＳＹＳＣＬＫ
の伝達を停止する。ＳＹＳＣＬＫの伝達停止時には、Ｇ
ＣＬＫＣ１がＨレベルに固定される。
０の内部構成を示している。第１ゲート回路６１０は、
リクエストレジスタ６１１と、論理ゲート６１２と、起
動レジスタ６１３と、論理ゲート６１４，６１５とを備
えている。リクエストレジスタ６１１は、演算コントロ
ーラ１４０から供給されたＲＥＱ１をＳＹＳＣＬＫに同
期してラッチする。論理ゲート６１２は、ＩＮＩＴＣ
１、ＩＮＩＴ１及びＲＥＱ１の論理和を起動レジスタ６
１３へ供給する。起動レジスタ６１３は、該論理和をＳ
ＹＳＣＬＫに同期してラッチする。論理ゲート６１４
は、リクエストレジスタ６１１の出力がＨレベルにアサ
ートされた場合にはＳＹＳＣＬＫを演算ユニット１２０
へＧＣＬＫＡ１として伝達し、リクエストレジスタ６１
１の出力がＬレベルにネゲートされた場合には演算ユニ
ット１２０へのＳＹＳＣＬＫの伝達を停止する。ＳＹＳ
ＣＬＫの伝達停止時には、ＧＣＬＫＡ１がＨレベルに固
定される。論理ゲート６１５は、起動レジスタ６１３の
出力がＨレベルにアサートされた場合にはＳＹＳＣＬＫ
を演算コントローラ１４０へＧＣＬＫＣ１として伝達
し、起動レジスタ６１３の出力がＬレベルにネゲートさ
れた場合には演算コントローラ１４０へのＳＹＳＣＬＫ
の伝達を停止する。ＳＹＳＣＬＫの伝達停止時には、Ｇ
ＣＬＫＣ１がＨレベルに固定される。
【００２８】図１０のプロセッサにおいてＩＮＩＴがア
サートされると、マイクロコントローラ５００は命令メ
モリ５０１の中に記述されたプログラムに従って動作を
開始する。マイクロコントローラ５００は、第１、第２
及び第３回路ブロック１０１，２０１，３０１を並列に
動作させることができる。例えば第１回路ブロック１０
１における演算処理を要求する命令が命令デコーダ５０
３においてデコードされた場合には、ＢＵＳＹ１がネゲ
ートされていることを条件として、かつ命令シーケンサ
５０４からＩＮＩＴ１及びＰＲＭＴＲ１が発行される前
に、命令デコーダ５０３からＩＮＩＴＣ１が発行され
る。クロックコントローラ６００の中の第１ゲート回路
６１０は、ＩＮＩＴＣ１のアサートに応答して、演算コ
ントローラ１４０へのＧＣＬＫＣ１の供給を開始する。
したがって、命令シーケンサ５０４からＩＮＩＴ１が発
行されると、第１回路ブロック１０１の中の演算コント
ローラ１４０は直ちにＲＥＱ１をＨレベルにアサートす
ることができる。クロックコントローラ６００は、ＲＥ
Ｑ１のアサートに応答して、演算ユニット１２０へのＧ
ＣＬＫＡ１の供給とメモリ１３０へのＧＣＬＫＭ１の供
給とを開始する。演算ユニット１２０は、ＤＩＮに演算
処理を施し、該演算処理の結果であるＤＡＴＡ１１をメ
モリ１３０へ書き込む。演算ユニット１２０における演
算処理の状況はＳＴＡＴ１に反映される。演算コントロ
ーラ１４０は、演算ユニット１２０から供給されたＳＴ
ＡＴ１が所定の終了条件を満たすか否かを判定して、該
終了条件を満たす場合にはＲＥＱ１をＬレベルにネゲー
トする。つまり、演算ユニット１２０における演算処理
が終了した時点でＲＥＱ１がＬレベルに戻される。クロ
ックコントローラ６００は、ＲＥＱ１のＬレベルへのネ
ゲートに応答して、演算コントローラ１４０へのＧＣＬ
ＫＣ１の供給と演算ユニット１２０へのＧＣＬＫＡ１の
供給とメモリ１３０へのＧＣＬＫＭ１の供給とを停止す
る。
サートされると、マイクロコントローラ５００は命令メ
モリ５０１の中に記述されたプログラムに従って動作を
開始する。マイクロコントローラ５００は、第１、第２
及び第３回路ブロック１０１，２０１，３０１を並列に
動作させることができる。例えば第１回路ブロック１０
１における演算処理を要求する命令が命令デコーダ５０
３においてデコードされた場合には、ＢＵＳＹ１がネゲ
ートされていることを条件として、かつ命令シーケンサ
５０４からＩＮＩＴ１及びＰＲＭＴＲ１が発行される前
に、命令デコーダ５０３からＩＮＩＴＣ１が発行され
る。クロックコントローラ６００の中の第１ゲート回路
６１０は、ＩＮＩＴＣ１のアサートに応答して、演算コ
ントローラ１４０へのＧＣＬＫＣ１の供給を開始する。
したがって、命令シーケンサ５０４からＩＮＩＴ１が発
行されると、第１回路ブロック１０１の中の演算コント
ローラ１４０は直ちにＲＥＱ１をＨレベルにアサートす
ることができる。クロックコントローラ６００は、ＲＥ
Ｑ１のアサートに応答して、演算ユニット１２０へのＧ
ＣＬＫＡ１の供給とメモリ１３０へのＧＣＬＫＭ１の供
給とを開始する。演算ユニット１２０は、ＤＩＮに演算
処理を施し、該演算処理の結果であるＤＡＴＡ１１をメ
モリ１３０へ書き込む。演算ユニット１２０における演
算処理の状況はＳＴＡＴ１に反映される。演算コントロ
ーラ１４０は、演算ユニット１２０から供給されたＳＴ
ＡＴ１が所定の終了条件を満たすか否かを判定して、該
終了条件を満たす場合にはＲＥＱ１をＬレベルにネゲー
トする。つまり、演算ユニット１２０における演算処理
が終了した時点でＲＥＱ１がＬレベルに戻される。クロ
ックコントローラ６００は、ＲＥＱ１のＬレベルへのネ
ゲートに応答して、演算コントローラ１４０へのＧＣＬ
ＫＣ１の供給と演算ユニット１２０へのＧＣＬＫＡ１の
供給とメモリ１３０へのＧＣＬＫＭ１の供給とを停止す
る。
【００２９】以上のとおり、図１０のプロセッサによれ
ば、演算ユニット１２０，２２０，３２０の各々の動作
状況をそれぞれ演算コントローラ１４０，２４０，３４
０で監視し、実動作中の演算ユニットのみへのクロック
信号の供給を許容することとしたので、データ依存のク
ロックゲーティング機能を実現できる。しかも、命令デ
コーダ５０３によって指定された演算コントローラのみ
へのクロック信号の供給を許容することとしたので、図
１の場合に比べてプロセッサの消費電力が更に低減され
る。
ば、演算ユニット１２０，２２０，３２０の各々の動作
状況をそれぞれ演算コントローラ１４０，２４０，３４
０で監視し、実動作中の演算ユニットのみへのクロック
信号の供給を許容することとしたので、データ依存のク
ロックゲーティング機能を実現できる。しかも、命令デ
コーダ５０３によって指定された演算コントローラのみ
へのクロック信号の供給を許容することとしたので、図
１の場合に比べてプロセッサの消費電力が更に低減され
る。
【００３０】図１７は、図１１中の消費電力テーブル５
０８の内容の例を示している。また、図１８は、図１０
のプロセッサの実行プログラムの例を示している。図１
０のプロセッサによれば、第１、第２及び第３回路ブロ
ック１０１，２０１，３０１における消費電力の合計が
ＬＰＷＲで指定された最大消費電力を超えないように制
御することも可能である。図１０のプロセッサにおいて
ＬＰＷＲがアサートされると、命令実行コントローラ５
０７に最大消費電力が設定され、かつ回路ブロックごと
の消費電力の現在値が０に初期化される。ここでは、最
大消費電力として８０が設定されたものとする。続いて
ＩＮＩＴがアサートされると、マイクロコントローラ５
００は図１８のプログラムに従って動作を開始する。ま
ず、ＳＥＴ命令が命令デコーダ５０３でデコードされる
と、命令実行コントローラ５０７は、消費電力テーブル
５０８を参照して、ＳＥＴ命令に基づく演算処理を演算
ユニット１２０に実行させた場合に消費電力が１だけ増
えることを予測する。回路ブロック毎の消費電力現在値
の合計は０であるため、ＳＥＴ命令に基づく演算処理を
演算ユニット１２０に実行させても消費電力が８０を超
えないことが判る。したがって、命令実行コントローラ
５０７は、ＨＯＬＤをネゲートする。命令シーケンサ５
０４は、ＳＥＴ命令に基づくＩＮＩＴ１及びＰＲＭＴＲ
１を直ちに発行する。この時点で、命令デコーダ５０３
は次のＭＰＹ命令をデコードする。第１回路ブロック１
０１の消費電力の現在値は、ＢＵＳＹ１がＬレベルから
Ｈレベルへ遷移する際に、１に更新される。この現在値
は、ＢＵＳＹ１がＨレベルからＬレベルへ遷移する際
に、０にリセットされる。以下同様にして、１命令がデ
コードされるごとに、命令実行コントローラ５０７は、
該デコードされた命令に基づく演算処理が実行された場
合に消費電力がどれだけ増えるかを予測する。そして、
消費電力が８０を超える場合には、ＨＯＬＤがアサート
される。図１８の例では、ＤＣＴ命令がデコードされた
時点でＨＯＬＤがアサートされる。この時点では、ＳＥ
Ｔ命令、ＭＰＹ命令及びＡＤＤ命令の実行は完了してい
るが、ＶＩＦ命令が実行中であるので、消費電力現在値
の合計は４５である。したがって、ＤＣＴ命令に基づく
演算処理が実行されると消費電力が８８となり、８０を
超えることが判る。ＨＯＬＤがアサートされると、命令
シーケンサ５０４は演算起動信号及びパラメータ信号の
発行を保留する。これにより、第１、第２及び第３回路
ブロック１０１，２０１，３０１における消費電力の合
計が８０を超えないように制御され、消費電力の平準化
が達成される。
０８の内容の例を示している。また、図１８は、図１０
のプロセッサの実行プログラムの例を示している。図１
０のプロセッサによれば、第１、第２及び第３回路ブロ
ック１０１，２０１，３０１における消費電力の合計が
ＬＰＷＲで指定された最大消費電力を超えないように制
御することも可能である。図１０のプロセッサにおいて
ＬＰＷＲがアサートされると、命令実行コントローラ５
０７に最大消費電力が設定され、かつ回路ブロックごと
の消費電力の現在値が０に初期化される。ここでは、最
大消費電力として８０が設定されたものとする。続いて
ＩＮＩＴがアサートされると、マイクロコントローラ５
００は図１８のプログラムに従って動作を開始する。ま
ず、ＳＥＴ命令が命令デコーダ５０３でデコードされる
と、命令実行コントローラ５０７は、消費電力テーブル
５０８を参照して、ＳＥＴ命令に基づく演算処理を演算
ユニット１２０に実行させた場合に消費電力が１だけ増
えることを予測する。回路ブロック毎の消費電力現在値
の合計は０であるため、ＳＥＴ命令に基づく演算処理を
演算ユニット１２０に実行させても消費電力が８０を超
えないことが判る。したがって、命令実行コントローラ
５０７は、ＨＯＬＤをネゲートする。命令シーケンサ５
０４は、ＳＥＴ命令に基づくＩＮＩＴ１及びＰＲＭＴＲ
１を直ちに発行する。この時点で、命令デコーダ５０３
は次のＭＰＹ命令をデコードする。第１回路ブロック１
０１の消費電力の現在値は、ＢＵＳＹ１がＬレベルから
Ｈレベルへ遷移する際に、１に更新される。この現在値
は、ＢＵＳＹ１がＨレベルからＬレベルへ遷移する際
に、０にリセットされる。以下同様にして、１命令がデ
コードされるごとに、命令実行コントローラ５０７は、
該デコードされた命令に基づく演算処理が実行された場
合に消費電力がどれだけ増えるかを予測する。そして、
消費電力が８０を超える場合には、ＨＯＬＤがアサート
される。図１８の例では、ＤＣＴ命令がデコードされた
時点でＨＯＬＤがアサートされる。この時点では、ＳＥ
Ｔ命令、ＭＰＹ命令及びＡＤＤ命令の実行は完了してい
るが、ＶＩＦ命令が実行中であるので、消費電力現在値
の合計は４５である。したがって、ＤＣＴ命令に基づく
演算処理が実行されると消費電力が８８となり、８０を
超えることが判る。ＨＯＬＤがアサートされると、命令
シーケンサ５０４は演算起動信号及びパラメータ信号の
発行を保留する。これにより、第１、第２及び第３回路
ブロック１０１，２０１，３０１における消費電力の合
計が８０を超えないように制御され、消費電力の平準化
が達成される。
【００３１】図１９は、本発明に係るプロセッサの更に
他の構成例を示している。図１９のプロセッサは、ＭＰ
ＥＧビデオエンコーダ７００と、フレームメモリ８００
とで構成されている。フレームメモリ８００は、例えば
複数個のシンクロナスＤＲＡＭ（Dynamic Random Acces
s Memory）で構成される。ＭＰＥＧビデオエンコーダ７
００は、マイクロコントローラ７１０と、メモリインタ
フェース７２０と、並列動作可能な第１、第２及び第３
回路ブロック７３０，７４０，７５０と、クロックコン
トローラ７６０とを備えている。第１回路ブロック７３
０は、ビデオ入力インタフェース（ＶＩＦ）ブロックで
ある。第２回路ブロック７４０は、マクロブロック処理
（ＭＢＰ）ブロックであって、第１の動き予測（第１の
ＭＥ）ブロック７４１と、第２の動き予測（第２のＭ
Ｅ）ブロック７４２と、モード選択処理（ＭＳＰ）ブロ
ック７４３と、ＤＣＴ量子化（ＤＣＴＱ）ブロック７４
４と、可変長符号化（ＶＬＣ）ブロック７４５とを備え
ている。これら５個の回路ブロック７４１〜７４５はマ
クロブロックパイプラインを構成している。第３回路ブ
ロック７５０は、コード／ホストインタフェース（ＣＩ
Ｆ／ＨＩＦ）ブロックである。ＶＤＩＮはＶＩＦブロッ
ク７３０に与えられるビデオデータ入力であり、ＶＤＯ
ＵＴはＣＩＦ／ＨＩＦブロック７５０から供給されるビ
デオデータ出力（エンコード出力）であり、ＶＣＯＮＴ
は不図示のホストプロセッサからＣＩＦ／ＨＩＦブロッ
ク７５０に与えられる制御信号であり、ＥＣＬＫはクロ
ックコントローラ７６０に外部から与えられるシステム
クロック信号である。クロックコントローラ７６０は、
マイクロコントローラ７１０へノンゲーテッドクロック
信号を、メモリインタフェース７２０へゲーテッドクロ
ック信号をそれぞれ供給する。また、クロックコントロ
ーラ７６０は、７個の回路ブロック７３０，７４１，７
４２，７４３，７４４，７４５，７５０の各々へゲーテ
ッドクロック信号を供給する。
他の構成例を示している。図１９のプロセッサは、ＭＰ
ＥＧビデオエンコーダ７００と、フレームメモリ８００
とで構成されている。フレームメモリ８００は、例えば
複数個のシンクロナスＤＲＡＭ（Dynamic Random Acces
s Memory）で構成される。ＭＰＥＧビデオエンコーダ７
００は、マイクロコントローラ７１０と、メモリインタ
フェース７２０と、並列動作可能な第１、第２及び第３
回路ブロック７３０，７４０，７５０と、クロックコン
トローラ７６０とを備えている。第１回路ブロック７３
０は、ビデオ入力インタフェース（ＶＩＦ）ブロックで
ある。第２回路ブロック７４０は、マクロブロック処理
（ＭＢＰ）ブロックであって、第１の動き予測（第１の
ＭＥ）ブロック７４１と、第２の動き予測（第２のＭ
Ｅ）ブロック７４２と、モード選択処理（ＭＳＰ）ブロ
ック７４３と、ＤＣＴ量子化（ＤＣＴＱ）ブロック７４
４と、可変長符号化（ＶＬＣ）ブロック７４５とを備え
ている。これら５個の回路ブロック７４１〜７４５はマ
クロブロックパイプラインを構成している。第３回路ブ
ロック７５０は、コード／ホストインタフェース（ＣＩ
Ｆ／ＨＩＦ）ブロックである。ＶＤＩＮはＶＩＦブロッ
ク７３０に与えられるビデオデータ入力であり、ＶＤＯ
ＵＴはＣＩＦ／ＨＩＦブロック７５０から供給されるビ
デオデータ出力（エンコード出力）であり、ＶＣＯＮＴ
は不図示のホストプロセッサからＣＩＦ／ＨＩＦブロッ
ク７５０に与えられる制御信号であり、ＥＣＬＫはクロ
ックコントローラ７６０に外部から与えられるシステム
クロック信号である。クロックコントローラ７６０は、
マイクロコントローラ７１０へノンゲーテッドクロック
信号を、メモリインタフェース７２０へゲーテッドクロ
ック信号をそれぞれ供給する。また、クロックコントロ
ーラ７６０は、７個の回路ブロック７３０，７４１，７
４２，７４３，７４４，７４５，７５０の各々へゲーテ
ッドクロック信号を供給する。
【００３２】マイクロコントローラ７１０は、プログラ
ム制御可能であって、メモリインタフェース７２０、Ｖ
ＩＦブロック７３０、ＭＢＰブロック７４０及びＣＩＦ
／ＨＩＦブロック７５０の各々と交信する。特にＭＢＰ
ブロック７４０の中の５個の回路ブロック７４１〜７４
５の各々へは、マイクロコントローラ７１０が演算起動
信号及びパラメータ信号を発行する機能を有する。
ム制御可能であって、メモリインタフェース７２０、Ｖ
ＩＦブロック７３０、ＭＢＰブロック７４０及びＣＩＦ
／ＨＩＦブロック７５０の各々と交信する。特にＭＢＰ
ブロック７４０の中の５個の回路ブロック７４１〜７４
５の各々へは、マイクロコントローラ７１０が演算起動
信号及びパラメータ信号を発行する機能を有する。
【００３３】ＶＩＦブロック７３０は、マイクロコント
ローラ７１０により起動されると、リクエスト信号をア
サートすることによってクロック信号の供給を要求す
る。クロックコントローラ７６０は、このリクエスト信
号のアサートに応答して、ＶＩＦブロック７３０へのク
ロック信号の供給を開始する。ＶＩＦブロック７３０
は、ビデオデータ入力ＶＤＩＮをＭＰＥＧ入力形式に変
換するように、データ並び替え等の処理を行う。この処
理の結果を表す現画像データは、メモリインタフェース
７２０を通じてフレームメモリ８００の中に書き込まれ
る。このようにして一連のデータ入力処理が終了する
と、ＶＩＦブロック７３０はリクエスト信号をネゲート
する。クロックコントローラ７６０は、このリクエスト
信号のネゲートに応答して、ＶＩＦブロック７３０への
クロック信号の供給を停止する。
ローラ７１０により起動されると、リクエスト信号をア
サートすることによってクロック信号の供給を要求す
る。クロックコントローラ７６０は、このリクエスト信
号のアサートに応答して、ＶＩＦブロック７３０へのク
ロック信号の供給を開始する。ＶＩＦブロック７３０
は、ビデオデータ入力ＶＤＩＮをＭＰＥＧ入力形式に変
換するように、データ並び替え等の処理を行う。この処
理の結果を表す現画像データは、メモリインタフェース
７２０を通じてフレームメモリ８００の中に書き込まれ
る。このようにして一連のデータ入力処理が終了する
と、ＶＩＦブロック７３０はリクエスト信号をネゲート
する。クロックコントローラ７６０は、このリクエスト
信号のネゲートに応答して、ＶＩＦブロック７３０への
クロック信号の供給を停止する。
【００３４】第１のＭＥブロック７４１は、マイクロコ
ントローラ７１０から発行された演算起動信号及びパラ
メータ信号を受け取ると、リクエスト信号をアサートす
ることによってクロック信号の供給を要求する。パラメ
ータ信号は、第１のＭＥブロック７４１の中の演算ユニ
ットが有する複数の資源のうちのいずれの資源が使用さ
れるべきかを示す信号である。クロックコントローラ７
６０は、リクエスト信号のアサートに応答して、第１の
ＭＥブロック７４１へのクロック信号の供給を開始す
る。第１のＭＥブロック７４１の演算ユニットは、メモ
リインタフェース７２０を通じてフレームメモリ８００
から参照画像データ及び現画像データを読み出し、第１
の動き予測、例えば１画素精度の動きベクトル検出を行
って、得られたベクトルデータを第２のＭＥブロック７
４２へ送る。１マクロブロックの処理が終了すると、第
１のＭＥブロック７４１はリクエスト信号をネゲートす
る。クロックコントローラ７６０は、このリクエスト信
号のネゲートに応答して、第１のＭＥブロック７４１へ
のクロック信号の供給を停止する。
ントローラ７１０から発行された演算起動信号及びパラ
メータ信号を受け取ると、リクエスト信号をアサートす
ることによってクロック信号の供給を要求する。パラメ
ータ信号は、第１のＭＥブロック７４１の中の演算ユニ
ットが有する複数の資源のうちのいずれの資源が使用さ
れるべきかを示す信号である。クロックコントローラ７
６０は、リクエスト信号のアサートに応答して、第１の
ＭＥブロック７４１へのクロック信号の供給を開始す
る。第１のＭＥブロック７４１の演算ユニットは、メモ
リインタフェース７２０を通じてフレームメモリ８００
から参照画像データ及び現画像データを読み出し、第１
の動き予測、例えば１画素精度の動きベクトル検出を行
って、得られたベクトルデータを第２のＭＥブロック７
４２へ送る。１マクロブロックの処理が終了すると、第
１のＭＥブロック７４１はリクエスト信号をネゲートす
る。クロックコントローラ７６０は、このリクエスト信
号のネゲートに応答して、第１のＭＥブロック７４１へ
のクロック信号の供給を停止する。
【００３５】第２のＭＥブロック７４２は、マイクロコ
ントローラ７１０から発行された演算起動信号及びパラ
メータ信号を受け取ると、リクエスト信号をアサートす
ることによってクロック信号の供給を要求する。パラメ
ータ信号は、第２のＭＥブロック７４２の中の演算ユニ
ットが有する複数の資源のうちのいずれの資源が使用さ
れるべきかを示す信号である。クロックコントローラ７
６０は、リクエスト信号のアサートに応答して、第２の
ＭＥブロック７４２へのクロック信号の供給を開始す
る。第２のＭＥブロック７４２の演算ユニットは、動き
ベクトルデータに基づいてメモリインタフェース７２０
を通じてフレームメモリ８００から参照画像データ及び
現画像データを読み出し、第２の動き予測、例えば半画
素精度の動きベクトル検出及び動き補償を行って、得ら
れた差分データをＭＳＰブロック７４３へ送る。１マク
ロブロックの処理が終了すると、第２のＭＥブロック７
４２はリクエスト信号をネゲートする。クロックコント
ローラ７６０は、このリクエスト信号のネゲートに応答
して、第２のＭＥブロック７４２へのクロック信号の供
給を停止する。
ントローラ７１０から発行された演算起動信号及びパラ
メータ信号を受け取ると、リクエスト信号をアサートす
ることによってクロック信号の供給を要求する。パラメ
ータ信号は、第２のＭＥブロック７４２の中の演算ユニ
ットが有する複数の資源のうちのいずれの資源が使用さ
れるべきかを示す信号である。クロックコントローラ７
６０は、リクエスト信号のアサートに応答して、第２の
ＭＥブロック７４２へのクロック信号の供給を開始す
る。第２のＭＥブロック７４２の演算ユニットは、動き
ベクトルデータに基づいてメモリインタフェース７２０
を通じてフレームメモリ８００から参照画像データ及び
現画像データを読み出し、第２の動き予測、例えば半画
素精度の動きベクトル検出及び動き補償を行って、得ら
れた差分データをＭＳＰブロック７４３へ送る。１マク
ロブロックの処理が終了すると、第２のＭＥブロック７
４２はリクエスト信号をネゲートする。クロックコント
ローラ７６０は、このリクエスト信号のネゲートに応答
して、第２のＭＥブロック７４２へのクロック信号の供
給を停止する。
【００３６】ＭＳＰブロック７４３は、マイクロコント
ローラ７１０から発行された演算起動信号及びパラメー
タ信号を受け取ると、リクエスト信号をアサートするこ
とによってクロック信号の供給を要求する。パラメータ
信号は、ＭＳＰブロック７４３の中の演算ユニットが有
する複数の資源のうちのいずれの資源が使用されるべき
かを示す信号である。クロックコントローラ７６０は、
リクエスト信号のアサートに応答して、ＭＳＰブロック
７４３へのクロック信号の供給を開始する。ＭＳＰブロ
ック７４３の演算ユニットは、差分データに基づいてマ
クロブロックの統計計算、ＤＣＴ用データの準備を行
い、ＤＣＴＱブロック７４４にデータを引き渡す。１マ
クロブロックの処理が終了すると、ＭＳＰブロック７４
３はリクエスト信号をネゲートする。クロックコントロ
ーラ７６０は、このリクエスト信号のネゲートに応答し
て、ＭＳＰブロック７４３へのクロック信号の供給を停
止する。
ローラ７１０から発行された演算起動信号及びパラメー
タ信号を受け取ると、リクエスト信号をアサートするこ
とによってクロック信号の供給を要求する。パラメータ
信号は、ＭＳＰブロック７４３の中の演算ユニットが有
する複数の資源のうちのいずれの資源が使用されるべき
かを示す信号である。クロックコントローラ７６０は、
リクエスト信号のアサートに応答して、ＭＳＰブロック
７４３へのクロック信号の供給を開始する。ＭＳＰブロ
ック７４３の演算ユニットは、差分データに基づいてマ
クロブロックの統計計算、ＤＣＴ用データの準備を行
い、ＤＣＴＱブロック７４４にデータを引き渡す。１マ
クロブロックの処理が終了すると、ＭＳＰブロック７４
３はリクエスト信号をネゲートする。クロックコントロ
ーラ７６０は、このリクエスト信号のネゲートに応答し
て、ＭＳＰブロック７４３へのクロック信号の供給を停
止する。
【００３７】ＤＣＴＱブロック７４４は、マイクロコン
トローラ７１０から発行された演算起動信号及びパラメ
ータ信号を受け取ると、リクエスト信号をアサートする
ことによってクロック信号の供給を要求する。パラメー
タ信号は、ＤＣＴＱブロック７４４の中の演算ユニット
が有する複数の資源のうちのいずれの資源が使用される
べきかを示す信号である。クロックコントローラ７６０
は、リクエスト信号のアサートに応答して、ＤＣＴＱブ
ロック７４４へのクロック信号の供給を開始する。ＤＣ
ＴＱブロック７４４の演算ユニットは、準備されたデー
タに基づいてマクロブロックのＤＣＴ演算、量子化を行
い、ＶＬＣブロック７４５にデータを引き渡す。１マク
ロブロックの処理が終了すると、ＤＣＴＱブロック７４
４はリクエスト信号をネゲートする。クロックコントロ
ーラ７６０は、このリクエスト信号のネゲートに応答し
て、ＤＣＴＱブロック７４４へのクロック信号の供給を
停止する。
トローラ７１０から発行された演算起動信号及びパラメ
ータ信号を受け取ると、リクエスト信号をアサートする
ことによってクロック信号の供給を要求する。パラメー
タ信号は、ＤＣＴＱブロック７４４の中の演算ユニット
が有する複数の資源のうちのいずれの資源が使用される
べきかを示す信号である。クロックコントローラ７６０
は、リクエスト信号のアサートに応答して、ＤＣＴＱブ
ロック７４４へのクロック信号の供給を開始する。ＤＣ
ＴＱブロック７４４の演算ユニットは、準備されたデー
タに基づいてマクロブロックのＤＣＴ演算、量子化を行
い、ＶＬＣブロック７４５にデータを引き渡す。１マク
ロブロックの処理が終了すると、ＤＣＴＱブロック７４
４はリクエスト信号をネゲートする。クロックコントロ
ーラ７６０は、このリクエスト信号のネゲートに応答し
て、ＤＣＴＱブロック７４４へのクロック信号の供給を
停止する。
【００３８】ＶＬＣブロック７４５は、マイクロコント
ローラ７１０から発行された演算起動信号及びパラメー
タ信号を受け取ると、リクエスト信号をアサートするこ
とによってクロック信号の供給を要求する。パラメータ
信号は、ＶＬＣブロック７４５の中の演算ユニットが有
する複数の資源のうちのいずれの資源が使用されるべき
かを示す信号である。クロックコントローラ７６０は、
リクエスト信号のアサートに応答して、ＶＬＣブロック
７４５へのクロック信号の供給を開始する。ＶＬＣブロ
ック７４５の演算ユニットは、引き渡されたデータに基
づいて可変長符号化処理を行う。この処理の結果を表す
符号化データは、メモリインタフェース７２０を通じて
フレームメモリ８００の中に書き込まれる。１マクロブ
ロックの処理が終了すると、ＶＬＣブロック７４５はリ
クエスト信号をネゲートする。クロックコントローラ７
６０は、このリクエスト信号のネゲートに応答して、Ｖ
ＬＣブロック７４５へのクロック信号の供給を停止す
る。
ローラ７１０から発行された演算起動信号及びパラメー
タ信号を受け取ると、リクエスト信号をアサートするこ
とによってクロック信号の供給を要求する。パラメータ
信号は、ＶＬＣブロック７４５の中の演算ユニットが有
する複数の資源のうちのいずれの資源が使用されるべき
かを示す信号である。クロックコントローラ７６０は、
リクエスト信号のアサートに応答して、ＶＬＣブロック
７４５へのクロック信号の供給を開始する。ＶＬＣブロ
ック７４５の演算ユニットは、引き渡されたデータに基
づいて可変長符号化処理を行う。この処理の結果を表す
符号化データは、メモリインタフェース７２０を通じて
フレームメモリ８００の中に書き込まれる。１マクロブ
ロックの処理が終了すると、ＶＬＣブロック７４５はリ
クエスト信号をネゲートする。クロックコントローラ７
６０は、このリクエスト信号のネゲートに応答して、Ｖ
ＬＣブロック７４５へのクロック信号の供給を停止す
る。
【００３９】ＣＩＦ／ＨＩＦブロック７５０は、マイク
ロコントローラ７１０により起動されると、リクエスト
信号をアサートすることによってクロック信号の供給を
要求する。クロックコントローラ７６０は、このリクエ
スト信号のアサートに応答して、ＣＩＦ／ＨＩＦブロッ
ク７５０へのクロック信号の供給を開始する。ＣＩＦ／
ＨＩＦブロック７５０は、指定されたタイミングでメモ
リインタフェース７２０を通じてフレームメモリ８００
から符号化データを読み出し、ビデオデータ出力ＶＤＯ
ＵＴを外部へ供給する。このようにして一連のデータ出
力処理が終了すると、ＣＩＦ／ＨＩＦブロック７５０は
リクエスト信号をネゲートする。クロックコントローラ
７６０は、このリクエスト信号のネゲートに応答して、
ＣＩＦ／ＨＩＦブロック７５０へのクロック信号の供給
を停止する。なお、ＣＩＦ／ＨＩＦブロック７５０は不
図示のホストプロセッサから与えられた制御信号ＶＣＯ
ＮＴをマイクロコントローラ７１０へ伝達する機能をも
有している。
ロコントローラ７１０により起動されると、リクエスト
信号をアサートすることによってクロック信号の供給を
要求する。クロックコントローラ７６０は、このリクエ
スト信号のアサートに応答して、ＣＩＦ／ＨＩＦブロッ
ク７５０へのクロック信号の供給を開始する。ＣＩＦ／
ＨＩＦブロック７５０は、指定されたタイミングでメモ
リインタフェース７２０を通じてフレームメモリ８００
から符号化データを読み出し、ビデオデータ出力ＶＤＯ
ＵＴを外部へ供給する。このようにして一連のデータ出
力処理が終了すると、ＣＩＦ／ＨＩＦブロック７５０は
リクエスト信号をネゲートする。クロックコントローラ
７６０は、このリクエスト信号のネゲートに応答して、
ＣＩＦ／ＨＩＦブロック７５０へのクロック信号の供給
を停止する。なお、ＣＩＦ／ＨＩＦブロック７５０は不
図示のホストプロセッサから与えられた制御信号ＶＣＯ
ＮＴをマイクロコントローラ７１０へ伝達する機能をも
有している。
【００４０】図２０は、図１９のプロセッサ中の第１の
ＭＥブロック７４１、第２のＭＥブロック７４２、ＭＳ
Ｐブロック７４３、ＤＣＴＱブロック７４４及びＶＬＣ
ブロック７４５のパイプライン動作を示している。図中
のＭＢ１〜ＭＢ８は、各々処理対象のマクロブロックを
表している。パイプラインピッチは、各回路ブロックに
おける１マクロブロックの処理に要する時間の最大値に
設定される。図中の複数のハッチング部分は、それぞれ
アイドル時間を表している。すなわち、５個の回路ブロ
ック７４１〜７４５の各々における１マクロブロックの
処理時間は画像データに依存しており、演算処理が早く
終了した回路ブロックはクロックコントローラ７６０へ
のリクエスト信号を早期にネゲートする。これにより各
アイドル時間においてクロック信号の供給が停止され、
プロセッサの消費電力が低減される。詳細に説明する
と、第１及び第２のＭＥブロック７４１，７４２では、
アドレスジェネレータにより参照画像データが全て探索
されるか、又は演算器により参照画像データ中に現画像
データと最も類似した領域が発見された時点でリクエス
ト信号がネゲートされる。また、ＶＬＣブロック７４５
では、動き予測が成功した場合と失敗した場合とで、デ
ータ処理量が大きく違ってくる。
ＭＥブロック７４１、第２のＭＥブロック７４２、ＭＳ
Ｐブロック７４３、ＤＣＴＱブロック７４４及びＶＬＣ
ブロック７４５のパイプライン動作を示している。図中
のＭＢ１〜ＭＢ８は、各々処理対象のマクロブロックを
表している。パイプラインピッチは、各回路ブロックに
おける１マクロブロックの処理に要する時間の最大値に
設定される。図中の複数のハッチング部分は、それぞれ
アイドル時間を表している。すなわち、５個の回路ブロ
ック７４１〜７４５の各々における１マクロブロックの
処理時間は画像データに依存しており、演算処理が早く
終了した回路ブロックはクロックコントローラ７６０へ
のリクエスト信号を早期にネゲートする。これにより各
アイドル時間においてクロック信号の供給が停止され、
プロセッサの消費電力が低減される。詳細に説明する
と、第１及び第２のＭＥブロック７４１，７４２では、
アドレスジェネレータにより参照画像データが全て探索
されるか、又は演算器により参照画像データ中に現画像
データと最も類似した領域が発見された時点でリクエス
ト信号がネゲートされる。また、ＶＬＣブロック７４５
では、動き予測が成功した場合と失敗した場合とで、デ
ータ処理量が大きく違ってくる。
【００４１】なお、本発明はＭＰＥＧビデオデコーダな
ど、他の目的を有するプロセッサにも適用可能である。
ど、他の目的を有するプロセッサにも適用可能である。
【００４２】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、演算ユニットの動作状況を演算コントローラで監視
し、該演算ユニットが実動作している間だけ該演算ユニ
ットへのクロック信号の供給を許容することとしたの
で、データ依存のクロックゲーティング機能を実現でき
る。
ば、演算ユニットの動作状況を演算コントローラで監視
し、該演算ユニットが実動作している間だけ該演算ユニ
ットへのクロック信号の供給を許容することとしたの
で、データ依存のクロックゲーティング機能を実現でき
る。
【図１】本発明に係るプロセッサの構成例を示すブロッ
ク図である。
ク図である。
【図２】図１中の第１回路ブロックの内部構成を示すブ
ロック図である。
ロック図である。
【図３】図２中の演算コントローラの内部構成を示すブ
ロック図である。
ロック図である。
【図４】図２中の演算ユニットの内部構成を示すブロッ
ク図である。
ク図である。
【図５】図１中の第２回路ブロックの内部構成を示すブ
ロック図である。
ロック図である。
【図６】図１中の第３回路ブロックの内部構成を示すブ
ロック図である。
ロック図である。
【図７】図１中のクロックコントローラの内部構成を示
すブロック図である。
すブロック図である。
【図８】図７中の第１ゲート回路の内部構成を示すブロ
ック図である。
ック図である。
【図９】図７中の第２ゲート回路の内部構成を示すブロ
ック図である。
ック図である。
【図１０】本発明に係るプロセッサの他の構成例を示す
ブロック図である。
ブロック図である。
【図１１】図１０中のマイクロコントローラの内部構成
を示すブロック図である。
を示すブロック図である。
【図１２】図１０中の第１回路ブロックの内部構成を示
すブロック図である。
すブロック図である。
【図１３】図１０中の第２回路ブロックの内部構成を示
すブロック図である。
すブロック図である。
【図１４】図１０中の第３回路ブロックの内部構成を示
すブロック図である。
すブロック図である。
【図１５】図１０中のクロックコントローラの内部構成
を示すブロック図である。
を示すブロック図である。
【図１６】図１５中の第１ゲート回路の内部構成を示す
ブロック図である。
ブロック図である。
【図１７】図１１中の消費電力テーブルの内容の例を示
す図である。
す図である。
【図１８】図１０のプロセッサの実行プログラムの例を
示す図である。
示す図である。
【図１９】本発明に係るプロセッサの更に他の構成例を
示すブロック図である。
示すブロック図である。
【図２０】図１９のプロセッサの動作例を示すタイミン
グチャート図である。
グチャート図である。
１０ マイクロコントローラ １００，１０１ 第１回路ブロック １１０ 演算コントローラ １１１ デコーダ １１２ 起動ラッチ １１３ 比較器 １１４ 論理ゲート １１５ リクエストレジスタ １２０ 演算ユニット １２１，１２２ 演算器 １２３ アドレスジェネレータ １２４ 演算状況判定器 １２５ 制御レジスタ １３０ メモリ １４０ 演算コントローラ ２００，２０１ 第２回路ブロック ２１０ 演算コントローラ ２２０ 演算ユニット ２３０ メモリ ２４０ 演算コントローラ ３００，３０１ 第３回路ブロック ３１０ 演算コントローラ ３２０ 演算ユニット ３３０ メモリ ３４０ 演算コントローラ ４００ クロックコントローラ ４１０ 第１ゲート回路 ４１１ リクエストレジスタ ４１２ 論理ゲート ４１３ バッファ ４２０ 第１ゲート回路 ４３０ 第１ゲート回路 ４４０ 第２ゲート回路 ４４１，４４２ リクエストレジスタ ４４３，４４４ 論理ゲート ４５０ 第２ゲート回路 ４６０ 第２ゲート回路 ５００ マイクロコントローラ ５０１ 命令メモリ ５０２ 命令レジスタ ５０３ 命令デコーダ ５０４ 命令シーケンサ ５０５ アドレスジェネレータ ５０６ カウンタ ５０７ 命令実行コントローラ ５０８ 消費電力テーブル ６００ クロックコントローラ ６１０ 第１ゲート回路 ６１１ リクエストレジスタ ６１２ 論理ゲート ６１３ 起動レジスタ ６１４，６１５ 論理ゲート ６２０ 第１ゲート回路 ６３０ 第１ゲート回路 ７００ ＭＰＥＧビデオエンコーダ ７１０ マイクロコントローラ ７２０ メモリインタフェース ７３０ ビデオ入力インタフェース（ＶＩＦ）ブロック ７４０ マクロブロック処理（ＭＢＰ）ブロック ７４１ 第１の動き予測（第１のＭＥ）ブロック ７４２ 第２の動き予測（第２のＭＥ）ブロック ７４３ モード選択処理（ＭＳＰ）ブロック ７４４ ＤＣＴ量子化（ＤＣＴＱ）ブロック ７４５ 可変長符号化（ＶＬＣ）ブロック ７５０ コード／ホストインタフェース（ＣＩＦ／ＨＩ
Ｆ）ブロック ７６０ クロックコントローラ ８００ フレームメモリ
Ｆ）ブロック ７６０ クロックコントローラ ８００ フレームメモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−140810（ＪＰ，Ａ) 特開 平４−302014（ＪＰ，Ａ) 特開 平３−123919（ＪＰ，Ａ) 特開 平３−100710（ＪＰ，Ａ) 特開 平４−127210（ＪＰ，Ａ) 特開 平10−116131（ＪＰ，Ａ) 特開 平10−340127（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/00 G06F 1/04 301 G06F 15/78 510
Claims (9)
- 【請求項１】 データに演算処理を施し、かつ該演算処
理の状況を表すステータス信号を供給する機能を有する
演算ユニットと、 演算起動信号を発行する機能を有するマイクロコントロ
ーラと、 前記マイクロコントローラから発行された前記演算起動
信号を受け取った場合にはリクエスト信号をアサート
し、かつ前記演算ユニットから供給された前記ステータ
ス信号が所定の終了条件を満たすか否かを判定して前記
終了条件を満たす場合には前記リクエスト信号をネゲー
トするための演算コントローラと、 前記リクエスト信号がアサートされた場合には前記演算
ユニットが前記演算処理を実行できるように前記演算ユ
ニットへクロック信号を供給し、かつ前記リクエスト信
号がネゲートされた場合には前記演算ユニットへの前記
クロック信号の供給を停止するためのクロックコントロ
ーラとを備え、 前記マイクロコントローラは、前記演算コントローラの
ビジー信号がネゲートされていることを条件として前記
演算起動信号を発行するように構成され たことを特徴と
するプロセッサ。 - 【請求項２】 請求項１記載のプロセッサにおいて、 前記マイクロコントローラは、前記演算ユニットが有す
る複数の資源のうちのいずれの資源が使用されるべきか
を示すパラメータ信号を発行する機能を更に有し、 前記演算コントローラは、前記パラメータ信号に応じて
前記演算ユニットの内部構成を設定し、かつ前記パラメ
ータ信号に応じて前記終了条件を変更する機能を更に有
することを特徴とするプロセッサ。 - 【請求項３】 請求項１記載のプロセッサにおいて、 前記マイクロコントローラは、前記演算起動信号を発行
する前にコントローラ起動信号を発行する機能を更に有
し、 前記クロックコントローラは、与えられたシステムクロック信号に同期して前記リクエ
スト信号をラッチするためのリクエストレジスタと、 前記リクエストレジスタの出力がアサートされた場合に
は前記演算ユニットへ 前記システムクロック信号を伝達
し、かつ前記リクエストレジスタの出力がネゲートされ
た場合には前記演算ユニットへの前記システムクロック
信号の伝達を停止するための手段と、 前記システムクロック信号に同期して前記コントローラ
起動信号、前記演算起動信号及び前記リクエスト信号の
論理和をラッチするための起動レジスタと、 前記起動レジスタの出力がアサートされた場合には前記
演算コントローラが動作できるように該演算コントロー
ラへ前記システムクロック信号を伝達し、かつ前記起動
レジスタの出力がネゲートされた場合には前記演算コン
トローラへの前記システムクロック信号の伝達を停止す
るための手段とを更に備えたことを特徴とするプロセッ
サ。 - 【請求項４】 請求項１記載のプロセッサにおいて、 前記マイクロコントローラは、前記演算ユニットに前記
演算処理を実行させた場合の消費電力が所定の最大消費
電力を超えるか否かを予測して、前記最大消費電力を超
えない場合には前記演算起動信号を直ちに発行し、前記
最大消費電力を超える場合には前記演算起動信号の発行
を保留する機能を更に有することを特徴とするプロセッ
サ。 - 【請求項５】 請求項１記載のプロセッサにおいて、 前記演算ユニットは、画像データ処理のためのユニット
であることを特徴とするプロセッサ。 - 【請求項６】 各々データに演算処理を施し、かつ該演
算処理の状況を表すステータス信号を供給する機能を有
する複数の演算ユニットと、 前記複数の演算ユニットの各々に対して演算起動信号を
発行する機能を有するマイクロコントローラと、 各々前記マイクロコントローラから発行された対応する
演算起動信号を受け取った場合にはリクエスト信号をア
サートし、かつ対応する演算ユニットから供給された前
記ステータス信号が所定の終了条件を満たすか否かを判
定して前記終了条件を満たす場合には前記リクエスト信
号をネゲートするための複数の演算コントローラと、 前記複数の演算コントローラのいずれかにより前記リク
エスト信号がアサートされた場合には該リクエスト信号
に対応する演算ユニットへクロック信号を供給し、かつ
前記リクエスト信号がネゲートされた場合には前記演算
ユニットへの前記クロック信号の供給を停止するための
クロックコントローラとを備え、 前記マイクロコントローラは、前記複数の演算コントロ
ーラの各々のビジー信号がネゲートされていることを条
件として当該演算コントローラに対する前記演算起動信
号を発行するように構成され たことを特徴とするプロセ
ッサ。 - 【請求項７】 請求項６記載のプロセッサにおいて、 前記複数の演算ユニットは、各々ＭＰＥＧ画像データの
エンコードのための部分処理ユニットであることを特徴
とするプロセッサ。 - 【請求項８】 データに演算処理を施し、かつ該演算処
理の状況を表すステータス信号を供給する機能を有する
演算ユニットと、 演算起動信号を発行する機能を有するマイクロコントロ
ーラと、 前記マイクロコントローラから発行された前記演算起動
信号を受け取った場合にはリクエスト信号をアサート
し、かつ前記演算ユニットから供給された前記ステータ
ス信号が所定の終了条件を満たすか否かを判定して前記
終了条件を満たす場合には前記リクエスト信号をネゲー
トするための演算コントローラと、 前記リクエスト信号がアサートされた場合には前記演算
ユニットが前記演算処理を実行できるように前記演算ユ
ニットへクロック信号を供給し、かつ前記リクエスト信
号がネゲートされた場合には前記演算ユニットへの前記
クロック信号の供給を停止するためのクロックコントロ
ーラとを備え、 前記マイクロコントローラは、前記演算ユニットが有す
る複数の資源のうちのいずれの資源が使用されるべきか
を示すパラメータ信号を発行する機能を更に有し、 前記演算コントローラは、前記パラメータ信号に応じて
前記演算ユニットの内部構成を設定し、かつ前記パラメ
ータ信号に応じて前記終了条件を変更する機能を更に有
することを特徴とするプロセッサ。 - 【請求項９】 データに演算処理を施し、かつ該演算処
理の状況を表すステータス信号を供給する機能を有する
演算ユニットと、 演算起動信号を発行する機能を有するマイクロコントロ
ーラと、 前記マイクロコントローラから発行された前記演算起動
信号を受け取った場合にはリクエスト信号をアサート
し、かつ前記演算ユニットから供給された前記ステータ
ス信号が所定の終了条件を満たすか否かを判定して前記
終了条件を満たす場合には前記リクエスト信号をネゲー
トするための演算コントローラと、 前記リクエスト信号がアサートされた場合には前記演算
ユニットが前記演算処理を実行できるように前記演算ユ
ニットへクロック信号を供給し、かつ前記リクエスト信
号がネゲートされた場合には前記演算ユニットへの前記
クロック信号の供給を停止するためのクロックコントロ
ーラとを備え、 前記マイクロコントローラは、前記演算ユニットに前記
演算処理を実行させた場合の消費電力が所定の最大消費
電力を超えるか否かを予測して、前記最大消費電力を超
えない場合には前記演算起動信号を直ちに発行し、前記
最大消費電力を超える場合には前記演算起動信号の発行
を保留する機能を更に有することを特徴とするプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24353698A JP3004968B2 (ja) | 1997-09-03 | 1998-08-28 | プロセッサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-238014 | 1997-09-03 | ||
| JP23801497 | 1997-09-03 | ||
| JP24353698A JP3004968B2 (ja) | 1997-09-03 | 1998-08-28 | プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11167629A JPH11167629A (ja) | 1999-06-22 |
| JP3004968B2 true JP3004968B2 (ja) | 2000-01-31 |
Family
ID=26533486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24353698A Expired - Fee Related JP3004968B2 (ja) | 1997-09-03 | 1998-08-28 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8195975B2 (en) | 2007-12-26 | 2012-06-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and clock control method |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6564328B1 (en) * | 1999-12-23 | 2003-05-13 | Intel Corporation | Microprocessor with digital power throttle |
| KR100830747B1 (ko) * | 2000-10-25 | 2008-05-20 | 텍사스 인스트루먼츠 인코포레이티드 | 분산된 프로세싱 시스템을 위한 인텔리젼트 전력 관리 |
| WO2006006489A1 (ja) * | 2004-07-13 | 2006-01-19 | Matsushita Electric Industrial Co., Ltd. | 動き検出装置 |
| US9009451B2 (en) * | 2011-10-31 | 2015-04-14 | Apple Inc. | Instruction type issue throttling upon reaching threshold by adjusting counter increment amount for issued cycle and decrement amount for not issued cycle |
-
1998
- 1998-08-28 JP JP24353698A patent/JP3004968B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8195975B2 (en) | 2007-12-26 | 2012-06-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and clock control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11167629A (ja) | 1999-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0901061B1 (en) | Clock control | |
| CN108701040B (zh) | 用户级别线程暂停的方法、设备、和指令 | |
| US8576236B2 (en) | Mechanism for granting controlled access to a shared resource | |
| TWI597600B (zh) | 在運行狀態下藉由減少每個時脈的指令率之微處理器及其省電方法 | |
| JP3057934B2 (ja) | 共有バス調停機構 | |
| JPH09212358A (ja) | データ処理装置及びマイクロプロセッサ | |
| US5887129A (en) | Asynchronous data processing apparatus | |
| JP3004968B2 (ja) | プロセッサ | |
| US7246220B1 (en) | Architecture for hardware-assisted context switching between register groups dedicated to time-critical or non-time critical tasks without saving state | |
| JP2004512614A (ja) | オペレーティングシステムサポートのために一定の時間基準を用いるマルチモード電力管理システムのハードウェアアーキテクチャ | |
| US6993674B2 (en) | System LSI architecture and method for controlling the clock of a data processing system through the use of instructions | |
| US7054971B2 (en) | Interface between a host and a slave device having a latency greater than the latency of the host | |
| US5968166A (en) | Information processing apparatus and method, and scheduling device for reducing inactivity due to wait state | |
| KR100457478B1 (ko) | 메모리액세스방법및데이터처리시스템 | |
| JP3562215B2 (ja) | マイクロコンピュータ及び電子機器 | |
| Yeh et al. | Heterogeneous multi-core SoC implementation with system-level design methodology | |
| Lafond et al. | Interrupt costs in embedded system with short latency hardware accelerators | |
| JP3202654B2 (ja) | マイクロプロセッサシステム | |
| JP3493768B2 (ja) | データ処理装置 | |
| JPH07325788A (ja) | マルチプロセッサ | |
| JP4498705B2 (ja) | キャッシュシステム | |
| JP2011008617A (ja) | マルチスレッド実行装置、オブジェクトプログラムの生成方法、プログラム | |
| JP2927751B2 (ja) | 情報処理装置及び情報処理方法及びスケジューリング装置 | |
| CN117785784A (zh) | 一种适用于多核数据处理器的cpu实现装置和方法 | |
| JP2636074B2 (ja) | マイクロプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991102 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |