JP3001579B2 - Motion detection signal processing circuit - Google Patents
Motion detection signal processing circuitInfo
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Description
〔産業上の利用分野〕 この発明は、いわゆるEDTVのように動き適応形走査線
補間等の高画質化処理をするテレビジョン受像機で、動
き検出信号を処理する回路に関する。 〔発明の概要〕 この発明は、動き検出信号を１ビットの信号に変換し
たのち、この１ビットの出力信号を時間軸方向に拡大す
るローパスフィルタに供給し、検出エラーを補償し、更
に、積分型構成の係数発生器に供給して係数を発生させ
るようにしたことにより、移動量に対応した良好な係数
を発生させることができるようにしたものである。 〔従来の技術〕 第４図は、テレビジョン受像機の一例の構成を示すも
のである。 同図において、入力端子（62）からの映像信号は、A/
D変換器（63）でディジタル信号に変換されたのち、Y/C
分離回路（64）に供給されて輝度信号Ｙおよび色信号Ｃ
に分離される。A/D変換器（63）でのサンプリング周波
数は、例えば14MHzとされる。 Y/C分離回路（64）より出力される輝度信号Ｙは、走
査線補間回路（65Y）に供給される。Y/C分離回路（64）
より出力される色信号Ｃは、クロマデコーダ（66）に供
給されて色復調される。このクロマデコーダ（66）より
出力される赤色差信号Ｒ−Ｙ、青色差信号Ｂ−Ｙの時分
割信号Ｒ−Y/B−Ｙは、走査線補間回路（65C）に供給さ
れ、この走査線補間回路（65Y），（65C）からは、主走
査線信号Ym,Rm−Ym/Bm−Ymの他に、補間走査線信号Yc,R
c−Yc/Bc−Ycが同時に出力される。 また、Y/C分離回路（64）より出力される輝度信号Ｙ
は、動き検出回路（50）に供給され、この動き検出回路
（50）からの動き検出信号は係数発生器（51）に供給さ
れる。走査線補間回路（65Y），（65C）の係数器のＫ値
は、この係数発生器（51）で発生され、動き検出信号の
大きさに応じてその値が変えられる。この係数発生器
（51）は、例えばROMで構成され、動き検出信号がアド
レス値とし供給されることにより、対応する係数Ｋが読
み出されて出力される。第５図はROMの特性例を示すも
のである。 動き検出回路（50）は、第６図に示すように構成され
る。同図において、Y/C分離回路（64）より供給される
輝度信号Ｙは、遅延線を構成するフィールドメモリ（40
1）および（402）の直列回路に供給される。フィールド
メモリ（401）および（402）の直列回路の遅延時間は、
１フレーム（263H＋262H）とされる。 フィールドメモリ（401）の入力信号およびフィール
ドメモリ（402）の出力信号は、減算器（403）に供給さ
れて減算される。この減算器（403）より出力されるフ
レーム差分信号は、ローパスフィルタ（404）で高域の
ノイズ成分およびドット妨害成分が除去されたのち絶対
値回路（405）で絶対値化される。この絶対値回路（40
5）の出力信号が動き検出信号とされる。 なお、このようにフレーム差分信号より動きを検出す
ることは、例えば特開昭55−8124号公報に記載されてい
る。 走査線補間回路（65Y）は、第７図に示すように構成
される。同図において、Y/C分離回路（64）より供給さ
れる輝度信号Ｙは遅延線を構成するラインメモリ（60
1）に供給される。このラインメモリ（601）の入力信号
および出力信号は加算器（602）に供給されて加算平均
され、この加算器（602）の出力信号は係数器（603）で
Ｋ（Ｋ≦１）倍とされたのち加算器（604）に供給され
る。 また、輝度信号Ｙは遅延線を構成するフィールドメモ
リ（605）に供給される。このフィールドメモリ（605）
での遅延時間は、263Hとされる。このフィールドメモリ
（605）の出力信号は、係数器（606）で（１−Ｋ）倍と
されたのち加算器（604）に供給される。 第８図は、時間−垂直面の走査線構造を示す図であ
り、○印は各フィールドの走査線を示している。上述し
た入力信号をｈ、ラインメモリ（601）の出力信号を
ｉ、フィールドメモリ（605）の出力信号をｊとする
と、これら信号ｈ〜ｊは、第８図に図示する位置関係と
なる。 走査線補間回路（65Y）において、加算器（602）の出
力信号 は動画部分の補間走査線信号ととなると共に、フィール
ドメモリ（605）の出力信号ｊは静止画部分の補間走査
線信号となる。そのため、加算器（604）からは、動画
部分および静止画部分の補間走査線信号が動きの程度に
応じた割合で加算された補間走査線信号Ycが出力され
る。補間走査線は、第８図の の位置とされる。 また、入力信号ｈは、そのまま主走査線信号Ymとされ
る。 なお、説明は省略するが、走査線補間回路（65C）も
同様に構成される。 この走査線補間回路（65Y），（65C）より出力される
主走査線信号Ym,Rm−Ym/Bm−Ym、補間走査線信号Yc,Rc
−Yc/Bc−Ycはそれぞれ時間圧縮回路（67Y），（67C）
に供給される。この時間圧縮回路（67Y），（67C）で
は、主走査線信号Ym,Rm−Ym/Bm−Ymと補間走査線信号Y
c,Rc−Yc/Bc−Ycとが、それぞれ1/2に時間軸圧縮されて
連続して出力される。この場合、時間圧縮回路（67C）
からは、赤色差信号と青色差信号とが別々に出力され
る。 時間圧縮回路（67Y），（67C）より出力される倍速の
輝度信号、色差信号は、それぞれD/A変換器（68Y），
（68R），（68B）でアナログ信号とされる。 D/A変換器（68Y），（68R），（68B）より出力される
倍速の輝度信号、色差信号は、それぞれマトリクス回路
（73）に供給される。このマトリクス回路（73）より出
力される倍速の赤、緑、青色信号R,G,Bは、それぞれア
ンプ（74R），（74G），（74B）を介してカラー受像管
（75）に供給され、このカラー受像管（75）には，走査
線数が２倍とされたノンインターレース走査表示がされ
る。 〔発明が解決しようとする課題〕 ところで、第６図例のような動き検出回路（50）より
出力される動き検出信号は、移動量に対応したものでは
なく、あくまでも信号レベルの差である。そのため、係
数発生器（51）で発生される係数Ｋは、レベル差に対応
したものとなり、移動量とは直接関係ないものとなる。
例えば、少しの動きでも係数Ｋが大きくなる（たくさん
動いたと判断）ことがある。 例えば、パルス状のノイズのような動き検出信号に対
して、極端に大きい係数Ｋでもって走査線補間されるこ
とが考えられ、画像が不自然に見えることがある。 また例えば、背景との輝度レベル差が大きい部分が動
いたとき、係数Ｋが急に立上がるため、静止画部と動画
部の境界部で滑らかな走査線補間ができないために、境
界部が不自然に見えることがある。 そこで、この発明では、移動量に対応した良好な係数
を発生させることができるようにすることを目的とする
ものである。 〔課題を解決するための手段〕 本発明は動き検出手段の出力信号を１ビットの信号に
変換するレベル比較手段（52）と、このレベル比較手段
（52）からの出力信号を時間軸方向にのみ拡大するロー
パスフィルタ（53）と、このローパスフィルタ（53）の
出力信号が供給される係数発生器（51）とを有し、この
係数発生器（51）は、ローパスフィルタ（53）の出力信
号が供給される複数の遅延素子（511a）〜（511h）の直
列回路と、ローパスフィルタ（53）の出力信号および複
数の遅延素子（511a）〜（511h）の出力信号を加算する
ことで移動量に対応した信号を出力する加算器（512）
と、この加算器（512）の出力信号をデコードしてｍ
（ｍ＞１）ビットの係数を出力するデコーダ（513）と
で構成することにより、水平方向に対しても拡大された
係数を発生するようにしたことを特徴とする動き検出信
号の処理回路である。 〔作用〕 上述構成においては、動き検出手段（50）からの動き
検出信号が、レベル比較手段（52）で１ビットの信号に
変換される。この１ビットの信号が供給されるローパス
フィルタは出力信号を時間軸方向に拡大し、係数発生器
（51）の複数の遅延素子（511a）〜（511h）および加算
器（512）は、いわゆる積分器を構成しており、加算器
（512）の出力信号は移動量に対応した信号となる。し
たがって、係数発生器（51）のデコーダ（513）からは
移動量に対応した良好な係数が出力される。 〔実施例〕 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。 同図において、動き検出回路（50）からの動き検出信
号は、レベル比較器（52）に供給される。このレベル比
較器（52）からは、動き検出信号が基準レベル以上では
高レベル“1"、一方以下では低レベル“0"の信号が出力
される。つまり、このレベル比較器（52）によって動き
検出信号は１ビットの信号に変換される。 このレベル比較器（52）の出力信号は、時間軸フィル
タ（53）を構成する切換スイッチ（531）のＡ側の固定
端子に供給される。この切換スイッチ（531）の出力信
号は、遅延線を構成するＤフリップフロップ（532）、
フレームメモリ（533），（534）の直列回路に供給され
る。この場合、Ｄフリップフロップ（532）での遅延時
間は、１サンプリング周期（1/14MHz）とされる。すな
わち、Ｄフリップフロップ（532）、フレームメモリ（5
33），（534）の直列回路における全サンプル数は奇数
となり、この直列回路によって奇数段の遅延を受ける。 フレームメモリ（534）の出力信号は、切換スイッチ
（531）のＢ側の固定端子に供給される。切換スイッチ
（531）は、第２図Ｄに示すようなデューティ50％で7MH
zの信号をもって切換制御され、１サンプリング周期（1
/14MHz）ごとにＡ側、Ｂ側に交互に切り換えられる。つ
まり、この切換スイッチ（531）では、レベル比較器（5
2）の出力信号およびフレームメモリ（534）の出力信号
が１サンプルごとに交互に選択される。 また、レベル比較器（52）の出力信号は、遅延線を構
成するＤフリップフロップ（535）を介してオア回路（5
38）に供給され、フレームメモリ（533）の出力信号
は、直接および遅延線を構成するＤフリップフロップ
（536）を介してオア回路（538）に供給され、フレーム
メモリ（534）の出力信号は、直接および遅延線を構成
するＤフリップフロップ（537）を介してオア回路（53
8）に供給される。この場合、Ｄフリップフロップ（53
5）〜（537）での遅延時間は、それぞれ１サンプリング
周期（1/14MHz）とされる。 以上の構成において、レベル比較器（52）の出力信
号、フレームメモリ（533），（534）の出力信号がそれ
ぞれ第２図A,E,Bに示すようであるとする。この場合、
フレームメモリ（533），（534）の出力信号は、それぞ
れ（１フレーム＋１サンプル分）、（２フレーム＋１サ
ンプル分）の奇数段の遅延を受けている。 切換スイッチ（531）は、第２図Ｄに示すような7MHz
の信号をもって切換制御されるので、切換スイッチ（53
1）の出力信号は、同図Ｃに示すようになる。この場
合、Ｄフリップフロップ（532）、フレームメモリ（53
3），（534）の直列回路によって奇数段の遅延を受ける
ので、この直列回路を２度通った信号は偶数段の遅延を
受け、切換スイッチ（531）では選択されずに消える。
例えば、第２図Ｃの信号が直列回路を通ったのちには、
C1,C3,C5,‥‥は選択されずに消える。 また、Ｄフリップフロップ（535），（536），（53
7）の出力信号は、それぞれ第２図G,F,Hに示すようにな
る。なお、同図B,E,F,Hにおいて、（ ）でくくってい
る部分は、現信号の欠落している部分を示している。 結局、オア回路（538）では、第２図B,E,F,G,Hで示す
ような時間方向の信号の論理和がとられるので、このオ
ア回路（538）からは、時間方向に拡大した動き検出信
号が出力される。 また、第１図において、時間軸フィルタ（53）のオア
回路（538）より出力される動き検出信号は、係数発生
器（51）に供給される。すなわち、動き検出信号は、遅
延線を構成するＤフリップフロップ（511a）〜（511h）
の直列回路に供給される。これらＤフリップフロップ
（511a）〜（511h）での遅延時間は、それぞれ１サンプ
リング周期（1/14MHz）とされる。 Ｄフリップフロップ（511a）の入力信号、Ｄフリップ
フロップ（511a）〜（511h）の出力信号は、加算器（51
2）で加算される。この場合、Ｄフリップフロップ（511
a）〜（511h）および加算器（512）で、いわゆる積分器
が構成され、加算器（512）の出力信号は、０（全ての
入力信号が低レベル“0"）から９（全ての入力信号が高
レベル“1"）の値をとる。 この加算器（512）の出力信号はデコーダ（513）に供
給され、このデコーダ（513）からは係数Ｋが出力され
る。すなわち、第３図に示すように加算器（512）の出
力信号が、BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for processing a motion detection signal in a television receiver that performs high-quality processing such as motion adaptive scanning line interpolation, such as a so-called EDTV. SUMMARY OF THE INVENTION The present invention converts a motion detection signal into a 1-bit signal, supplies the 1-bit output signal to a low-pass filter that expands in the time axis direction, compensates for a detection error, and further integrates the signal. By supplying a coefficient to a coefficient generator having a pattern configuration to generate a coefficient, it is possible to generate a good coefficient corresponding to the moving amount. [Prior Art] FIG. 4 shows an example of a configuration of a television receiver. In the figure, the video signal from the input terminal (62)
After being converted to a digital signal by the D converter (63), Y / C
The luminance signal Y and the chrominance signal C are supplied to the separation circuit (64).
Is separated into The sampling frequency in the A / D converter (63) is, for example, 14 MHz. The luminance signal Y output from the Y / C separation circuit (64) is supplied to a scanning line interpolation circuit (65Y). Y / C separation circuit (64)
The output color signal C is supplied to a chroma decoder (66) and color-demodulated. The time-division signals RY / BY of the red difference signal RY and the blue difference signal BY output from the chroma decoder (66) are supplied to a scanning line interpolation circuit (65C). From the interpolation circuits (65Y) and (65C), in addition to the main scanning line signals Ym, Rm-Ym / Bm-Ym, the interpolation scanning line signals Yc, R
c−Yc / Bc−Yc are output simultaneously. The luminance signal Y output from the Y / C separation circuit (64)
Is supplied to a motion detection circuit (50), and the motion detection signal from the motion detection circuit (50) is supplied to a coefficient generator (51). The K value of the coefficient unit of the scanning line interpolation circuits (65Y) and (65C) is generated by the coefficient generator (51), and the value is changed according to the magnitude of the motion detection signal. The coefficient generator (51) is composed of, for example, a ROM, and when a motion detection signal is supplied as an address value, a corresponding coefficient K is read and output. FIG. 5 shows a characteristic example of the ROM. The motion detection circuit (50) is configured as shown in FIG. In the figure, a luminance signal Y supplied from a Y / C separation circuit (64) is applied to a field memory (40) constituting a delay line.
It is supplied to the series circuit of 1) and (402). The delay time of the series circuit of the field memories (401) and (402) is
One frame (263H + 262H) is set. The input signal of the field memory (401) and the output signal of the field memory (402) are supplied to a subtractor (403) and subtracted. The frame difference signal output from the subtracter (403) is subjected to a low-pass filter (404) to remove high-frequency noise components and dot interference components, and then converted to an absolute value by an absolute value circuit (405). This absolute value circuit (40
The output signal of 5) is used as a motion detection signal. The detection of the motion from the frame difference signal as described above is described in, for example, Japanese Patent Application Laid-Open No. 55-8124. The scanning line interpolation circuit (65Y) is configured as shown in FIG. In the figure, a luminance signal Y supplied from a Y / C separation circuit (64) is a line memory (60) constituting a delay line.
Supplied to 1). The input signal and output signal of the line memory (601) are supplied to an adder (602) and averaged. The output signal of the adder (602) is multiplied by K (K ≦ 1) by a coefficient unit (603). After that, it is supplied to the adder (604). The luminance signal Y is supplied to a field memory (605) constituting a delay line. This field memory (605)
Is 263H. The output signal of the field memory (605) is supplied to the adder (604) after being multiplied by (1-K) by the coefficient unit (606). FIG. 8 is a diagram showing a scanning line structure on a time-vertical plane, and the circles indicate scanning lines of each field. Assuming that the input signal is h, the output signal of the line memory (601) is i, and the output signal of the field memory (605) is j, these signals h to j have the positional relationship shown in FIG. In the scanning line interpolation circuit (65Y), the output signal of the adder (602) Becomes the interpolation scanning line signal of the moving image portion, and the output signal j of the field memory (605) becomes the interpolation scanning line signal of the still image portion. Therefore, the adder (604) outputs an interpolated scanning line signal Yc in which the interpolated scanning line signals of the moving image portion and the still image portion are added at a ratio corresponding to the degree of motion. The interpolation scanning line is shown in FIG. Position. Further, the input signal h is used as it is as the main scanning line signal Ym. Although the description is omitted, the scanning line interpolation circuit (65C) is similarly configured. Main scanning line signals Ym, Rm-Ym / Bm-Ym and interpolation scanning line signals Yc, Rc output from the scanning line interpolation circuits (65Y) and (65C).
−Yc / Bc−Yc are time compression circuits (67Y) and (67C), respectively.
Supplied to In the time compression circuits (67Y) and (67C), the main scanning line signals Ym, Rm-Ym / Bm-Ym and the interpolation scanning line signals Y
c, Rc−Yc / Bc−Yc are each time-axis-compressed by 1/2, and are continuously output. In this case, the time compression circuit (67C)
Outputs a red color difference signal and a blue color difference signal separately. The double-speed luminance signal and chrominance signal output from the time compression circuits (67Y) and (67C) are output from the D / A converter (68Y) and
(68R) and (68B) are analog signals. The double-speed luminance signal and color difference signal output from the D / A converters (68Y), (68R), and (68B) are supplied to the matrix circuit (73). The double-speed red, green, and blue signals R, G, and B output from the matrix circuit (73) are supplied to a color picture tube (75) via amplifiers (74R), (74G), and (74B), respectively. In this color picture tube (75), a non-interlaced scanning display with twice the number of scanning lines is displayed. [Problems to be Solved by the Invention] By the way, the motion detection signal output from the motion detection circuit (50) as shown in FIG. 6 does not correspond to the amount of movement but is merely a signal level difference. Therefore, the coefficient K generated by the coefficient generator (51) corresponds to the level difference, and is not directly related to the movement amount.
For example, the coefficient K may be increased (determined that a large amount has moved) even with a small amount of movement. For example, it is conceivable that scanning line interpolation is performed with an extremely large coefficient K for a motion detection signal such as pulse-like noise, and an image may look unnatural. Also, for example, when a portion having a large difference in luminance level from the background moves, the coefficient K rises sharply, and smooth scanning line interpolation cannot be performed at the boundary between the still image portion and the moving image portion. May look natural. Therefore, it is an object of the present invention to be able to generate a good coefficient corresponding to the amount of movement. [Means for Solving the Problems] The present invention provides a level comparing means (52) for converting an output signal of a motion detecting means into a 1-bit signal, and an output signal from the level comparing means (52) in a time axis direction. It has a low-pass filter (53) that expands only, and a coefficient generator (51) to which an output signal of the low-pass filter (53) is supplied, and the coefficient generator (51) outputs the output of the low-pass filter (53). Movement is performed by adding a series circuit of a plurality of delay elements (511a) to (511h) to which a signal is supplied, an output signal of the low-pass filter (53) and an output signal of the plurality of delay elements (511a) to (511h). Adder that outputs a signal corresponding to the quantity (512)
And the output signal of this adder (512) is decoded to m
A decoder (513) that outputs a coefficient of (m> 1) bits to generate a coefficient expanded in the horizontal direction. is there. [Operation] In the above configuration, the motion detection signal from the motion detection means (50) is converted into a 1-bit signal by the level comparison means (52). The low-pass filter to which the one-bit signal is supplied expands the output signal in the time axis direction, and the plurality of delay elements (511a) to (511h) and the adder (512) of the coefficient generator (51) perform so-called integration. The output signal of the adder (512) is a signal corresponding to the amount of movement. Therefore, a good coefficient corresponding to the moving amount is output from the decoder (513) of the coefficient generator (51). Embodiment An embodiment of the present invention will be described below with reference to FIG. In the figure, a motion detection signal from a motion detection circuit (50) is supplied to a level comparator (52). The level comparator (52) outputs a high-level "1" signal when the motion detection signal is higher than the reference level, and outputs a low-level "0" signal when the motion detection signal is lower than the reference level. That is, the motion detection signal is converted into a 1-bit signal by the level comparator (52). The output signal of the level comparator (52) is supplied to the fixed terminal on the A side of the changeover switch (531) constituting the time axis filter (53). An output signal of the changeover switch (531) is a D flip-flop (532) constituting a delay line,
It is supplied to the series circuit of the frame memories (533) and (534). In this case, the delay time in the D flip-flop (532) is one sampling cycle (1/14 MHz). That is, the D flip-flop (532), the frame memory (5
The total number of samples in the series circuits 33) and (534) is odd, and the series circuit is delayed by an odd number of stages. The output signal of the frame memory (534) is supplied to the B-side fixed terminal of the changeover switch (531). The changeover switch (531) has a duty ratio of 50% as shown in FIG.
Switching is controlled by the signal of z, and one sampling period (1
/ 14 MHz), and alternately switched to A side and B side. In other words, the changeover switch (531) uses the level comparator (5
The output signal of 2) and the output signal of the frame memory (534) are alternately selected for each sample. The output signal of the level comparator (52) is supplied to an OR circuit (5) through a D flip-flop (535) constituting a delay line.
38), the output signal of the frame memory (533) is supplied to the OR circuit (538) directly and via a D flip-flop (536) constituting a delay line, and the output signal of the frame memory (534) is , An OR circuit (53) through a D flip-flop (537) directly and forming a delay line
8) supplied to. In this case, the D flip-flop (53
The delay times in 5) to (537) are each set to one sampling period (1/14 MHz). In the above configuration, it is assumed that the output signal of the level comparator (52) and the output signals of the frame memories (533) and (534) are as shown in FIGS. in this case,
The output signals of the frame memories (533) and (534) are delayed by an odd number of stages (1 frame + 1 sample) and (2 frames + 1 sample). The changeover switch (531) has a 7 MHz frequency as shown in FIG. 2D.
The switching is controlled by the signal of
The output signal of 1) is as shown in FIG. In this case, the D flip-flop (532) and the frame memory (53
3) Since the series circuit of (534) is delayed by an odd number of stages, a signal that has passed through this series circuit twice is delayed by an even number of stages and disappears without being selected by the changeover switch (531).
For example, after the signal of FIG. 2C passes through the series circuit,
C 1 , C 3 , C 5 and ‥‥ disappear without being selected. Also, D flip-flops (535), (536), (53)
The output signals of 7) are as shown in FIGS. 2G, 2F, and 2H, respectively. In FIGS. B, E, F, and H, the portions enclosed in parentheses indicate portions where the current signal is missing. After all, in the OR circuit (538), the OR of the signals in the time direction as shown by B, E, F, G, and H in FIG. 2 is obtained, so that the OR circuit (538) expands in the time direction. The detected motion detection signal is output. In FIG. 1, the motion detection signal output from the OR circuit (538) of the time axis filter (53) is supplied to a coefficient generator (51). That is, the motion detection signals are D flip-flops (511a) to (511h) constituting the delay line.
Is supplied to the series circuit. The delay time in each of the D flip-flops (511a) to (511h) is one sampling cycle (1/14 MHz). An input signal of the D flip-flop (511a) and output signals of the D flip-flops (511a) to (511h) are added to an adder (51).
2) is added. In this case, the D flip-flop (511
a) to (511h) and the adder (512) constitute a so-called integrator. The output signal of the adder (512) is from 0 (all input signals are low level "0") to 9 (all input signals). The signal assumes a high level "1") value. The output signal of the adder (512) is supplied to a decoder (513), and the decoder (513) outputs a coefficient K. That is, as shown in FIG. 3, the output signal of the adder (512) is
〔０〕，〔1,2〕，〔3,4〕，〔5,6〕，〔7,
8,9〕であるとき、係数Ｋとして、それぞれ、例えば
０、1/4、1/2、3/4、１が出力される。 以上のように構成された本例によれば、係数発生器
（51）は、Ｄフリップフロップ（511a）〜（511h）、加
算器（512）、デコーダ（513）よりなり、積分型の構成
としたので、移動量に対応した良好な係数Ｋを発生させ
ることができる。 また、本例によれば、動き検出回路（50）からの動き
検出信号が、レベル比較器（52）で１ビットの信号に変
換され、時間軸フィルタ（53）は１ビット処理で構成さ
れるので、少ないメモリ容量、演算ビット数で時間方向
に拡大された信号を得ることができる。 なお、上述実施例の係数発生器（51）は、８個のＤフ
リップフロップ（511a）〜（511h）が使用されて構成さ
れたものであるが、個数はこれに限定されるものではな
く、任意に設定することができる。 〔発明の効果〕 この発明によれば、動き検出手段からの動き検出信号
をレベル比較手段で１ビットの信号に変換したのち時間
軸フィルタに供給するので時間軸フィルタは１ビットの
少ないメモリ容量と演算ビット数で時間軸方向に拡大さ
れた信号が得られ、又積分型構成の係数発生器に供給し
て係数を発生させるので、移動量に対応した良好な係数
を発生させることができる。これにより、良好な走査線
補間がなされることとなり、画質の向上を図ることがで
きる。[0], [1,2], [3,4], [5,6], [7,
8, 9], for example, 0, 1/4, 1/2, 3/4, and 1 are output as the coefficients K, respectively. According to the present example configured as described above, the coefficient generator (51) includes the D flip-flops (511a) to (511h), the adder (512), and the decoder (513). Therefore, a good coefficient K corresponding to the movement amount can be generated. According to the present example, the motion detection signal from the motion detection circuit (50) is converted into a 1-bit signal by the level comparator (52), and the time axis filter (53) is configured by 1-bit processing. Therefore, a signal expanded in the time direction can be obtained with a small memory capacity and a small number of operation bits. Although the coefficient generator (51) of the above embodiment is configured using eight D flip-flops (511a) to (511h), the number is not limited to this. It can be set arbitrarily. According to the present invention, the motion detection signal from the motion detection means is converted into a 1-bit signal by the level comparison means and then supplied to the time axis filter. A signal expanded in the time axis direction by the number of operation bits is obtained, and is supplied to a coefficient generator of an integral type to generate a coefficient. Therefore, a good coefficient corresponding to the movement amount can be generated. As a result, good scanning line interpolation is performed, and the image quality can be improved.
第１図はこの発明の一実施例を示す構成図、第２図およ
び第３図はその説明のための図、第４図はテレビジョン
受像機の一例の構成図、第５図〜第８図はその説明のた
めの図である。 （50）は動き検出回路、（51）は係数発生器、（52）は
レベル比較器、（511a）〜（511h）はＤフリップフロッ
プ、（512）は加算器、（513）はデコーダである。FIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 and 3 are diagrams for explaining the embodiment, FIG. 4 is a block diagram of an example of a television receiver, and FIGS. The figure is a diagram for the explanation. (50) is a motion detection circuit, (51) is a coefficient generator, (52) is a level comparator, (511a) to (511h) are D flip-flops, (512) is an adder, and (513) is a decoder. .
───────────────────────────────────────────────────── フロントページの続き (72)発明者 徳原 正春 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭63−4781（ＪＰ，Ａ) 特開 昭62−268281（ＪＰ，Ａ) ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Masaharu Tokuhara 6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation (56) References JP-A-63-4781 (JP, A) JP-A Sho 62-268281 (JP, A)
Claims (1)
に変換するレベル比較手段と、 上記レベル比較手段からの出力信号を時間軸方向にのみ
拡大するローパスフィルタと、 上記ローパスフィルタの出力信号が供給される係数発生
器とを有し、 上記係数発生器は、上記ローパスフィルタの出力信号が
供給される複数の遅延素子の直列回路と、 上記ローパスフィルタの出力信号および上記複数の遅延
素子の出力信号を加算することで移動量に対応した信号
を出力する加算器と、 上記加算器の出力信号をデコードしてｍ（ｍ＞１）ビッ
トの係数を出力するデコーダとで構成することにより、
水平方向に対しても拡大された係数を発生するようにし
たことを特徴とする動き検出信号の処理回路。1. A level comparing means for converting an output signal of a motion detecting means into a 1-bit signal, a low-pass filter for expanding an output signal from the level comparing means only in a time axis direction, and an output signal of the low-pass filter And a coefficient generator, wherein the coefficient generator includes a series circuit of a plurality of delay elements to which an output signal of the low-pass filter is supplied, and a series circuit of the output signal of the low-pass filter and the plurality of delay elements. By adding an output signal and outputting a signal corresponding to the movement amount, and a decoder for decoding the output signal of the adder and outputting a coefficient of m (m> 1) bits,
A motion detection signal processing circuit, wherein a coefficient expanded in the horizontal direction is generated.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185169A JP3001579B2 (en) | 1988-07-25 | 1988-07-25 | Motion detection signal processing circuit |
| CA000604331A CA1332463C (en) | 1988-07-22 | 1989-06-29 | Signal processing circuit for a moving detection circuit |
| US07/379,055 US4941046A (en) | 1988-07-22 | 1989-07-13 | Signal processing circuit for a moving detection circuit which includes coefficient generator wherein a number of delay devices are connected in series with the first one receiving the output of a moving detection circuit and including a time base filter |
| KR1019890010250A KR930005753B1 (en) | 1988-07-22 | 1989-07-20 | Motion detecting signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185169A JP3001579B2 (en) | 1988-07-25 | 1988-07-25 | Motion detection signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234092A JPH0234092A (en) | 1990-02-05 |
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Family
ID=16166041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185169A Expired - Lifetime JP3001579B2 (en) | 1988-07-22 | 1988-07-25 | Motion detection signal processing circuit |
Country Status (1)
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|---|---|
| JP (1) | JP3001579B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6152386B2 (en) * | 2012-11-16 | 2017-06-21 | パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカＰａｎａｓｏｎｉｃ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ａｍｅｒｉｃａ | Camera drive device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62268281A (en) * | 1986-05-16 | 1987-11-20 | Hitachi Ltd | Detection circuit for moving of television signal |
-
1988
- 1988-07-25 JP JP63185169A patent/JP3001579B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0234092A (en) | 1990-02-05 |
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