JP2999591B2 - 高純度の真性層を有するＧａＡｓ素子の製造方法 - Google Patents
高純度の真性層を有するＧａＡｓ素子の製造方法Info
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- JP2999591B2 JP2999591B2 JP3180962A JP18096291A JP2999591B2 JP 2999591 B2 JP2999591 B2 JP 2999591B2 JP 3180962 A JP3180962 A JP 3180962A JP 18096291 A JP18096291 A JP 18096291A JP 2999591 B2 JP2999591 B2 JP 2999591B2
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Description
【０００１】
【産業上の利用分野】本発明は高純度の真性層を有する
ＧａＡｓ素子の製造方法に関するものである。
ＧａＡｓ素子の製造方法に関するものである。
【０００２】
【従来の技術】高純度層（ｉ層）を有する素子として、
ｐｉｎダイオード、静電誘導トランジスタ（ＳＩＴ）、
バイポーラ静電誘導トランジスタ（ＢＳＩＴ）、静電誘
導（ＳＩ）サイリスタなどがある。従来、これらの素子
は一般にＳｉを材料として製造されていたが、Ｓｉに比
べて種々の優れた特性を有するＧａＡｓを使用して製造
することが考えられる。
ｐｉｎダイオード、静電誘導トランジスタ（ＳＩＴ）、
バイポーラ静電誘導トランジスタ（ＢＳＩＴ）、静電誘
導（ＳＩ）サイリスタなどがある。従来、これらの素子
は一般にＳｉを材料として製造されていたが、Ｓｉに比
べて種々の優れた特性を有するＧａＡｓを使用して製造
することが考えられる。
【０００３】一般に、ＧａＡｓはＳｉに比べて、電子の
移動度が大きい、耐圧が高い或いは電子、正孔ともにそ
の寿命が非常に短いなど、半導体素子、特にパワー半導
体素子を製作する上で、優れた特長を有している。すな
わち、Ｓｉで行われているようなライフタイムキラーを
用いることなく真性（ｉ）半導体の特性を活かしたまま
高速スイッチング素子を作製することができる。さらに
ＧａＡｓはＳｉとは異なり直接遷移型の半導体なのでス
イッチングとともに高輝度の発光と高感度の受光が期待
できる。特にＧａＡｓでＳＩサイリスタあるいはＢＳＩ
Ｔが実現すれば、光で数百Ｖ、数十Ａの電力を制御する
と共に、その素子自身が次段の素子への光源となる完全
に電気的に分離された光制御電力システムの確立が可能
となる。
移動度が大きい、耐圧が高い或いは電子、正孔ともにそ
の寿命が非常に短いなど、半導体素子、特にパワー半導
体素子を製作する上で、優れた特長を有している。すな
わち、Ｓｉで行われているようなライフタイムキラーを
用いることなく真性（ｉ）半導体の特性を活かしたまま
高速スイッチング素子を作製することができる。さらに
ＧａＡｓはＳｉとは異なり直接遷移型の半導体なのでス
イッチングとともに高輝度の発光と高感度の受光が期待
できる。特にＧａＡｓでＳＩサイリスタあるいはＢＳＩ
Ｔが実現すれば、光で数百Ｖ、数十Ａの電力を制御する
と共に、その素子自身が次段の素子への光源となる完全
に電気的に分離された光制御電力システムの確立が可能
となる。
【０００４】
【発明が解決しようとする課題】しかし、ＧａＡｓはそ
の結晶成長技術およびデバイス製作技術においてＳｉと
比較すると未だ遅れているため、ＳＩＴ、ＢＳＩＴ、Ｓ
Ｉサイリスタなどある程度以上の厚さのｉ層を必要とす
る素子は現在存在しない。これは素子の活性層となるｉ
層の形成が非常に困難なためである。報告されているＧ
ａＡｓＳＩＴにおいては、ｉ層の不純物濃度は１０14〜
１０15cm-3程度であり、ｉ層というには充分に低い値が
得られない。
の結晶成長技術およびデバイス製作技術においてＳｉと
比較すると未だ遅れているため、ＳＩＴ、ＢＳＩＴ、Ｓ
Ｉサイリスタなどある程度以上の厚さのｉ層を必要とす
る素子は現在存在しない。これは素子の活性層となるｉ
層の形成が非常に困難なためである。報告されているＧ
ａＡｓＳＩＴにおいては、ｉ層の不純物濃度は１０14〜
１０15cm-3程度であり、ｉ層というには充分に低い値が
得られない。
【０００５】その原因は、従来の技術では、図２０に示
すようにｎ+ ＧａＡｓ基板（ウエハ）Ａ上に気相成長法
あるいは液層成長法によりｉ層（ｎ- 層）Ｂを成長し、
その上に素子を形成しているためであり、ｎ+ 基板Ａ上
にｎ- 層（ｉ層）Ｂを成長する場合は、不純物の拡散あ
るいはオートドーピングにより充分に不純物濃度の低い
ｉ層は得られない。
すようにｎ+ ＧａＡｓ基板（ウエハ）Ａ上に気相成長法
あるいは液層成長法によりｉ層（ｎ- 層）Ｂを成長し、
その上に素子を形成しているためであり、ｎ+ 基板Ａ上
にｎ- 層（ｉ層）Ｂを成長する場合は、不純物の拡散あ
るいはオートドーピングにより充分に不純物濃度の低い
ｉ層は得られない。
【０００６】しかし、仮に高純度なｉ層が得られたとし
てもｎ+ 基板とｉ層ではその不純物濃度が数桁も異なっ
ているので、実効的に両方の層の格子定数が異なり格子
不整合によるミスフィット転位（図２１（ａ））や基板
の湾曲（図２１（ｂ））が生じることになり、実際に、
このような基板を用いた場合には基板の湾曲によるマス
ク合わせのずれや、素子製作過程での基板の破損などが
重大な問題となる。
てもｎ+ 基板とｉ層ではその不純物濃度が数桁も異なっ
ているので、実効的に両方の層の格子定数が異なり格子
不整合によるミスフィット転位（図２１（ａ））や基板
の湾曲（図２１（ｂ））が生じることになり、実際に、
このような基板を用いた場合には基板の湾曲によるマス
ク合わせのずれや、素子製作過程での基板の破損などが
重大な問題となる。
【０００７】この様に、従来の技術では、より理想的な
素子を作成しようとすれば、素子が理想的でなくなくな
るような矛盾があった。
素子を作成しようとすれば、素子が理想的でなくなくな
るような矛盾があった。
【０００８】よって本発明は、上述した点に鑑み、ｐｉ
ｎ、ｎｉｎ、ｐｉｐおよびｎｉｐ構造からなる高純度の
真性層を有するＧａＡｓ素子の製造方法を提供すること
を主たる課題としている。
ｎ、ｎｉｎ、ｐｉｐおよびｎｉｐ構造からなる高純度の
真性層を有するＧａＡｓ素子の製造方法を提供すること
を主たる課題としている。
【０００９】本発明はまた、格子不整合を生じることな
く、高純度の真性層層を有するＧａＡｓ素子を製造する
ことができる製造方法を提供することも課題としてい
る。
く、高純度の真性層層を有するＧａＡｓ素子を製造する
ことができる製造方法を提供することも課題としてい
る。
【００１０】
【００１１】
【課題を解決するための手段】上記主たる課題を解決す
るため本発明により成された高純度の真性層を有するＧ
ａＡｓ素子の製造方法は、図１（ａ）に示すように、ｎ
- あるいはｐ - ＧａＡｓ基板１を用意し、図（ｂ）に示
すように該ｎ - あるいはｐ - 高純度ＧａＡｓ基板１上に
ｐ + あるいはｎ + ＧａＡｓ成長層２を形成し、図１
（ｃ）に示すように前記ｎ - あるいはｐ - ＧａＡｓ基板
１を研磨して所定の厚さのｎ - あるいはｐ - ＧａＡｓ層
１ａを形成し、その後該ｎ - あるいはｐ - ＧａＡｓ層１
ａにｎ + あるいはｐ + 層を形成してｐｉｎ、ｎｉｎ、ｐ
ｉｐおよびｎｉｐ構造素子を形成することを特徴として
いる。
るため本発明により成された高純度の真性層を有するＧ
ａＡｓ素子の製造方法は、図１（ａ）に示すように、ｎ
- あるいはｐ - ＧａＡｓ基板１を用意し、図（ｂ）に示
すように該ｎ - あるいはｐ - 高純度ＧａＡｓ基板１上に
ｐ + あるいはｎ + ＧａＡｓ成長層２を形成し、図１
（ｃ）に示すように前記ｎ - あるいはｐ - ＧａＡｓ基板
１を研磨して所定の厚さのｎ - あるいはｐ - ＧａＡｓ層
１ａを形成し、その後該ｎ - あるいはｐ - ＧａＡｓ層１
ａにｎ + あるいはｐ + 層を形成してｐｉｎ、ｎｉｎ、ｐ
ｉｐおよびｎｉｐ構造素子を形成することを特徴として
いる。
【００１２】
【００１３】前記ＧａＡｓ成長層２の形成を液相成長法
によって行うことを特徴としている。
によって行うことを特徴としている。
【００１４】前記液相成長法による前記ＧａＡｓ成長層
２の形成を、ＧａＡｓを溶解した溶液の上側に前記Ｇａ
Ａｓ基板１を乗せて行うことを特徴としている。
２の形成を、ＧａＡｓを溶解した溶液の上側に前記Ｇａ
Ａｓ基板１を乗せて行うことを特徴としている。
【００１５】前記ＧａＡｓ成長層２の不純物として、単
体の共有結合半径または組合せの共有結合半径の平均値
がＧａとＡｓの共有結合半径の平均値に略等しい値を持
つものを使用したことを特徴とする。
体の共有結合半径または組合せの共有結合半径の平均値
がＧａとＡｓの共有結合半径の平均値に略等しい値を持
つものを使用したことを特徴とする。
【００１６】
【作用】上記方法において、ｎ - あるいはｐ - ＧａＡｓ
基板１上にｐ + あるいはｎ + ＧａＡｓ成長層２を形成し
た後ｎ - あるいはｐ - ＧａＡｓ基板１を研磨して所定の
厚さのｎ - あるいはｐ - ＧａＡｓ層１ａを形成し、この
ｎ - あるいはｐ - ＧａＡｓ層１ａにｎ + あるいはｐ + 層
を形成してｐｉｎ、ｎｉｎ、ｐｉｐおよびｎｉｐ構造か
らなる高純度の真性層を有するＧａＡｓ素子を製造する
ことができる。
基板１上にｐ + あるいはｎ + ＧａＡｓ成長層２を形成し
た後ｎ - あるいはｐ - ＧａＡｓ基板１を研磨して所定の
厚さのｎ - あるいはｐ - ＧａＡｓ層１ａを形成し、この
ｎ - あるいはｐ - ＧａＡｓ層１ａにｎ + あるいはｐ + 層
を形成してｐｉｎ、ｎｉｎ、ｐｉｐおよびｎｉｐ構造か
らなる高純度の真性層を有するＧａＡｓ素子を製造する
ことができる。
【００１７】
【００１８】上記ＧａＡｓ成長層２の形成を液相成長法
によって行っているので、厚い成長層２を形成すること
ができ、特に、ＧａＡｓ成長層２の形成を、ＧａＡｓを
溶解した溶液の上側にＧａＡｓ基板１を乗せて行ってい
るので、厚い成長層２を短時間に効率的に形成すること
ができる。
によって行っているので、厚い成長層２を形成すること
ができ、特に、ＧａＡｓ成長層２の形成を、ＧａＡｓを
溶解した溶液の上側にＧａＡｓ基板１を乗せて行ってい
るので、厚い成長層２を短時間に効率的に形成すること
ができる。
【００１９】上記ＧａＡｓ成長層２の不純物として、単
体の共有結合半径または組合せの共有結合半径の平均値
がＧａとＡｓの共有結合半径の平均値に略等しい値を持
つものを使用しているので、ＧａＡｓ成長層２とＧａＡ
ｓ層１ａとの濃度差が大きくても、格子整合性が悪くな
らない。
体の共有結合半径または組合せの共有結合半径の平均値
がＧａとＡｓの共有結合半径の平均値に略等しい値を持
つものを使用しているので、ＧａＡｓ成長層２とＧａＡ
ｓ層１ａとの濃度差が大きくても、格子整合性が悪くな
らない。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明による方法の原理的な実施例を示
す。まず、図１（ａ）に示す高純度ＧａＡｓ基板（ｎ−
あるいはｐ−１０１１〜１０１３ｃｍ−３）１上に、図
１（ｂ）に示すように液相成長法によって３００μｍ程
度の厚いＧａＡｓ層（ｎ＋あるいはｐ＋１０１８〜１０
２０ｃｍ−３）２を成長する。このとき用いるＧａＡｓ
基板としては、勿論不純物無添加のバルク結晶から切り
出した結晶を用いることができるが、その結晶に気相成
長法あるいは液相成長法によって所定の厚みの高純度層
を成長させたものを用いてよいことは言うまでもない。
次に図１（ｃ）に示すように高純度ＧａＡｓ基板１を研
磨して所定の厚さにし、この高純度ＧａＡｓ層１ａ上に
素子を形成する。このことによって、元々の基板が素子
の活性層になり、成長層が素子の基板となる。
する。図１は本発明による方法の原理的な実施例を示
す。まず、図１（ａ）に示す高純度ＧａＡｓ基板（ｎ−
あるいはｐ−１０１１〜１０１３ｃｍ−３）１上に、図
１（ｂ）に示すように液相成長法によって３００μｍ程
度の厚いＧａＡｓ層（ｎ＋あるいはｐ＋１０１８〜１０
２０ｃｍ−３）２を成長する。このとき用いるＧａＡｓ
基板としては、勿論不純物無添加のバルク結晶から切り
出した結晶を用いることができるが、その結晶に気相成
長法あるいは液相成長法によって所定の厚みの高純度層
を成長させたものを用いてよいことは言うまでもない。
次に図１（ｃ）に示すように高純度ＧａＡｓ基板１を研
磨して所定の厚さにし、この高純度ＧａＡｓ層１ａ上に
素子を形成する。このことによって、元々の基板が素子
の活性層になり、成長層が素子の基板となる。
【００２１】ここで、ＧａＡｓの液相成長法に用いる溶
媒としてＧａを用いる。Ｇａ中のＧａＡｓの溶解度が大
きいので、９００°Ｃから６００°Ｃまで一回の徐冷を
行うことによって３００μｍの厚さの成長層が容易に得
られる。溶媒としてはＧａ以外に、格子補償を考慮すれ
ば、例えばＳｎ、Ｂｉ、Ｉｎなどを用いることもでき
る。
媒としてＧａを用いる。Ｇａ中のＧａＡｓの溶解度が大
きいので、９００°Ｃから６００°Ｃまで一回の徐冷を
行うことによって３００μｍの厚さの成長層が容易に得
られる。溶媒としてはＧａ以外に、格子補償を考慮すれ
ば、例えばＳｎ、Ｂｉ、Ｉｎなどを用いることもでき
る。
【００２２】上述のようにｉ層と高不純物濃度の層では
結晶中に含まれる不純物濃度が７〜８桁も違うため、そ
れぞれの格子定数は異なっている。すなわち格子不整合
から生じる歪は無視できず、基板の湾曲、ミスフィット
転位の原因となるが、ｐ+ 成長のための不純物としては
Ｇｅを用い、ｎ+ 成長のための不純物としてはＴｅと
Ｐ、ＳｅとＳｂ、ＳｅとＳｎ、ＳとＳｂ、ＳとＳｎ、Ｓ
ｎとＳｉなどの組合せを用いることによって、ミスフィ
ット転位や基板の湾曲などで格子不整合が生じる問題を
解決する。ここで不純物としてＳｎを用いる場合には、
予め溶媒としてＳｎを用いることも可能である。
結晶中に含まれる不純物濃度が７〜８桁も違うため、そ
れぞれの格子定数は異なっている。すなわち格子不整合
から生じる歪は無視できず、基板の湾曲、ミスフィット
転位の原因となるが、ｐ+ 成長のための不純物としては
Ｇｅを用い、ｎ+ 成長のための不純物としてはＴｅと
Ｐ、ＳｅとＳｂ、ＳｅとＳｎ、ＳとＳｂ、ＳとＳｎ、Ｓ
ｎとＳｉなどの組合せを用いることによって、ミスフィ
ット転位や基板の湾曲などで格子不整合が生じる問題を
解決する。ここで不純物としてＳｎを用いる場合には、
予め溶媒としてＳｎを用いることも可能である。
【００２３】すなわち、格子補償効果を利用して、ｐ+
あるいはｎ+ 成長層の格子定数をｐ - あるいはｎ- 基板
の格子定数に合わせることができるような不純物を選択
している。ｎ- あるいはｐ- ＧａＡｓはほとんど不純物
を含まず、真性ＧａＡｓに近いのでその格子定数を真性
ＧａＡｓ結晶の格子定数とほぼ同じ値を持つと考えられ
る。
あるいはｎ+ 成長層の格子定数をｐ - あるいはｎ- 基板
の格子定数に合わせることができるような不純物を選択
している。ｎ- あるいはｐ- ＧａＡｓはほとんど不純物
を含まず、真性ＧａＡｓに近いのでその格子定数を真性
ＧａＡｓ結晶の格子定数とほぼ同じ値を持つと考えられ
る。
【００２４】代表的な原子の共有結合半径を示す表１を
用いて、まずｐ型ドーパントとしてのＧｅの場合につい
て説明する。Ｇｅはその共有結合半径が1.２２であり、
ちょうどＧａとＡｓの共有結合半径の平均値となってい
る。また実際のＧａＡｓとＧｅ単結晶の格子定数はそれ
ぞれ5.６５３３Åと5.６４６１Åと非常に近い値と持っ
ている。このことによりＧｅが１０19cm-3程度添加され
ても、その層の格子定数はｎ- あるいはｐ- 層の格子定
数に一致する。
用いて、まずｐ型ドーパントとしてのＧｅの場合につい
て説明する。Ｇｅはその共有結合半径が1.２２であり、
ちょうどＧａとＡｓの共有結合半径の平均値となってい
る。また実際のＧａＡｓとＧｅ単結晶の格子定数はそれ
ぞれ5.６５３３Åと5.６４６１Åと非常に近い値と持っ
ている。このことによりＧｅが１０19cm-3程度添加され
ても、その層の格子定数はｎ- あるいはｐ- 層の格子定
数に一致する。
【表１】
【００２５】またｎ型ドーパントの場合は、Ｇｅのよう
に共有結合半径がちょうど合うものがないので、２種類
の不純物の組合せを行う。今、Ｔｅをｎ型ドーパントと
して用いる場合、表１より、Ｔｅの共有結合半径が1.３
２ÅとＧａやＡｓの値より大きいことが分かる。この場
合、Ａｓと同じＶ族で、ｐ型ドーパントとならず、しか
も共有結合半径がＧａやＡｓより小さい値を持つＰを同
時に添加することにより、格子定数をｎ- あるいはｐ-
ＧａＡｓ基板に合わせることができ、同様の理由で、ｎ
型ドーパントとして、上記の不純物の組合せを用いるこ
とができる。すなわち、ｎ+ 、ｐ+ のどちらの成長の場
合においても、不純物濃度で７〜８桁の差のある層の接
合を形成しても、ミスフィット転位や湾曲のない、ｉ層
を有する基板を提供することが可能となる。ｎ型ドーパ
ントとしてＳｅを用いてもよい。
に共有結合半径がちょうど合うものがないので、２種類
の不純物の組合せを行う。今、Ｔｅをｎ型ドーパントと
して用いる場合、表１より、Ｔｅの共有結合半径が1.３
２ÅとＧａやＡｓの値より大きいことが分かる。この場
合、Ａｓと同じＶ族で、ｐ型ドーパントとならず、しか
も共有結合半径がＧａやＡｓより小さい値を持つＰを同
時に添加することにより、格子定数をｎ- あるいはｐ-
ＧａＡｓ基板に合わせることができ、同様の理由で、ｎ
型ドーパントとして、上記の不純物の組合せを用いるこ
とができる。すなわち、ｎ+ 、ｐ+ のどちらの成長の場
合においても、不純物濃度で７〜８桁の差のある層の接
合を形成しても、ミスフィット転位や湾曲のない、ｉ層
を有する基板を提供することが可能となる。ｎ型ドーパ
ントとしてＳｅを用いてもよい。
【００２６】ｉ層の厚さは、素子の用途によって異なる
が、研磨技術の加工精度の範囲で任意に選ぶことができ
る。現在の研磨技術では１μｍ程度の誤差範囲内で任意
の厚さを得ることができる。実際には、ＧａＡｓのパワ
ー素子としては５μｍ〜１００μｍ程度の厚さが用いら
れる。
が、研磨技術の加工精度の範囲で任意に選ぶことができ
る。現在の研磨技術では１μｍ程度の誤差範囲内で任意
の厚さを得ることができる。実際には、ＧａＡｓのパワ
ー素子としては５μｍ〜１００μｍ程度の厚さが用いら
れる。
【００２７】本発明の方法は従来のＧａＡｓ素子の作製
技術とは発想を逆転しており、ｎ−、ｐ−の高純度なＧ
ａＡｓ基板が素子の活性層となり、液層成長法によって
形成した厚いｐ＋、ｎ＋の層が素子の基板となる。すな
わち、通常のエピタキシー技術を用いたデバイスの製作
プロセスにおいては、まず、高不純物濃度の半導体基板
上にデバイスの活性領域を形成するための低不純物濃度
の半導体層をエピタキシャル法によって成長させる方法
がとられている。これに対して本発明においては、従来
の技術とは異なり、高純度の結晶から板状に切り出す
か、あるいはさらにその上に適当な方法で所定の厚みの
ＧａＡｓ層を成長させた高純度（低不純物濃度）基板上
にエピタキシャル技術によって高不純物濃度の厚い層を
成長し、逆に基板として用いていた高純度（低不純物濃
度）半導体全域すなわち基板側にデバイスの活性領域を
構築している。
技術とは発想を逆転しており、ｎ−、ｐ−の高純度なＧ
ａＡｓ基板が素子の活性層となり、液層成長法によって
形成した厚いｐ＋、ｎ＋の層が素子の基板となる。すな
わち、通常のエピタキシー技術を用いたデバイスの製作
プロセスにおいては、まず、高不純物濃度の半導体基板
上にデバイスの活性領域を形成するための低不純物濃度
の半導体層をエピタキシャル法によって成長させる方法
がとられている。これに対して本発明においては、従来
の技術とは異なり、高純度の結晶から板状に切り出す
か、あるいはさらにその上に適当な方法で所定の厚みの
ＧａＡｓ層を成長させた高純度（低不純物濃度）基板上
にエピタキシャル技術によって高不純物濃度の厚い層を
成長し、逆に基板として用いていた高純度（低不純物濃
度）半導体全域すなわち基板側にデバイスの活性領域を
構築している。
【００２８】上述したように、ＧａＡｓを用いてＳＩ
Ｔ、ＳＩサイリスタなどを作製すためには、約数１０μ
ｍ程度の高純度ＧａＡｓ層と厚いｎ+ 或いはｐ+ 層（３
００μｍ程度）の接合が必要になる。ＳｉでＳＩサイリ
スタを作製する場合には、この高純度層の厚さが１００
μｍ以上必要になる場合があり、ｐ+ 層は電極にすぎな
いので、形成は簡単であるが、ＧａＡｓの場合には高純
度層の厚さが薄くなければならず、それ自体では素子を
支えることができないために、ｐ+ （或いはｎ+）層は
厚くして、電極としてのみならず素子の基板となるよう
にしなければならない。本方法による素子作製プロセス
においては成長後に、元々基板だった高純度層を研磨す
るために、それに耐え得る厚さが必要である。
Ｔ、ＳＩサイリスタなどを作製すためには、約数１０μ
ｍ程度の高純度ＧａＡｓ層と厚いｎ+ 或いはｐ+ 層（３
００μｍ程度）の接合が必要になる。ＳｉでＳＩサイリ
スタを作製する場合には、この高純度層の厚さが１００
μｍ以上必要になる場合があり、ｐ+ 層は電極にすぎな
いので、形成は簡単であるが、ＧａＡｓの場合には高純
度層の厚さが薄くなければならず、それ自体では素子を
支えることができないために、ｐ+ （或いはｎ+）層は
厚くして、電極としてのみならず素子の基板となるよう
にしなければならない。本方法による素子作製プロセス
においては成長後に、元々基板だった高純度層を研磨す
るために、それに耐え得る厚さが必要である。
【００２９】このような厚い高不純物濃度層を高純度基
板上に短時間に成長させるのに有効な実際的な液相成長
法を図２を参照して以下説明する。まず、図２（ａ）に
示すＧａＡｓ厚膜成長用カーボンボート中に高純度Ｇａ
Ａｓ基板４１、成長用Ｇａ溶液４２、原料用ＧａＡｓ多
結晶４３をセットし、水素雰囲気中で９００°Ｃまで昇
温し適当な時間保持する。
板上に短時間に成長させるのに有効な実際的な液相成長
法を図２を参照して以下説明する。まず、図２（ａ）に
示すＧａＡｓ厚膜成長用カーボンボート中に高純度Ｇａ
Ａｓ基板４１、成長用Ｇａ溶液４２、原料用ＧａＡｓ多
結晶４３をセットし、水素雰囲気中で９００°Ｃまで昇
温し適当な時間保持する。
【００３０】ここで高純度ＧａＡｓ基板４１は面方位が
（１００）のものを用いている。勿論、基板４１の面方
位はこれ以外の例えば（１１１）Ａ、（１１１）Ｂを用
いてもよい。またＧａ溶液４２は予め９００°Ｃで飽和
する量のＧａＡｓを溶解させてある。さらに、このＧａ
溶液４２中には、成長層に１０１９ｃｍ−３程度のＧｅ
がドープされるようにＧｅが添加してある。また、原料
用ＧａＡｓ多結晶４３は準備したＧａ溶液が多少でも未
飽和だった場合に、この９００°Ｃでの保持時間中に、
未飽和分のＧａＡｓを供給するために用いている。成長
溶液４２としてＧａを用いる理由は、ＧａはＧａＡｓの
構成元素の一つなので、添加されて不純物となる心配が
ないことと、Ｇａ中のＧａＡｓの溶解度が高いので、厚
い成長層が得られやすいことによる。以上は成長開始温
度として９００℃を用いる場合を例にとって述べたが、
必要とする高不純物濃度層の厚みに対応して、これより
高い温度でもまた低い温度でもよいことは勿論である。
（１００）のものを用いている。勿論、基板４１の面方
位はこれ以外の例えば（１１１）Ａ、（１１１）Ｂを用
いてもよい。またＧａ溶液４２は予め９００°Ｃで飽和
する量のＧａＡｓを溶解させてある。さらに、このＧａ
溶液４２中には、成長層に１０１９ｃｍ−３程度のＧｅ
がドープされるようにＧｅが添加してある。また、原料
用ＧａＡｓ多結晶４３は準備したＧａ溶液が多少でも未
飽和だった場合に、この９００°Ｃでの保持時間中に、
未飽和分のＧａＡｓを供給するために用いている。成長
溶液４２としてＧａを用いる理由は、ＧａはＧａＡｓの
構成元素の一つなので、添加されて不純物となる心配が
ないことと、Ｇａ中のＧａＡｓの溶解度が高いので、厚
い成長層が得られやすいことによる。以上は成長開始温
度として９００℃を用いる場合を例にとって述べたが、
必要とする高不純物濃度層の厚みに対応して、これより
高い温度でもまた低い温度でもよいことは勿論である。
【００３１】適当な時間の後に、石英棒によりボートを
スライドして、図２（ｂ）に示すように基板４１と溶液
４２を接触させ、0.１３°Ｃ／min の徐冷速度で降温
し、液相成長を行う。温度が６００°Ｃになったところ
で、図２（ｃ）に示すように、再びボートをスライドし
て、基板４１を溶液４２から切り離して成長を終了す
る。
スライドして、図２（ｂ）に示すように基板４１と溶液
４２を接触させ、0.１３°Ｃ／min の徐冷速度で降温
し、液相成長を行う。温度が６００°Ｃになったところ
で、図２（ｃ）に示すように、再びボートをスライドし
て、基板４１を溶液４２から切り離して成長を終了す
る。
【００３２】上述の成長方法において、最も特徴的なの
は、ＧａＡｓ基板４１を溶液４２の上側にセットしてい
ることである。これは、成長中、過飽和状態になったＧ
ａ溶液４２中ではＧａＡｓは、浮力によって上側に輸送
されるため、下側に基板４１を配置した場合よりも、非
常に厚い成長層を得られるからである。これら一連のプ
ロセスにより、再現よく３００μｍ程度の厚いｐ+ Ｇａ
Ａｓ層が得られ、これは、後の素子作製プロセスに対し
て充分な厚さである。もちろん、ｎ+ 層の成長も、用い
るドーパントを変えるだけで、同様に厚い層を得ること
ができる。また、ボートはこの構造に限らず、同時に複
数枚の基板上に成長することも可能である。
は、ＧａＡｓ基板４１を溶液４２の上側にセットしてい
ることである。これは、成長中、過飽和状態になったＧ
ａ溶液４２中ではＧａＡｓは、浮力によって上側に輸送
されるため、下側に基板４１を配置した場合よりも、非
常に厚い成長層を得られるからである。これら一連のプ
ロセスにより、再現よく３００μｍ程度の厚いｐ+ Ｇａ
Ａｓ層が得られ、これは、後の素子作製プロセスに対し
て充分な厚さである。もちろん、ｎ+ 層の成長も、用い
るドーパントを変えるだけで、同様に厚い層を得ること
ができる。また、ボートはこの構造に限らず、同時に複
数枚の基板上に成長することも可能である。
【００３３】液相成長法は不純物添加量の制御が容易で
あるため、簡単に所望のｎ+ あるいはｐ+ の高濃度のド
ーピングができる上に、上述した理由により基板と成長
層の格子整合がとれているために、１×１０12cm -3 と
１×１０19cm -3 のように７桁もの不純物濃度差があっ
ても基板の湾曲やミスフィット転位は見られず、素子作
製プロセスに悪影響を与えずに理想的な素子を実現する
ことができる。
あるため、簡単に所望のｎ+ あるいはｐ+ の高濃度のド
ーピングができる上に、上述した理由により基板と成長
層の格子整合がとれているために、１×１０12cm -3 と
１×１０19cm -3 のように７桁もの不純物濃度差があっ
ても基板の湾曲やミスフィット転位は見られず、素子作
製プロセスに悪影響を与えずに理想的な素子を実現する
ことができる。
【００３４】図２について上述した方法によって高純度
基板４１上に成長した高不純物濃度層の拡がり抵抗は、
図３に示すように、成長後の基板を斜めに研磨した後
に、２本の細い針を立て、矢印方向に位置を少しづつ移
動させながら、測定することができ、この測定によって
得られたデータをグラフに示すと図４のようになる。単
純に言えば、抵抗値が高ければ高い程、不純物の濃度が
低いことを示し、抵抗値が低い程、不純物濃度が高いこ
とを意味している。図４から明らかなように、界面付近
で抵抗が急峻に変化しており、非常に急峻なｐ+ −ｎ-
接合が形成されていることが分かる。また、図中の不純
物濃度の数値は、他の測定方法（四探針法など）により
測定した結果である。
基板４１上に成長した高不純物濃度層の拡がり抵抗は、
図３に示すように、成長後の基板を斜めに研磨した後
に、２本の細い針を立て、矢印方向に位置を少しづつ移
動させながら、測定することができ、この測定によって
得られたデータをグラフに示すと図４のようになる。単
純に言えば、抵抗値が高ければ高い程、不純物の濃度が
低いことを示し、抵抗値が低い程、不純物濃度が高いこ
とを意味している。図４から明らかなように、界面付近
で抵抗が急峻に変化しており、非常に急峻なｐ+ −ｎ-
接合が形成されていることが分かる。また、図中の不純
物濃度の数値は、他の測定方法（四探針法など）により
測定した結果である。
【００３５】次に、上述した方法で成長した高不純物濃
度層と高純度基板との格子整合性の評価方法とその結果
を説明する。この評価にはＸ線回折装置を使用した。成
長後の基板を斜めに研磨した接合面にＸ線を照射するこ
とで、基板と成長層の格子定数が異なっていれば、回折
されたＸ線は両方の層からのものが重なっているため、
幅の広いピークとなってしまう。さらに、格子定数差が
大きい場合には、２つのピークに分離してしまう。
度層と高純度基板との格子整合性の評価方法とその結果
を説明する。この評価にはＸ線回折装置を使用した。成
長後の基板を斜めに研磨した接合面にＸ線を照射するこ
とで、基板と成長層の格子定数が異なっていれば、回折
されたＸ線は両方の層からのものが重なっているため、
幅の広いピークとなってしまう。さらに、格子定数差が
大きい場合には、２つのピークに分離してしまう。
【００３６】図５（ａ）のグラフは成長を行う前の基板
を測定した場合を示し、当然１つのピークが観測され、
その半値幅は１4.９３秒と狭く、基板の結晶性の良さを
示している。図５（ｂ）はｐ+ （Ｇｅドープ、１×１０
19cm-3）の成長を行った試料の測定結果である。結果は
１つのピークで、その半値幅は１8.２７秒基板のみの場
合と比較して、若干、広くはなかったものの、それでも
充分、狭い値を示し、成長層と基板の格子整合性が充分
取れているのみではなく、成長層の結晶性が良いことを
示している。
を測定した場合を示し、当然１つのピークが観測され、
その半値幅は１4.９３秒と狭く、基板の結晶性の良さを
示している。図５（ｂ）はｐ+ （Ｇｅドープ、１×１０
19cm-3）の成長を行った試料の測定結果である。結果は
１つのピークで、その半値幅は１8.２７秒基板のみの場
合と比較して、若干、広くはなかったものの、それでも
充分、狭い値を示し、成長層と基板の格子整合性が充分
取れているのみではなく、成長層の結晶性が良いことを
示している。
【００３７】上述の方法を用いれば、ある程度の厚さの
ｉ層を必要とする理想的なＧａＡｓ素子を容易に作製す
ることができる。具体的には、ＳＩＴ、ＢＳＩＴ、ＳＩ
サイリスタ、ｐｉｎダイオードなどを作製することがで
きる。ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタはそれぞれ、
埋込みゲート型、表面ゲート型、切込みゲート型（溝ゲ
ート型）などがあるが、その全てのゲート構造に対して
上述の方法が有効なのは言うまでもない。
ｉ層を必要とする理想的なＧａＡｓ素子を容易に作製す
ることができる。具体的には、ＳＩＴ、ＢＳＩＴ、ＳＩ
サイリスタ、ｐｉｎダイオードなどを作製することがで
きる。ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタはそれぞれ、
埋込みゲート型、表面ゲート型、切込みゲート型（溝ゲ
ート型）などがあるが、その全てのゲート構造に対して
上述の方法が有効なのは言うまでもない。
【００３８】次に、本発明を使ってＧａＡｓｐｉｎダイ
オードを作製した場合について説明する。ｐｉｎダイオ
ードは高速及び高耐圧なダイオードとしてＳｉにおい
て、よく用いられているが、ＧａＡｓでｐｉｎダイオー
ドを作製すればさらにその特徴が顕著になる。またｐｉ
ｎダイオードは受光素子としても用いられるが、ＧａＡ
ｓにおいては特にその発光特性が大きい意味を持つ。Ｇ
ａＡｓｐｉｎダイオードのｎ- 層の厚さが３０〜５０μ
ｍ程度であれば、ダイオードの順バイアス状態におい
て、ｎ- 層全体が非常に高注入状態となり、赤外線の発
光が起こる。しかし、この場合の発光領域は通常のＧａ
ＡｓＬＥＤ（発光ダイオード）よりも非常に広いので、
全体的に強い赤外線を得ることができる。
オードを作製した場合について説明する。ｐｉｎダイオ
ードは高速及び高耐圧なダイオードとしてＳｉにおい
て、よく用いられているが、ＧａＡｓでｐｉｎダイオー
ドを作製すればさらにその特徴が顕著になる。またｐｉ
ｎダイオードは受光素子としても用いられるが、ＧａＡ
ｓにおいては特にその発光特性が大きい意味を持つ。Ｇ
ａＡｓｐｉｎダイオードのｎ- 層の厚さが３０〜５０μ
ｍ程度であれば、ダイオードの順バイアス状態におい
て、ｎ- 層全体が非常に高注入状態となり、赤外線の発
光が起こる。しかし、この場合の発光領域は通常のＧａ
ＡｓＬＥＤ（発光ダイオード）よりも非常に広いので、
全体的に強い赤外線を得ることができる。
【００３９】具体的には、図６（ａ）〜（ｅ）及び図７
（ａ）〜（ｂ）に示す方法でｐｉｎダイオードを作製し
た。まず、図６（ａ）に示す高純度ＧａＡｓ基板
（ｎ- 、（１００）面、２×１０12 cm -3、厚さ３００
μｍ）３１上に、ＴｅとＰを添加したＧａ溶液を用いて
３００μｍのｎ+ 層３２を成長した（図６（ｂ））。こ
のｎ + 層３２のキャリア濃度は５×１０18 cm -3であ
り、もちろんｎ- −ｎ+ 接合の格子整合がとれるように
ＴｅとＰの量は調整されている。次にｎ- ＧａＡｓ基板
３１を研磨し、５０μｍの厚さとしその表面を鏡面に仕
上げてｎ- ＧａＡｓ層３１ａを形成した（図６
（ｃ））。
（ａ）〜（ｂ）に示す方法でｐｉｎダイオードを作製し
た。まず、図６（ａ）に示す高純度ＧａＡｓ基板
（ｎ- 、（１００）面、２×１０12 cm -3、厚さ３００
μｍ）３１上に、ＴｅとＰを添加したＧａ溶液を用いて
３００μｍのｎ+ 層３２を成長した（図６（ｂ））。こ
のｎ + 層３２のキャリア濃度は５×１０18 cm -3であ
り、もちろんｎ- −ｎ+ 接合の格子整合がとれるように
ＴｅとＰの量は調整されている。次にｎ- ＧａＡｓ基板
３１を研磨し、５０μｍの厚さとしその表面を鏡面に仕
上げてｎ- ＧａＡｓ層３１ａを形成した（図６
（ｃ））。
【００４０】次にｎ- 層３１ａの表面にリンガラスＰＳ
Ｇと窒化珪素からなる膜ＰＳＧ／Ｓｉ3 Ｎ4 ３３をＣＶ
Ｄ法によって堆積させ、その一部を反応性エッチング法
により除去し（図６（ｄ））、残ったＰＳＧ／Ｓｉ3 Ｎ
4 ３３をマスクとしてＭｇのイオン打ち込みを行いｐ+
層３４を形成した（図６（ｅ））。ここでイオン注入の
ドーズ量と加速電圧はｐ+ 層の不純物濃度が１×１０19
cm -3で厚さが２μｍになるように調整してある。ここ
で、Ｍｇの代わりに、Ｂｅ、Ｃｄ、Ｚｎを用いることが
できる。またイオン注入を行うかわりにＺｎの拡散でｐ
+ を形成することも可能である。
Ｇと窒化珪素からなる膜ＰＳＧ／Ｓｉ3 Ｎ4 ３３をＣＶ
Ｄ法によって堆積させ、その一部を反応性エッチング法
により除去し（図６（ｄ））、残ったＰＳＧ／Ｓｉ3 Ｎ
4 ３３をマスクとしてＭｇのイオン打ち込みを行いｐ+
層３４を形成した（図６（ｅ））。ここでイオン注入の
ドーズ量と加速電圧はｐ+ 層の不純物濃度が１×１０19
cm -3で厚さが２μｍになるように調整してある。ここ
で、Ｍｇの代わりに、Ｂｅ、Ｃｄ、Ｚｎを用いることが
できる。またイオン注入を行うかわりにＺｎの拡散でｐ
+ を形成することも可能である。
【００４１】次に一旦、ＰＳＧ／Ｓｉ3 Ｎ4 ３３を反応
性エッチング法により除去した後、ＣＶＤ法によりＳｉ
Ｏ2 ３５を堆積して、アニールを行う（図７（ａ））。
次にＳｉＯ2 ３５を除去し、再びＰＳＧ／Ｓｉ3 Ｎ4 ３
６を堆積し、ｐ+ 層３４の一部分をエッチングにより除
去して窓を開け、ＡｕＧｅ３７を蒸着する。また、裏面
のｎ+ 側にも全面にＡｕＧｅ３８を蒸着した後、熱処理
して電極を製作する（図７（ｂ））。
性エッチング法により除去した後、ＣＶＤ法によりＳｉ
Ｏ2 ３５を堆積して、アニールを行う（図７（ａ））。
次にＳｉＯ2 ３５を除去し、再びＰＳＧ／Ｓｉ3 Ｎ4 ３
６を堆積し、ｐ+ 層３４の一部分をエッチングにより除
去して窓を開け、ＡｕＧｅ３７を蒸着する。また、裏面
のｎ+ 側にも全面にＡｕＧｅ３８を蒸着した後、熱処理
して電極を製作する（図７（ｂ））。
【００４２】ここで述べた素子の保護膜３３、３６はＰ
ＳＧ／Ｓｉ3 Ｎ4 であるが、ＳｉＯ 2 、Ｓｉ3 Ｎ4 、Ｓ
ｉＯx Ｎy を用いることもでき、イオン注入後のアニー
ルの保護膜３５も、ＳｉＯ2 の代わりにＳｉ3 Ｎ4 、Ｓ
ｉＯx Ｎy 、ＡｌＮ、ＧａＮを用いることも可能であ
る。
ＳＧ／Ｓｉ3 Ｎ4 であるが、ＳｉＯ 2 、Ｓｉ3 Ｎ4 、Ｓ
ｉＯx Ｎy を用いることもでき、イオン注入後のアニー
ルの保護膜３５も、ＳｉＯ2 の代わりにＳｉ3 Ｎ4 、Ｓ
ｉＯx Ｎy 、ＡｌＮ、ＧａＮを用いることも可能であ
る。
【００４３】図６について説明した方法で作製したｐｉ
ｎダイオードの図８に示す１／Ｃ2−Ｖ特性は、明らか
に直線的な関係が得られており、ｐ+ −ｎ- 接合が理想
的な階段接合になっていることが分かる。
ｎダイオードの図８に示す１／Ｃ2−Ｖ特性は、明らか
に直線的な関係が得られており、ｐ+ −ｎ- 接合が理想
的な階段接合になっていることが分かる。
【００４４】また、ｐｉｎダイオードの図９に示す分光
感度特性（受光）は約８７０ｎｍでピークを持つ特性が
得られた。ｎ- 層の厚さが８０μｍ程度もあるので効率
は低いが、厚さ及び光の取り入れ方の最適設計を行えば
感度を充分に上げることが可能である。
感度特性（受光）は約８７０ｎｍでピークを持つ特性が
得られた。ｎ- 層の厚さが８０μｍ程度もあるので効率
は低いが、厚さ及び光の取り入れ方の最適設計を行えば
感度を充分に上げることが可能である。
【００４５】さらにｐｉｎダイオードの図１０に示す発
光特性（発光）より、ｐｉｎダイオードが順バイアス状
態で発光することが確認できた。この素子の活性領域の
面積は３×３mm2 であり、ここで流れる電流（５、１
０、２０ｍＡ）では非常に電流密度が低い。すなわち、
素子化プロセスを確立し、リーク電流を減少させるとと
もに、素子の放熱構造と光の取り出し構造とを最適化す
れば、高電流密度での高輝度の発光を得ることができ
る。勿論この現象は、ＳＩサイリスタ、ＢＳＩＴの導通
時の発光に応用できる。
光特性（発光）より、ｐｉｎダイオードが順バイアス状
態で発光することが確認できた。この素子の活性領域の
面積は３×３mm2 であり、ここで流れる電流（５、１
０、２０ｍＡ）では非常に電流密度が低い。すなわち、
素子化プロセスを確立し、リーク電流を減少させるとと
もに、素子の放熱構造と光の取り出し構造とを最適化す
れば、高電流密度での高輝度の発光を得ることができ
る。勿論この現象は、ＳＩサイリスタ、ＢＳＩＴの導通
時の発光に応用できる。
【００４６】図１１（ａ）〜（ｃ）は表面ゲート型、埋
込みゲート型及び切込みゲート（溝ゲート）型のＳＩサ
イリスタの構造をそれぞれ示し、図１２（ａ）〜（ｃ）
は表面ゲート型、埋込みゲート型及び切込みゲート（溝
ゲート）型のＢＳＩＴ（ＳＩＴ）の構造をそれぞれ示
す。
込みゲート型及び切込みゲート（溝ゲート）型のＳＩサ
イリスタの構造をそれぞれ示し、図１２（ａ）〜（ｃ）
は表面ゲート型、埋込みゲート型及び切込みゲート（溝
ゲート）型のＢＳＩＴ（ＳＩＴ）の構造をそれぞれ示
す。
【００４７】図１１（ｃ）に示した溝ゲート構造のノー
マリオフ型のＳＩサイリスタの作製方法について図１３
（ａ）〜（ｅ）、図１４（ａ）〜（ｄ）及び図１５
（ａ）〜（ｃ）を参照して説明する。まず、図１３
（ａ）に示す面方位（１００）、厚さ３００μｍのｎ-
ＧａＡｓ基板（２×１０12cm -3 ）１１を用意する。そ
して、このｎ- ＧａＡｓ基板１１上に液層成長により約
３００μｍのｐ+ ＧａＡｓ層（Ｇｅドープ）１２を成長
させる（図１３（ｂ））。ここでＧｅのドープ量は１×
１０19cm -3 としている。
マリオフ型のＳＩサイリスタの作製方法について図１３
（ａ）〜（ｅ）、図１４（ａ）〜（ｄ）及び図１５
（ａ）〜（ｃ）を参照して説明する。まず、図１３
（ａ）に示す面方位（１００）、厚さ３００μｍのｎ-
ＧａＡｓ基板（２×１０12cm -3 ）１１を用意する。そ
して、このｎ- ＧａＡｓ基板１１上に液層成長により約
３００μｍのｐ+ ＧａＡｓ層（Ｇｅドープ）１２を成長
させる（図１３（ｂ））。ここでＧｅのドープ量は１×
１０19cm -3 としている。
【００４８】次に、ｎ- ＧａＡｓ基板１１を研磨し、鏡
面に処理して５０μｍの厚さのｎ-ＧａＡｓ層１１ａに
する（図１３（ｃ））。その後、このｎ- ＧａＡｓ層１
１ａ上にＧａを溶媒とし、ＴｅとＰを同時にドープした
成長を行い、約２μｍのｎ+層（１×１０19cm -3 ）１
３を得る（図１３（ｄ））。言うまでもないが、ここま
でで得られるｐ+ −ｎ- −ｎ+ 接合は全て格子整合が取
れており、格子歪によるミスフィット転位や基板の湾曲
は見られない。
面に処理して５０μｍの厚さのｎ-ＧａＡｓ層１１ａに
する（図１３（ｃ））。その後、このｎ- ＧａＡｓ層１
１ａ上にＧａを溶媒とし、ＴｅとＰを同時にドープした
成長を行い、約２μｍのｎ+層（１×１０19cm -3 ）１
３を得る（図１３（ｄ））。言うまでもないが、ここま
でで得られるｐ+ −ｎ- −ｎ+ 接合は全て格子整合が取
れており、格子歪によるミスフィット転位や基板の湾曲
は見られない。
【００４９】次に、このｎ+ 層１３上にＣＶＤ法により
Ｓｉ3Ｎ4 及びＰＳＧ（リンガラス）１４を堆積させ
（図１３（ｅ））、このＰＳＧ／Ｓｉ3 Ｎ4 １４を反応
性エッチング法により部分的に除去する（図１４
（ａ））。その後、このＰＳＧ／Ｓｉ 3 Ｎ4 １４をマス
クとして、反応性エッチング法あるいは通常の溶液によ
るエッチング法により、ｎ- ＧａＡｓ層１１ａをエッチ
ングし、５μｍの深さの溝１５を形成する（図１４
（ｂ））。ここで溝１５の幅は５μｍ、ソース部１６の
幅は５μｍに設定してある。
Ｓｉ3Ｎ4 及びＰＳＧ（リンガラス）１４を堆積させ
（図１３（ｅ））、このＰＳＧ／Ｓｉ3 Ｎ4 １４を反応
性エッチング法により部分的に除去する（図１４
（ａ））。その後、このＰＳＧ／Ｓｉ 3 Ｎ4 １４をマス
クとして、反応性エッチング法あるいは通常の溶液によ
るエッチング法により、ｎ- ＧａＡｓ層１１ａをエッチ
ングし、５μｍの深さの溝１５を形成する（図１４
（ｂ））。ここで溝１５の幅は５μｍ、ソース部１６の
幅は５μｍに設定してある。
【００５０】次にまた、ＰＳＧ／Ｓｉ3 Ｎ4 １７を0.５
μｍ程度堆積させた後、溝１５の底のみ、反応性エッチ
ング法により取り除く（図１４（ｃ））。次に、このＰ
ＳＧ／Ｓｉ3 Ｎ4 １７をマスクとして、溝１５の底のみ
にＭｇのイオン注入を行う。ここではドーズ量と加速電
圧を適当に調整して、２μｍ程度の厚さの５×１０18cm
-3 のｐ+ 層１８を形成する（図１４（ｄ））。次にＰ
ＳＧ／Ｓｉ3 Ｎ4 １７を反応性エッチングにより全て除
去し、ＣＶＤ法により全面にＳｉＯ2 １９を堆積し、キ
ャップした状態で７００°Ｃで１５分のアニールを行う
（図１５（ａ））。
μｍ程度堆積させた後、溝１５の底のみ、反応性エッチ
ング法により取り除く（図１４（ｃ））。次に、このＰ
ＳＧ／Ｓｉ3 Ｎ4 １７をマスクとして、溝１５の底のみ
にＭｇのイオン注入を行う。ここではドーズ量と加速電
圧を適当に調整して、２μｍ程度の厚さの５×１０18cm
-3 のｐ+ 層１８を形成する（図１４（ｄ））。次にＰ
ＳＧ／Ｓｉ3 Ｎ4 １７を反応性エッチングにより全て除
去し、ＣＶＤ法により全面にＳｉＯ2 １９を堆積し、キ
ャップした状態で７００°Ｃで１５分のアニールを行う
（図１５（ａ））。
【００５１】次に、このＳｉＯ2 １９を反応性エッチン
グにより全て除去し、再びＰＳＧ／Ｓｉ3 Ｎ4 ２０を堆
積し（図１５（ｂ））、その一部分を反応性エッチング
により除去し、ＡｕＧｅ２１を蒸着によって堆積させ電
極を取り、ＳＩサイリスタを作製した。勿論、裏面のア
ノード２２にも電極をつけてある（図１５（ｃ））。
グにより全て除去し、再びＰＳＧ／Ｓｉ3 Ｎ4 ２０を堆
積し（図１５（ｂ））、その一部分を反応性エッチング
により除去し、ＡｕＧｅ２１を蒸着によって堆積させ電
極を取り、ＳＩサイリスタを作製した。勿論、裏面のア
ノード２２にも電極をつけてある（図１５（ｃ））。
【００５２】ここで図１３（ｄ）のｎ+ の形成は液層成
長を用いずＳｉ、Ｓ、Ｓｅ、Ｔｅ、Ｓｎなどのイオン注
入を行っても良い。また、図１４（ｄ）のｐ+ のイオン
注入はＭｇの代わりにＢｅ、Ｃｄ、Ｚｎなどを用いても
良い。上述のように作製したサイリスタは設計通り、ノ
ーマリオフ型の特性を示した。
長を用いずＳｉ、Ｓ、Ｓｅ、Ｔｅ、Ｓｎなどのイオン注
入を行っても良い。また、図１４（ｄ）のｐ+ のイオン
注入はＭｇの代わりにＢｅ、Ｃｄ、Ｚｎなどを用いても
良い。上述のように作製したサイリスタは設計通り、ノ
ーマリオフ型の特性を示した。
【００５３】上述の素子の保護膜（絶縁膜）１４、１７
として、ＰＳＧ／Ｓｉ3 Ｎ4 を用いたが、ＳｉＯ2 、Ｓ
ｉ3 Ｎ4 、ＳｉＯx Ｎy などを用いることができる。ま
たイオン注入後のアニール時の保護膜１９として、Ｓｉ
Ｏ2 を用いたが、Ｓｉ3 Ｎ4、ＳｉＯx Ｎy ＡｌＮ、Ｇ
ａＮを用いることもできる。また、上述の素子において
はカソード、アノード、ゲートともに電極は全てＡｕＧ
ｅで製作したが、これはｎ型すなわちカソード部１６に
対してはＮｉ−ＡｕＧｅ、Ｐｔ−ＡｕＧｅでも良く、ｐ
型すなわちゲート１８、アノード部１２に対してはＡｕ
Ｚｎ、Ａｕを用いてもよい。
として、ＰＳＧ／Ｓｉ3 Ｎ4 を用いたが、ＳｉＯ2 、Ｓ
ｉ3 Ｎ4 、ＳｉＯx Ｎy などを用いることができる。ま
たイオン注入後のアニール時の保護膜１９として、Ｓｉ
Ｏ2 を用いたが、Ｓｉ3 Ｎ4、ＳｉＯx Ｎy ＡｌＮ、Ｇ
ａＮを用いることもできる。また、上述の素子において
はカソード、アノード、ゲートともに電極は全てＡｕＧ
ｅで製作したが、これはｎ型すなわちカソード部１６に
対してはＮｉ−ＡｕＧｅ、Ｐｔ−ＡｕＧｅでも良く、ｐ
型すなわちゲート１８、アノード部１２に対してはＡｕ
Ｚｎ、Ａｕを用いてもよい。
【００５４】以上の様にＳＩサイリスタを作製する上で
重要なのは、ｎ-−ｐ+ 接合部の形成（図１３（ｂ））
であり、その後、素子を形成する過程では従来技術を利
用すれば良い。また作製したＳＩサイリスタはノーマリ
オフ型（ゲートに順バイアス電圧を加えない限り、アノ
ード−カソード間が導通しないもの）であったが、これ
はゲートとゲートの間隔を変えることによって、容易に
ノーマリオン型の素子を得ることができる。
重要なのは、ｎ-−ｐ+ 接合部の形成（図１３（ｂ））
であり、その後、素子を形成する過程では従来技術を利
用すれば良い。また作製したＳＩサイリスタはノーマリ
オフ型（ゲートに順バイアス電圧を加えない限り、アノ
ード−カソード間が導通しないもの）であったが、これ
はゲートとゲートの間隔を変えることによって、容易に
ノーマリオン型の素子を得ることができる。
【００５５】ノーマリオフ型のサイリスタはゼロゲート
バイアスでチャンネルがピンチオフしていなければなら
ず、従来のｎ- 層の純度では非常にゲート間隔を狭くし
なければならず、作製は困難であった。しかし、上述の
方法によれば１０11〜１０13cm -3 の高純度なＧａＡｓ
層を活性層として使用できるので、容易にピンチオフが
実現でき、ゲート間隔を従来のように狭くしなくとも、
ノーマリオフ型の素子を実現でき、ノーマリオフ型素子
作製に対する制約がなくなった。
バイアスでチャンネルがピンチオフしていなければなら
ず、従来のｎ- 層の純度では非常にゲート間隔を狭くし
なければならず、作製は困難であった。しかし、上述の
方法によれば１０11〜１０13cm -3 の高純度なＧａＡｓ
層を活性層として使用できるので、容易にピンチオフが
実現でき、ゲート間隔を従来のように狭くしなくとも、
ノーマリオフ型の素子を実現でき、ノーマリオフ型素子
作製に対する制約がなくなった。
【００５６】上述のように作製した素子はノーマリオフ
型なので当然光トリガ可能であり、外部に付けるかある
いはＩＣ化したフォトトランジスタと組合せることによ
り、光クエンチすることも可能である。また、オン状態
において、近赤外線の発光が確認されている。勿論この
発光はノーマリオフ、オンにかかわらず得られることは
言うまでもない。
型なので当然光トリガ可能であり、外部に付けるかある
いはＩＣ化したフォトトランジスタと組合せることによ
り、光クエンチすることも可能である。また、オン状態
において、近赤外線の発光が確認されている。勿論この
発光はノーマリオフ、オンにかかわらず得られることは
言うまでもない。
【００５７】また、図１６に示す、高速化のために考え
られる、二重（双）ゲート構造（ａ）あるいはアノード
ショート構造（ｂ）のＳＩサイリスタも、高不純物濃度
層の成長を行う前に、イオン注入などで、ｎ- ＧａＡｓ
基板１１ａ中にｎ+ の領域を形成すれば良く、容易に作
製することができ、より高速な素子が実現できる。
られる、二重（双）ゲート構造（ａ）あるいはアノード
ショート構造（ｂ）のＳＩサイリスタも、高不純物濃度
層の成長を行う前に、イオン注入などで、ｎ- ＧａＡｓ
基板１１ａ中にｎ+ の領域を形成すれば良く、容易に作
製することができ、より高速な素子が実現できる。
【００５８】次に、図１２（ｃ）に示す溝ゲート型のＢ
ＳＩＴを作製した場合について説明する。ＢＳＩＴとＳ
ＩＴは構造的な違いはなく、ｎ- 層の不純物濃度および
ゲート間隔を調整することにより、ゲートゼロバイアス
状態でチャンネルがピンチオフし、ゲートに順バイアス
をかけないとソース−ドレーン間が導通しない、ノーマ
リオフ型のＳＩＴをＢＳＩＴという。すなわち、ゲート
ゼロバイアスでソース−ドレーン間が導通している、ノ
ーマリオン型のＳＩＴも用いるｎ- ＧａＡｓ基板の不純
物濃度とゲート間隔を変えるのみで、同様に作製するこ
とができる。
ＳＩＴを作製した場合について説明する。ＢＳＩＴとＳ
ＩＴは構造的な違いはなく、ｎ- 層の不純物濃度および
ゲート間隔を調整することにより、ゲートゼロバイアス
状態でチャンネルがピンチオフし、ゲートに順バイアス
をかけないとソース−ドレーン間が導通しない、ノーマ
リオフ型のＳＩＴをＢＳＩＴという。すなわち、ゲート
ゼロバイアスでソース−ドレーン間が導通している、ノ
ーマリオン型のＳＩＴも用いるｎ- ＧａＡｓ基板の不純
物濃度とゲート間隔を変えるのみで、同様に作製するこ
とができる。
【００５９】また図１２（ｃ）と図１１（ｃ）とを比較
するとわかるように、ＢＳＩＴ（ＳＩＴ）とＳＩサイリ
スタはアノード部のｐ+ をｎ+ に変えただけで、構造的
には何の違いもない。すなわちＢＳＩＴは最初にｎ- Ｇ
ａＡｓ基板上にｐ+ のかわりにｎ+ 層を成長すればいい
ことがわかる。具体的には、ｎ- ＧａＡｓ基板（（１０
０）面、２×１０12cm -3 ）を用いて、その上にＴｅと
Ｐを同時にドープしたＧａ溶液により成長を行い、３０
０μｍの厚さのｎ+ ＧａＡｓ層（５×１０18cm -3 ）を
得た。その後の素子の作製はＳＩサイリスタの場合と全
く同じ方法で、また、素子の寸法も同じ値で行った。こ
のＢＳＩＴにおいても、光トリガ可能であると同時に、
外部に付けるかあるいはＩＣ化されたフォトトランジス
タによって光クエンチすることができるとともに、高注
入状態においては発光現象も確認できる。
するとわかるように、ＢＳＩＴ（ＳＩＴ）とＳＩサイリ
スタはアノード部のｐ+ をｎ+ に変えただけで、構造的
には何の違いもない。すなわちＢＳＩＴは最初にｎ- Ｇ
ａＡｓ基板上にｐ+ のかわりにｎ+ 層を成長すればいい
ことがわかる。具体的には、ｎ- ＧａＡｓ基板（（１０
０）面、２×１０12cm -3 ）を用いて、その上にＴｅと
Ｐを同時にドープしたＧａ溶液により成長を行い、３０
０μｍの厚さのｎ+ ＧａＡｓ層（５×１０18cm -3 ）を
得た。その後の素子の作製はＳＩサイリスタの場合と全
く同じ方法で、また、素子の寸法も同じ値で行った。こ
のＢＳＩＴにおいても、光トリガ可能であると同時に、
外部に付けるかあるいはＩＣ化されたフォトトランジス
タによって光クエンチすることができるとともに、高注
入状態においては発光現象も確認できる。
【００６０】以上のように、ｎ- 、ｐ- の高純度なＧａ
Ａｓ基板１１を用いることにより、従来作製が困難であ
ったＧａＡｓのＳＩＴ、ＢＳＩＴ、ＳＩサイリスタ、ｐ
ｉｎダイオードなどを容易に作製することが可能となっ
た。
Ａｓ基板１１を用いることにより、従来作製が困難であ
ったＧａＡｓのＳＩＴ、ＢＳＩＴ、ＳＩサイリスタ、ｐ
ｉｎダイオードなどを容易に作製することが可能となっ
た。
【００６１】特に高純度なｉ層を必要とするＢＳＩＴや
ノーマリオフ型のＳＩサイルスタの作製も容易に実現で
きる。このＢＳＩＴやノーマリオフ型のＳＩサイリスタ
は光トリガで素子をオン状態にすることが可能であると
同時に、図１７（ａ）及び（ｂ）に示すように、集積化
により同じ基板上に作製するか、あるいは外部回路とし
て接続した静電誘導フォトトランジスタ（ＳＩＰＴ）に
よって光クエンチすることが可能であり、これらノーマ
リオフ型の素子がＧａＡｓで実現するか否かは将来のパ
ワーデバイスにとって重大な問題である。
ノーマリオフ型のＳＩサイルスタの作製も容易に実現で
きる。このＢＳＩＴやノーマリオフ型のＳＩサイリスタ
は光トリガで素子をオン状態にすることが可能であると
同時に、図１７（ａ）及び（ｂ）に示すように、集積化
により同じ基板上に作製するか、あるいは外部回路とし
て接続した静電誘導フォトトランジスタ（ＳＩＰＴ）に
よって光クエンチすることが可能であり、これらノーマ
リオフ型の素子がＧａＡｓで実現するか否かは将来のパ
ワーデバイスにとって重大な問題である。
【００６２】上述したように作製される、ＧａＡｓのｐ
ｉｎダイオード、ＳＩサイリスタ（ノーマリオン及びノ
ーマリオフ両方）、高注入状態のＢＳＩＴはそのオン状
態において高輝度な赤外線を発光する。
ｉｎダイオード、ＳＩサイリスタ（ノーマリオン及びノ
ーマリオフ両方）、高注入状態のＢＳＩＴはそのオン状
態において高輝度な赤外線を発光する。
【００６３】また図１８（ａ）および（ｂ）に示すよう
に、ＧａＡｓ、ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタのア
ノード部（ｐ+ ）にＧａＡｓとの格子整合性の良いＡｌ
ＧａＡｓを用い、ｐ+ −ｎ- 接合をヘテロ接合にするこ
とができる。このとき、ＢＳＩＴあるいはＳＩサイリス
タを光トリガでオンさせる場合には、このＡｌＧａＡｓ
層はＧａＡｓよりエネルギーギャップが大きいために窓
層となり、キャリア発生に有効なチャンネル領域に光を
導入したり、発光した光を外部に取り出すために重要な
役割を果たす。
に、ＧａＡｓ、ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタのア
ノード部（ｐ+ ）にＧａＡｓとの格子整合性の良いＡｌ
ＧａＡｓを用い、ｐ+ −ｎ- 接合をヘテロ接合にするこ
とができる。このとき、ＢＳＩＴあるいはＳＩサイリス
タを光トリガでオンさせる場合には、このＡｌＧａＡｓ
層はＧａＡｓよりエネルギーギャップが大きいために窓
層となり、キャリア発生に有効なチャンネル領域に光を
導入したり、発光した光を外部に取り出すために重要な
役割を果たす。
【００６４】ＢＳＩＴ、ｐｉｎダイオード、ＳＩサイリ
スタがオンしているときに直接得られる光は赤外線であ
るが、その発光が強力なため、適当な希土類蛍光体（Ｙ
0.56Ｙｂ0.25Ｅｒ0.01ＯＣｌ：赤、Ｙ0.84Ｙｂ0.15Ｅｒ
0.01Ｆ3 ：緑、Ｙ0.65Ｙｂ0. 35Ｔｍ0.001 Ｆ3 ：青）を
表面の一部にコートしておけば、容易に可視光が得られ
る。このことにより実際の高速信号処理は赤外線で行
い、配線などの肉眼によるモニタに可視光を用いること
ができる。
スタがオンしているときに直接得られる光は赤外線であ
るが、その発光が強力なため、適当な希土類蛍光体（Ｙ
0.56Ｙｂ0.25Ｅｒ0.01ＯＣｌ：赤、Ｙ0.84Ｙｂ0.15Ｅｒ
0.01Ｆ3 ：緑、Ｙ0.65Ｙｂ0. 35Ｔｍ0.001 Ｆ3 ：青）を
表面の一部にコートしておけば、容易に可視光が得られ
る。このことにより実際の高速信号処理は赤外線で行
い、配線などの肉眼によるモニタに可視光を用いること
ができる。
【００６５】また、図１８に示したＳＩサイリスタにお
いてはＡｌＧａＡｓとのヘテロ接合を用いた構造によ
り、ＡｌＧａＡｓのエネルギーギャップがＧａＡｓより
も大きいことを利用して、光トリガ用の光の内部への導
入や内部で発光した赤外線を外部へ取り出すために有効
な窓層を利用することができる。また、この素子におい
ては、オン状態にＡｌＧａＡｓ層も発光するために表面
に希土類のコートをしなくても、赤外線のみならず赤色
の発光を得ることができる。
いてはＡｌＧａＡｓとのヘテロ接合を用いた構造によ
り、ＡｌＧａＡｓのエネルギーギャップがＧａＡｓより
も大きいことを利用して、光トリガ用の光の内部への導
入や内部で発光した赤外線を外部へ取り出すために有効
な窓層を利用することができる。また、この素子におい
ては、オン状態にＡｌＧａＡｓ層も発光するために表面
に希土類のコートをしなくても、赤外線のみならず赤色
の発光を得ることができる。
【００６６】図１９（ａ）〜（ｃ）にそれぞれ示すよう
に、ＢＳＩＴ（ＳＩＴ）、ＳＩサイリスタ、ｐｉｎダイ
オードなどの素子においては、ｐ、ｎのタイプを反転し
たものも同様に作製することができる。
に、ＢＳＩＴ（ＳＩＴ）、ＳＩサイリスタ、ｐｉｎダイ
オードなどの素子においては、ｐ、ｎのタイプを反転し
たものも同様に作製することができる。
【００６７】上述した基板上には、ＳＩＴ、ＢＳＩＴ、
ＳＩサイリスタのそれぞれの集積された素子を作製する
ことができる。同様にＢＳＩＴとＳＩサイリスタ、光Ｓ
ＩＴとＢＳＩＴ、光ＳＩＴとＳＩサイリスタあるいはバ
イポーラトランジスタや通常のＦＥＴとの組合せなど種
々な素子の組合せによるＩＣ化も可能である。
ＳＩサイリスタのそれぞれの集積された素子を作製する
ことができる。同様にＢＳＩＴとＳＩサイリスタ、光Ｓ
ＩＴとＢＳＩＴ、光ＳＩＴとＳＩサイリスタあるいはバ
イポーラトランジスタや通常のＦＥＴとの組合せなど種
々な素子の組合せによるＩＣ化も可能である。
【００６８】ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタにおい
てはゲートとしてｐ+ （あるいはｎ + ）のみではなく、
ショットキーーゲートを用いることも可能である。
てはゲートとしてｐ+ （あるいはｎ + ）のみではなく、
ショットキーーゲートを用いることも可能である。
【００６９】以上説明した実施例によれば、従来製作が
困難であった高純度層すなわちｉ層の特長を活かしたＧ
ａＡｓ素子例えば、ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタ
などを容易に作製することができる。ＳＩＴに関して
は、同じレベルのＳｉのＳＩＴと比較して高耐圧で高速
の素子を作製することができる。さらにＢＳＩＴに関し
ては、ＧａＡｓ中の電子、正孔の寿命が非常に短いため
に、Ｓｉと比較して非常に時間の短い、大電流の高速ス
イッチング素子の実現が可能となり、パワーデバイスの
分野に一大革命をもたらすと考えられる。ＳＩサイリス
タにおいてもＢＳＩＴ同様、非常に高速な素子ができる
ことはいうまでもない。
困難であった高純度層すなわちｉ層の特長を活かしたＧ
ａＡｓ素子例えば、ＳＩＴ、ＢＳＩＴ、ＳＩサイリスタ
などを容易に作製することができる。ＳＩＴに関して
は、同じレベルのＳｉのＳＩＴと比較して高耐圧で高速
の素子を作製することができる。さらにＢＳＩＴに関し
ては、ＧａＡｓ中の電子、正孔の寿命が非常に短いため
に、Ｓｉと比較して非常に時間の短い、大電流の高速ス
イッチング素子の実現が可能となり、パワーデバイスの
分野に一大革命をもたらすと考えられる。ＳＩサイリス
タにおいてもＢＳＩＴ同様、非常に高速な素子ができる
ことはいうまでもない。
【００７０】またＳｉで良く知られているように、ＢＳ
ＩＴ、ＳＩサイリスタは光によって素子をオン、オフす
ることができるが、ＧａＡｓは直接遷移型の半導体なの
で、ｉ層中に電子、正孔ともに高注入状態にあるＳＩサ
イリスタのオン状態では、ｉ層から高輝度の赤外線の発
光が期待できる。すなわち、ＧａＡｓＳＩサイリスタは
そのオン状態において、他の素子への光源としても利用
できるわけである。
ＩＴ、ＳＩサイリスタは光によって素子をオン、オフす
ることができるが、ＧａＡｓは直接遷移型の半導体なの
で、ｉ層中に電子、正孔ともに高注入状態にあるＳＩサ
イリスタのオン状態では、ｉ層から高輝度の赤外線の発
光が期待できる。すなわち、ＧａＡｓＳＩサイリスタは
そのオン状態において、他の素子への光源としても利用
できるわけである。
【００７１】ＧａＡｓＳＩサイリスタは光トリガ、光ク
エンチが可能なので、光で数百Ｖ、数十Ａの電流駆動を
制御するとともに、その素子自身が他の素子への光信号
を送る、完全に電気的に分離された光制御電力システム
の確立が可能になる。勿論、この様な光トリガ、光クエ
ンチが可能で、オン状態で発光する素子は、高注入状態
のＧａＡｓＢＳＩＴでも実現することが可能である。
エンチが可能なので、光で数百Ｖ、数十Ａの電流駆動を
制御するとともに、その素子自身が他の素子への光信号
を送る、完全に電気的に分離された光制御電力システム
の確立が可能になる。勿論、この様な光トリガ、光クエ
ンチが可能で、オン状態で発光する素子は、高注入状態
のＧａＡｓＢＳＩＴでも実現することが可能である。
【００７２】
【発明の効果】以上説明したように本発明によれば、ｎ
- あるいはｐ - ＧａＡｓ基板上にｐ + あるいはｎ + Ｇａ
Ａｓ成長層を形成した後ｎ - あるいはｐ - ＧａＡｓ基板
を研磨して所定の厚さのｎ - あるいはｐ - ＧａＡｓ層を
形成し、このｎ - あるいはｐ - ＧａＡｓ層にｎ + あるい
はｐ + 層を形成してｐｉｎ構造からなる高純度の真性層
を有するＧａＡｓ素子を製造することができる。
- あるいはｐ - ＧａＡｓ基板上にｐ + あるいはｎ + Ｇａ
Ａｓ成長層を形成した後ｎ - あるいはｐ - ＧａＡｓ基板
を研磨して所定の厚さのｎ - あるいはｐ - ＧａＡｓ層を
形成し、このｎ - あるいはｐ - ＧａＡｓ層にｎ + あるい
はｐ + 層を形成してｐｉｎ構造からなる高純度の真性層
を有するＧａＡｓ素子を製造することができる。
【００７３】
【００７４】さらに、高不純物濃度ＧａＡｓ成長層の形
成を液相成長法、特に、ＧａＡｓを溶解した溶液の上側
に高純度ＧａＡｓ基板を乗せて行っているので、厚い成
長層を短時間に効率的に形成することができる。
成を液相成長法、特に、ＧａＡｓを溶解した溶液の上側
に高純度ＧａＡｓ基板を乗せて行っているので、厚い成
長層を短時間に効率的に形成することができる。
【００７５】さらにまた、高不純物濃度ＧａＡｓ成長層
の不純物として、単体の共有結合半径または組合せの共
有結合半径の平均値がＧａとＡｓの共有結合半径の平均
値に略等しい値を持つものを使用しているので、高不純
物濃度ＧａＡｓ成長層と高純度ＧａＡｓ層との不純物濃
度差が大きくても、格子不整合を生じることなく、高純
度の真性層を有するＧａＡｓ素子を製造することができ
る。
の不純物として、単体の共有結合半径または組合せの共
有結合半径の平均値がＧａとＡｓの共有結合半径の平均
値に略等しい値を持つものを使用しているので、高不純
物濃度ＧａＡｓ成長層と高純度ＧａＡｓ層との不純物濃
度差が大きくても、格子不整合を生じることなく、高純
度の真性層を有するＧａＡｓ素子を製造することができ
る。
【図１】本発明による高純度層を有するＧａＡｓ素子の
製造方法の原理的な実施例を示す図である。
製造方法の原理的な実施例を示す図である。
【図２】成長用カーボンボートを使用して高純度基板上
への高不純物層の具体的な成長方法を示す図である。
への高不純物層の具体的な成長方法を示す図である。
【図３】Ｇｅドープ相の断面の拡がり抵抗測定方法を示
す図である。
す図である。
【図４】Ｇｅドープ層の断面の拡がり抵抗測定結果を示
すグラフである。
すグラフである。
【図５】Ｇｅドープによる格子補償結果を説明するため
のロッキングカーブを示す図である。
のロッキングカーブを示す図である。
【図６】本発明の方法によるｐｉｎＧａＡｓダイオード
の製造方法の工程の一部分を示す図である。
の製造方法の工程の一部分を示す図である。
【図７】本発明の方法によるｐｉｎＧａＡｓダイオード
の製造方法の工程の他の部分を示す図である。
の製造方法の工程の他の部分を示す図である。
【図８】ｐｉｎダイオードのＣ−Ｖ特性を示すグラフで
ある。
ある。
【図９】ｐｉｎダイオードの分光感度特性を示すグラフ
である。
である。
【図１０】ｐｉｎダイオードの発光特性を示すグラフで
ある。
ある。
【図１１】高純度層を有するＧａＡｓ素子であるＳＩサ
イリスタの種々の構造を示す図である。
イリスタの種々の構造を示す図である。
【図１２】高純度層を有するＧａＡｓ素子であるＢＳＩ
Ｔ（ＳＩＴ）の種々の構造を示す図である。
Ｔ（ＳＩＴ）の種々の構造を示す図である。
【図１３】本発明の方法による溝ゲート型ＧａＡｓＳＩ
サイリスタの製造方法の工程の一部分を示す図である。
サイリスタの製造方法の工程の一部分を示す図である。
【図１４】本発明の方法による溝ゲート型ＧａＡｓＳＩ
サイリスタの製造方法の工程の他の一部分を示す図であ
る。
サイリスタの製造方法の工程の他の一部分を示す図であ
る。
【図１５】本発明の方法による溝ゲート型ＧａＡｓＳＩ
サイリスタの製造方法の工程のさらに他の一部分を示す
図である。
サイリスタの製造方法の工程のさらに他の一部分を示す
図である。
【図１６】高速化のためのＳＩサイリスタ構造を示す図
である。
である。
【図１７】光トリガ、光クエンチＳＩサイリスタの例を
示す回路図である。
示す回路図である。
【図１８】アノードにＡｌＧａＡｓを用いたＳＩサイリ
スタの構造例を示す図である。
スタの構造例を示す図である。
【図１９】各素子のタイプ反転の例を示す図である。
【図２０】従来の高純度層を有するＧａＡｓ素子の製造
方法の例を示す図である。
方法の例を示す図である。
【図２１】図１６に示す従来の方法によって製造した素
子の問題点を説明するための図である。
子の問題点を説明するための図である。
１，１１，３１ 高純度ＧａＡｓ基板（ｎ- あ
るいはｐ- ＧａＡｓ基板） １ａ，１１ａ，３１ａ 高純度ＧａＡｓ層（ｎ- ある
いはｐ- ＧａＡｓ層） ２，１２，３２ 高不純物濃度ＧａＡｓ成長層
（ｐ +あるいはｎ +ＧａＡｓ成長層）
るいはｐ- ＧａＡｓ基板） １ａ，１１ａ，３１ａ 高純度ＧａＡｓ層（ｎ- ある
いはｐ- ＧａＡｓ層） ２，１２，３２ 高不純物濃度ＧａＡｓ成長層
（ｐ +あるいはｎ +ＧａＡｓ成長層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 雅和 静岡県磐田市見付4154番地 静大磐田宿 舎25号 (56)参考文献 特開 昭51−85388（ＪＰ，Ａ) 特開 昭51−273（ＪＰ，Ａ) 特開 昭52−135264（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/306,21/304 H01L 21/208,29/80,31/10
Claims (4)
- 【請求項１】 ｎ - あるいはｐ - ＧａＡｓ基板を用意
し、 該ｎ - あるいはｐ - 高純度ＧａＡｓ基板上にｐ + あるい
はｎ + ＧａＡｓ成長層を形成し、 前記ｎ - あるいはｐ - ＧａＡｓ基板を研磨して所定の厚
さのｎ - あるいはｐ - ＧａＡｓ層を形成し、その後該ｎ
- あるいはｐ - ＧａＡｓ層にｎ + あるいはｐ + 層を形成
してｐｉｎ、ｎｉｎ、ｐｉｐおよびｎｉｐ構造の素子を
形成する ことを特徴とする高純度の真性層を有するＧａ
Ａｓ素子の製造方法。 - 【請求項２】 前記ＧａＡｓ成長層の形成を液相成長法
によって行うことを特徴とする請求項１記載の高純度の
真性層を有するＧａＡｓ素子の製造方法。 - 【請求項３】 前記液相成長法による前記ＧａＡｓ成長
層の形成を、ＧａＡｓを溶解した溶液の上側に前記Ｇａ
Ａｓ基板を乗せて行うことを特徴とする請求項２記載の
高純度の真性層を有するＧａＡｓ素子の製造方法。 - 【請求項４】 前記ＧａＡｓ成長層の不純物として、単
体の共有結合半径または組合せの共有結合半径の平均値
がＧａとＡｓの共有結合半径の平均値に略等しい値を持
つものを使用したことを特徴とする請求項１乃至３記載
の高純度の真性層を有するＧａＡｓ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180962A JP2999591B2 (ja) | 1991-07-22 | 1991-07-22 | 高純度の真性層を有するＧａＡｓ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180962A JP2999591B2 (ja) | 1991-07-22 | 1991-07-22 | 高純度の真性層を有するＧａＡｓ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529235A JPH0529235A (ja) | 1993-02-05 |
| JP2999591B2 true JP2999591B2 (ja) | 2000-01-17 |
Family
ID=16092328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180962A Expired - Fee Related JP2999591B2 (ja) | 1991-07-22 | 1991-07-22 | 高純度の真性層を有するＧａＡｓ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2999591B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251078B1 (en) * | 1999-04-12 | 2001-06-26 | Scimed Life Systems, Inc. | Preamplifier and protection circuit for an ultrasound catheter |
| US6310018B1 (en) | 2000-03-31 | 2001-10-30 | 3M Innovative Properties Company | Fluorinated solvent compositions containing hydrogen fluoride |
| JP2006032582A (ja) * | 2004-07-15 | 2006-02-02 | Sony Corp | 保護ダイオード及びその製造方法、並びに化合物半導体装置 |
| JP2006080554A (ja) * | 2005-10-24 | 2006-03-23 | Denso Corp | 炭化珪素半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51273A (en) * | 1974-06-19 | 1976-01-05 | Mitsubishi Electric Corp | Handotaisochino seizohoho |
| JPS5185388A (en) * | 1975-01-24 | 1976-07-26 | Hitachi Ltd | gaas sekigaihatsukodaioodo |
| JPS52135264A (en) * | 1976-05-07 | 1977-11-12 | Mitsubishi Electric Corp | Liquid phase epitaxial growth method |
-
1991
- 1991-07-22 JP JP3180962A patent/JP2999591B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529235A (ja) | 1993-02-05 |
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