JP2994689B2 - Peak detector - Google Patents
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばスペクトラムアナライザに用いられ
るピーク検出器に関する。The present invention relates to a peak detector used for, for example, a spectrum analyzer.
「従来の技術」 第5図に従来のピーク検出回路の構造を示す。図中10
はピーク検出回路、20はサンプルホールド回路、30はAD
変換器を示す。ピーク検出回路10は周知のように、演算
増幅器1と、バッファ増幅器2およびこれら演算増幅器
1とバッファ増幅器2の段間に接続したピークホールド
用のダイオード3と、充電コンデンサ4およびリセット
スイッチ5とによって構成され、バッファ増幅器2の出
力電圧を帰還回路6によって演算増幅器1の反転入力端
子に帰還することにより演算増幅器1の反転入力端子は
そのピーク検出電圧に保持され、一旦取り込んだピーク
検出電圧は、その後取り込まれる入力信号がこのピーク
値を越えないと演算増幅器1の出力側に通過しない構造
としている。[Prior Art] FIG. 5 shows the structure of a conventional peak detection circuit. 10 in the figure
Is the peak detection circuit, 20 is the sample and hold circuit, 30 is the AD
3 shows a converter. As is well known, the peak detecting circuit 10 includes an operational amplifier 1, a buffer amplifier 2, a peak hold diode 3 connected between the stages of the operational amplifier 1 and the buffer amplifier 2, a charging capacitor 4, and a reset switch 5. The output voltage of the buffer amplifier 2 is fed back to the inverting input terminal of the operational amplifier 1 by the feedback circuit 6 so that the inverting input terminal of the operational amplifier 1 is held at the peak detection voltage. The structure is such that the input signal taken in thereafter does not pass through the output side of the operational amplifier 1 unless it exceeds this peak value.
バッファ増幅器2の出力端子にはサンプルホールド回
路20が接続され、このサンプルホールド回路20にサンプ
ルホールドしたホールド電圧を例えばAD変換器30に与
え、AD変換器30でディジタル信号に変換する。A sample-and-hold circuit 20 is connected to the output terminal of the buffer amplifier 2, and the hold voltage sampled and held by the sample-and-hold circuit 20 is applied to, for example, an AD converter 30, and the AD converter 30 converts the hold voltage into a digital signal.
この一連のピーク検出回路10とサンプルホールド回路
20,AD変換器30は第6図Aに示すクロックPCに同期して
所定の順序に従って動作する。This series of peak detection circuit 10 and sample hold circuit
20, the AD converter 30 operates in accordance with a predetermined order in synchronization with the clock PC shown in FIG. 6A.
つまり、クロックPCの各周期T1,T2…の前半でサンプ
ルホールド回路20に設けたリッセットスイッチ5をリセ
ットパルスPRによってオンにし、充電コンデンサ4に充
電された前の周期のピーク検出電圧Vp(第6図D)をリ
セットする。リセット後に入力端子に信号SP(第6図
C)が入力されると、そのピーク値に対応したピーク検
出電圧Vpを充電コンデンサ4に充電する。That is, in the first half of each cycle T 1 , T 2, ... Of the clock PC, the reset switch 5 provided in the sample and hold circuit 20 is turned on by the reset pulse PR, and the peak detection voltage Vp ( FIG. 6D) is reset. When the signal SP (FIG. 6C) is input to the input terminal after the reset, the charging capacitor 4 is charged with the peak detection voltage Vp corresponding to the peak value.
このピーク検出電圧Vpは次の周期のクロックPCのタン
ミングでサンプルホールド回路20に取り込まれる。第6
図中THはサンプルホールド回路20が電圧をホールドして
いる期間を示し、この期間内でAD変換器30はID変換動作
を完了する。このようにしてクロックPCの周期T1,T2…
ごとにピーク検出と、サンプルホールドと、AD変換動作
が実行される。This peak detection voltage Vp is taken into the sample and hold circuit 20 at the timing of the clock PC in the next cycle. Sixth
Figure T H represents a period in which the sample and hold circuit 20 is holding the voltage, AD converter 30 in this period completes the ID conversion operation. In this way, the period of the clock PC T 1 , T 2 …
Each time, peak detection, sample hold, and AD conversion operation are executed.
「発明が解決しようとする課題」 ピーク検出回路10において、充電コンデンサ4の容量
値を大きく採ると充電に時間が掛かるため、パルス幅の
狭いパルスのピーク値を正確にとえることができない。[Problems to be Solved by the Invention] In the peak detection circuit 10, if a large capacitance value of the charging capacitor 4 is adopted, it takes a long time to charge the battery, so that the peak value of a pulse having a narrow pulse width cannot be accurately obtained.
充電コンデンサ4の容量値を小さく採ればパルス幅の
狭い入力信号SPのピーク値を正確にとらえることができ
る。If the capacitance value of the charging capacitor 4 is small, the peak value of the input signal SP having a narrow pulse width can be accurately detected.
しかしながら、充電コンデンサ4の容量値をあまり小
さく採り過ぎると電圧の保持時間が短くなり過ぎ、サン
プルホールド回路20に正しいピーク電圧を伝達すること
ができなくなる。However, if the capacitance value of the charging capacitor 4 is too small, the holding time of the voltage becomes too short, so that the correct peak voltage cannot be transmitted to the sample and hold circuit 20.
さらに図示した従来のピーク検出回路はリセットスイ
ッチ5がオンの状態、つまりリセットパルスPRが存在す
るリセット期間に入力信号SPが存在しても、このピーク
値をとらえることができない欠点がある。Further, the illustrated conventional peak detection circuit has a drawback that the peak value cannot be detected even when the input signal SP is present in a state where the reset switch 5 is on, that is, during the reset period in which the reset pulse PR is present.
この発明の目的はパルス幅が狭いパルスのピーク値も
正確にとらえることができ、しかもピーク検出電圧の保
持時間が長く、さらにリセット状態でも入力信号のピー
ク値を検出することができるピーク検出回路を提供しよ
うとするものである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a peak detection circuit which can accurately detect the peak value of a pulse having a narrow pulse width, has a long retention time for a peak detection voltage, and can detect the peak value of an input signal even in a reset state. It is something to offer.
「課題を解決するための手段」 この発明の請求項1では第1演算増幅器の出力がピー
クホールド用のダイオードを通じて第1充電コンデンサ
に与えられ、この第1充電コンデンサに充電されたピー
クホールド電圧を出力電圧として出力すると共に、第1
充電コンデンサに充電されたピークホールド電圧を第1
演算増幅器の反転入力端子に帰還させ、非反転入力端子
に与えられた入力電圧のピーク値を第1充電コンデンサ
にホールドさせ、第1充電コンデンサに並列接続した第
1リセットスイッチによって第1充電コンデンサに充電
したピークホールド電圧をリセットさせる構造の低速応
答型ピーク検出回路と、 第2演算増幅器の出力がピークホールド用のダイオー
ドを通じて、第1充電コンデンサより小さい容量値の第
2充電コンデンサに与えられ、この第2充電コンデンサ
に充電されたピークホールド電圧を第2演算増幅器の反
転入力端子に帰還し、第2演算増幅器の非反転入力端子
に与えられた入力電圧のピーク値を第2充電コンデンサ
にホールドさせ、第2充電コンデンサに並列接続した第
2リセットスイッチによって、第2充電コンデンサに充
電したピークホールド電圧をリセットさせる構造の第1
高速応答型ピーク検出回路と、 第3演算増幅器の出力がピークホールド用のダイオー
ドを通じて第1充電コンデンサより小さい容量値の第3
充電コンデンサに与えられ、この第3充電コンデンサに
充電されたピークホールド電圧を第3演算増幅器の反転
入力端子に帰還し、第3演算増幅器の非反転入力端子に
与えられた入力電圧のピーク値を第3充電コンデンサに
ホールドさせ、第3充電コンデンサに並列接続した第3
リセットスイッチによって、第3充電コンデンサに充電
したピークホールド電圧をリセットさせる構造の第2高
速応答型ピーク検出回路と、 これら第1および第2高速応答型ピーク検出回路を構
成する第2演算増幅器及び第3演算増幅器の非反転入力
端子の双方にピーク値を検出すべき入力信号を与える入
力端子と、 第1および第2高速応答型ピーク検出回路の第2充電
コンデンサ及び第3充電コンデンサから出力されるピー
クホールド電圧を交互に選択して、低速応答型ピーク検
出回路を構成する第1演算増幅器の非反転入力端子に与
える選択スイッチと、 この選択スイッチを制御する動作と、この選択スイッ
チが第1高速応答型ピーク検出回路と第2高速応答型ピ
ーク検出回路のピークホールド電圧を交互に選択して、
低速応答型ピーク検出回路に入力する動作と同期して、
選択スイッチが非選択状態にある第1高速応答型ピーク
検出回路または第2高速応答型ピーク検出回路の第2リ
セットスイッチまたは第3リセットスイッチを交互にリ
セット状態に制御する動作を実行するフリップフロップ
とによって構成したピーク検出器を提案するものであ
る。[Means for Solving the Problems] In claim 1 of the present invention, the output of the first operational amplifier is supplied to the first charging capacitor through a peak holding diode, and the peak hold voltage charged in the first charging capacitor is calculated. Output as an output voltage and the first
The peak hold voltage charged in the charging capacitor is
The feedback is made to the inverting input terminal of the operational amplifier, the peak value of the input voltage given to the non-inverting input terminal is held in the first charging capacitor, and the peak value of the input voltage is supplied to the first charging capacitor by the first reset switch connected in parallel with the first charging capacitor. A low-speed response type peak detection circuit configured to reset the charged peak hold voltage; and an output of the second operational amplifier is supplied to a second charge capacitor having a smaller capacitance value than the first charge capacitor through a peak hold diode. The peak hold voltage charged in the second charging capacitor is fed back to the inverting input terminal of the second operational amplifier, and the peak value of the input voltage applied to the non-inverting input terminal of the second operational amplifier is held in the second charging capacitor. , A second reset switch connected in parallel to the second charging capacitor, Of the structure that resets the peak hold voltage charged to the battery
A high-speed response type peak detection circuit, and a third operational amplifier having an output of a third operational amplifier having a capacitance smaller than the first charging capacitor through a peak hold diode.
The peak hold voltage applied to the charging capacitor and charged in the third charging capacitor is fed back to the inverting input terminal of the third operational amplifier, and the peak value of the input voltage applied to the non-inverting input terminal of the third operational amplifier is calculated. The third charge capacitor holds the third charge capacitor and the third charge capacitor connected in parallel to the third charge capacitor.
A second fast response type peak detection circuit configured to reset the peak hold voltage charged in the third charge capacitor by a reset switch; a second operational amplifier and a second operation amplifier constituting the first and second fast response type peak detection circuits; An input terminal for supplying an input signal whose peak value is to be detected to both of the non-inverting input terminals of the three operational amplifiers, and output from the second and third charging capacitors of the first and second fast response type peak detection circuits. A selection switch for alternately selecting a peak hold voltage to be applied to a non-inverting input terminal of a first operational amplifier constituting a low-speed response type peak detection circuit; an operation of controlling the selection switch; Alternately selecting the peak hold voltage of the response type peak detection circuit and the second fast response type peak detection circuit,
In synchronization with the operation input to the low-speed response type peak detection circuit,
A flip-flop for performing an operation of alternately controlling the second reset switch or the third reset switch of the first fast response type peak detection circuit or the second fast response type peak detection circuit in which the selection switch is in a non-selection state to a reset state; Is proposed.
この発明の請求項2では第1演算増幅器の出力がピー
クホールド用のダイオードを通じて第1充電コンデンサ
に与えられ、第1充電コンデンサに充電されたピークホ
ールド電圧を第1演算増幅器の反転入力端子に帰還し、
非反転入力端子に与えられた入力電圧のピーク値を第1
充電コンデンサにホールドさせる構造の低速応答型ピー
ク検出回路と、 第1充電コンデンサにホールドさせたピークホールド
電圧を所定のタイミングでリセットさせる第1リセット
スイッチと、 第2演算増幅器の出力がピークホールド用のダイオー
ドを通じて、第1充電コンデンサより小さい容量値の第
2充電コンデンサに与えられ、この第2充電コンデンサ
に充電されたピークホールド電圧を第2演算増幅器の反
転入力端子に帰還し、第2演算増幅器の非反転入力端子
に与えられた入力電圧のピーク値を第2充電コンデンサ
にホールドさせ、このピークホールド電圧を低速応答型
ピーク検出回路に出力する構造の高速応答型ピーク検出
回路と、 この高速応答型ピーク検出回路を構成するピークホー
ルド用のダイオードと並列接続され、第1リセットスイ
ッチと異なるタイミングで高速応答型ピーク検出回路の
ホールド電圧をリセットさせる第2リセットスイッチと
によって構成したピーク検出器を提案するものである。According to the second aspect of the present invention, the output of the first operational amplifier is supplied to the first charging capacitor through a peak holding diode, and the peak hold voltage charged in the first charging capacitor is fed back to the inverting input terminal of the first operational amplifier. And
The peak value of the input voltage applied to the non-inverting input terminal is
A low-speed response type peak detection circuit configured to hold the charge capacitor, a first reset switch for resetting the peak hold voltage held by the first charge capacitor at a predetermined timing, and an output of the second operational amplifier for peak hold. The peak hold voltage charged to the second charging capacitor having a smaller capacitance value than the first charging capacitor is fed back to the inverting input terminal of the second operational amplifier via the diode, and the peak hold voltage charged in the second charging capacitor is fed back to the inverting input terminal of the second operational amplifier. A high-speed response type peak detection circuit having a structure in which a peak value of an input voltage applied to a non-inverting input terminal is held by a second charging capacitor and the peak hold voltage is output to a low-speed response type peak detection circuit; It is connected in parallel with the peak hold diode that constitutes the peak detection circuit. It proposes a peak detector configured to hold voltage of high-speed response type peak detection circuit by the reset switch different timings by a second reset switch for resetting.
この発明の請求項1および請求項2の何れの構成でも
前段に高速応答型ピーク検出回路を配置したからパルス
幅が狭いパルスが入力されても、この高速応答型ピーク
検出回路によってピーク電圧を正確にとらえることがで
きる。In any of the first and second aspects of the present invention, the high-speed response type peak detection circuit is arranged at the preceding stage, so that even if a pulse having a narrow pulse width is input, the peak voltage can be accurately detected by the high-speed response type peak detection circuit. Can be captured.
しかも、請求項1の発明では前段の高速応答型ピーク
検出回路は第1および第2高速応答型ピーク検出回路が
2台並列接続され、これら第1および第2高速応答型ピ
ーク検出回路が交互に動作するから如何なるタイミング
で入力信号が入力されても、何れか一方の高速応答型ピ
ーク検出回路が必ずそのピーク値をとらえ、次段の低速
応答型ピーク検出回路にピーク電圧を伝達することがで
きる。Moreover, in the first aspect of the present invention, the first high-speed response type peak detection circuit is connected in parallel with two first and second high-speed response type peak detection circuits, and the first and second high-speed response type peak detection circuits are alternately arranged. Even if an input signal is input at any timing because of operation, one of the high-speed response type peak detection circuits always captures the peak value and can transmit the peak voltage to the next-stage low-speed response type peak detection circuit. .
さらに、請求項2の発明では低速応答型ピーク検出回
路の前段側に設けた高速応答型ピーク検出回路はピーク
ホールド用のダイオードと並列にリセットスイッチを接
続したから、リセット中に高速応答型ピーク検出回路に
ピーク信号が入力されても、そのピーク信号はリセット
スイッチを通じて低速応答型ピーク検出回路に伝達する
ことができ、低速応答型ピーク検出回路にそのピーク電
圧をホールドさせることができる。Furthermore, in the second aspect of the present invention, the high-speed response type peak detection circuit provided in the preceding stage of the low-speed response type peak detection circuit has a reset switch connected in parallel with the peak hold diode. Even if a peak signal is input to the circuit, the peak signal can be transmitted to the low-speed response type peak detection circuit through the reset switch, and the low-speed response type peak detection circuit can hold the peak voltage.
「実施例」 第1図にこの発明の一実施例を示す。この実施例では
低速応答型ピーク検出回路10Cの前段に第1および第2
高速応答型ピーク検出回路10Aと10Bを並列接続し、この
第1および第2高速応答型ピーク検出回路10Aと10Bを交
互にリセット動作させるように構成して相互に何れかの
一方がリセット期間中に入力信号が存在しても、他方の
高速応答型ピーク検出回路が後段の低速応答型ピーク検
出回路に入力信号を伝達する手段として動作するように
構成した場合を示す。FIG. 1 shows an embodiment of the present invention. In this embodiment, first and second low-speed response type peak detection circuits
The high-speed response type peak detection circuits 10A and 10B are connected in parallel, and the first and second high-speed response type peak detection circuits 10A and 10B are configured to alternately perform a reset operation. 2 shows a case where the other high-speed response type peak detection circuit is configured to operate as a means for transmitting the input signal to the subsequent low-speed response type peak detection circuit even if an input signal exists.
第1および第2高速応答型ピーク検出回路10A,10Bと
低速応答型ピーク検出回路10Cはそれぞれ第5図で説明
したと同様に演算増幅器1と、バッファ増幅器2,ダイオ
ード3,充電コンデンサ4,リセットスイッチ5,帰還回路6
によって構成される。The first and second high-speed response type peak detection circuits 10A and 10B and the low-speed response type peak detection circuit 10C are each composed of an operational amplifier 1, a buffer amplifier 2, a diode 3, a charging capacitor 4, and a reset, as described with reference to FIG. Switch 5, feedback circuit 6
Composed of
この発明では、第1および第2高速応答型ピーク検出
回路10A,10Bを構成する演算増幅器1の非反転入力端子
を共通接続し、二つの演算増幅器1に同一の入力信号を
供給する。In the present invention, the non-inverting input terminals of the operational amplifiers 1 constituting the first and second fast response type peak detection circuits 10A and 10B are commonly connected, and the same input signal is supplied to the two operational amplifiers 1.
これと共にフリップフロップ40を設け、このフリップ
フロップ40に例えばサンプルホールド回路20に与えるサ
ンプルホールド指令信号HOLDを与え、このサンプルホー
ルド指令信号HOLDの立上がりのタイミングでフリップフ
ロップ40を反転させ、第2図CとDに示す矩形波CCとDD
を得る。この矩形波CCとDDを第1および第2高速応答型
ピーク検出回路10Aと10Bの各リセットスイッチ5と、各
高速応答型ピーク検出回路10Aと10Bの出力側に設けた選
択スイッチ11Aと11Bに供給し、第1および第2高速応答
型ピーク検出回路10Aと10Bに設けたリセットスイッチ5
を交互にオン、オフ動作させて、第1および第2高速応
答型ピーク検出回路10Aと10Bを交互に動作状態とリセッ
ト状態に制御し、これと同期して動作状態にある高速応
答型ピーク検出回路の出力側に設けた選択スイッチ11A
または11Bをオンとなるように制御する。At the same time, a flip-flop 40 is provided, a sample-and-hold command signal HOLD to be supplied to, for example, the sample-and-hold circuit 20 is provided to the flip-flop 40, and the flip-flop 40 is inverted at the rising timing of the sample-and-hold command signal HOLD. Square wave CC and DD shown in
Get. The square waves CC and DD are applied to the reset switches 5 of the first and second fast response type peak detection circuits 10A and 10B and the selection switches 11A and 11B provided on the output side of each of the fast response type peak detection circuits 10A and 10B. Reset switch 5 provided in the first and second fast response type peak detection circuits 10A and 10B.
Are turned on and off alternately to control the first and second high-speed response type peak detection circuits 10A and 10B alternately to an operation state and a reset state, and to detect the high-speed response type peak detection in the operation state in synchronization with this. Selection switch 11A provided on the output side of the circuit
Or, control so that 11B is turned on.
つまり、この例では矩形波CCを選択スイッチ11Aと第
2高速応答型ピーク検出回路10Bのリセットスイッチ5
に与え、矩形波DDを選択スイッチ11Bと第2高速応答型
ピーク検出回路10Aのリセットスイッチ5に与えるよう
に構成した場合を示す。That is, in this example, the rectangular wave CC is connected to the selection switch 11A and the reset switch 5 of the second fast response type peak detection circuit 10B.
And a rectangular wave DD is applied to the selection switch 11B and the reset switch 5 of the second fast response type peak detection circuit 10A.
このように構成することにより期間T1に示すように、
矩形波CCがL論理、矩形波DDがH論理の状態では第1高
速応答型ピーク検出回路10Aのリセットスイッチ5がオ
ンに制御されリセット状態とされ、第2高速応答型ピー
ク検出回路10Bのリセットスイッチ5がオフ制御され動
作状態とされる。As shown in the period T 1 According to this configuration,
When the rectangular wave CC is in the L logic state and the rectangular wave DD is in the H logic state, the reset switch 5 of the first high-speed response type peak detection circuit 10A is turned on to be in the reset state, and the second high-speed response type peak detection circuit 10B is reset. The switch 5 is turned off and brought into an operating state.
よって、このとき選択スイッチ11Aは矩形波CCがL論
理であるからオフに制御され、選択スイッチ11Bがオン
に制御される。従って期間T1では第2高速応答型ピーク
検出回路10Bが入力信号のピーク電圧を検出し、このピ
ーク検出電圧を選択スイッチ11Bを通じて低速応答型ピ
ーク検出回路10Cに伝達する。Therefore, at this time, the selection switch 11A is controlled to be off because the rectangular wave CC has the L logic, and the selection switch 11B is controlled to be on. In Therefore the period T 1 second fast-response peak detecting circuit 10B detects the peak voltage of the input signal, and transmits the slow response type peak detection circuit 10C of this peak detection voltage through the selection switch 11B.
また期間T2に示すように矩形波CCがH論理で、矩形波
DDがL論理である場合は第1高速応答型ピーク検出回路
10Aのリセットスイッチ5がオフに制御され、第2高速
応答型ピーク検出回路10Bのリセットスイッチ5がオン
に制御される。従って、この期間T2では第1高速応答型
ピーク検出回路10Aが動作状態とされ、第2高速応答型
ピーク検出回路10Bがリセット状態とされ、選択スイッ
チ11Aがオン制御されて低速応答型ピーク検出回路10Cに
第1高速応答型ピーク検出回路10Aのピーク検出電圧が
伝達される。In the rectangular wave CC is logic H, as shown in the period T 2, a rectangular wave
The first fast response type peak detection circuit when DD is L logic
The reset switch 5 of 10A is controlled to be turned off, and the reset switch 5 of the second fast response type peak detection circuit 10B is controlled to be turned on. Therefore, in the period T 2 the first high-speed response type peak detection circuit 10A is the operating state, the second high-speed response type peak detection circuit 10B is a reset state, slow response type peak detection selection switch 11A is ON control The peak detection voltage of the first fast response type peak detection circuit 10A is transmitted to the circuit 10C.
低速応答型ピーク検出回路10Cのリセットスイッチ5
には第2図Cに示すリセットパルスPRが与えられ、この
リセットパルスPRがH論理の期間で充電コンデンサ4に
充電されたピーク検出電圧を放電し、リセット期間終了
後、低速応答型ピーク検出回路10Cは直ちに前段の第1
または第2高速応答型ピーク検出回路10Aまたは10Bの何
れか一方のピーク検出電圧を取り込む。低速応答型ピー
ク検出回路10Cで取り込んだピーク検出電圧は後段のサ
ンプルホールド回路20に送り込まれる。Reset switch 5 of the slow response type peak detection circuit 10C
Is supplied with a reset pulse PR shown in FIG. 2C. The reset pulse PR discharges the peak detection voltage charged in the charging capacitor 4 during the period of H logic, and after the reset period ends, the low-speed response type peak detection circuit 10C is the first in the previous stage
Alternatively, the peak detection voltage of either one of the second high-speed response type peak detection circuits 10A and 10B is fetched. The peak detection voltage captured by the low-speed response type peak detection circuit 10C is sent to the sample and hold circuit 20 at the subsequent stage.
このように、図1に示した実施例では第1および第2
高速応答型ピーク検出回路10Aと10Bを交互に動作させた
から、入力信号を瞬時も洩らさずに取り込むことができ
る。しかもピーク電圧の検出は第1および第2高速応答
型ピーク検出回路10Aと10Bで行うから、パルス幅の狭い
パルスでもピーク電圧を正確に検出することができる。Thus, in the embodiment shown in FIG.
Since the high-speed response type peak detection circuits 10A and 10B are alternately operated, the input signal can be captured without leaking even instantaneously. In addition, since the peak voltage is detected by the first and second fast response type peak detection circuits 10A and 10B, the peak voltage can be accurately detected even with a pulse having a narrow pulse width.
また、第1および第2高速応答型ピーク検出回路10A
と10Bが検出したピーク検出電圧は直ちに低速応答型ピ
ーク検出回路10Cに取り込まれる。よって、第1および
第2高速応答型ピーク検出回路10Aと10Bのピーク検出電
圧が充電コンデンサ4の容量不足によって洩れてしまっ
ても、低速応答型ピーク検出回路10Cの電圧保持時間が
長いからサンプルホールド回路20には検出したピーク電
圧がそのまま伝達される。よって誤差のないピーク検出
電圧を得ることができる。In addition, the first and second fast response type peak detection circuits 10A
And the peak detection voltage detected by 10B is immediately taken into the slow response type peak detection circuit 10C. Therefore, even if the peak detection voltages of the first and second fast response type peak detection circuits 10A and 10B leak due to the shortage of the capacity of the charging capacitor 4, the voltage holding time of the low speed response type peak detection circuit 10C is long, so that the sample hold is performed. The detected peak voltage is transmitted to the circuit 20 as it is. Therefore, a peak detection voltage without error can be obtained.
「変形実施例」 第3図にこの発明の請求項2で提案するピーク検出器
の実施例を示す。この例では低速応答型ピーク検出回路
10Cの前段側に一つの高速応答型ピーク検出回路10Dを配
置した場合を示す。高速応答型ピーク検出回路10Dはリ
セットスイッチ5をピークホールド用のダイオード3に
並列接続した構成とした場合を示す。"Modified Embodiment" FIG. 3 shows an embodiment of the peak detector proposed in claim 2 of the present invention. In this example, a slow response type peak detection circuit
This shows a case where one high-speed response type peak detection circuit 10D is arranged on the front stage side of 10C. The high-speed response type peak detection circuit 10D shows a configuration in which the reset switch 5 is connected in parallel to the peak hold diode 3.
このようにピークホールド用のダイオード3に対して
リセットスイッチ5を並列接続することにより、このリ
セットスイッチ5をオンにした状態ではピークホールド
用のダイオード3による逆流阻止作用がなくなるため、
充電コンデンサ4の充電電圧は演算増幅器1の出力電位
が低ければ演算増幅器1に吸い込まれる。つまり、充電
コンデンサ4の電圧は演算増幅器1の出力電圧に追従し
て動く、従って入力信号が無信号状態であれば演算増幅
器1の出力電圧は0となっているから、充電コンデンサ
4の電圧も0にリセットされる。By connecting the reset switch 5 in parallel to the peak hold diode 3 in this way, the backflow preventing action by the peak hold diode 3 is lost when the reset switch 5 is turned on.
The charging voltage of the charging capacitor 4 is absorbed by the operational amplifier 1 when the output potential of the operational amplifier 1 is low. That is, the voltage of the charging capacitor 4 moves following the output voltage of the operational amplifier 1. Therefore, if the input signal is in a non-signal state, the output voltage of the operational amplifier 1 is 0. Reset to zero.
リセット期間中に信号が入力されると演算増幅器1の
出力電圧は入力信号と同等に変化するから、入力信号は
低速応答型ピーク検出回路10Cに伝達され、低速応答型
ピーク検出回路10Cに取り込まれる。When a signal is input during the reset period, the output voltage of the operational amplifier 1 changes in the same manner as the input signal. Therefore, the input signal is transmitted to the low-speed response type peak detection circuit 10C and is taken into the low-speed response type peak detection circuit 10C. .
この様子を第4図を用いて説明する。第4図Aに示す
パルスPRaは低速応答型ピーク検出回路10Cに与えるリセ
ットパルス、Bに示すパルスPRbは高速応答型ピーク検
出回路10Dに与えるリセットパルスを示す。This will be described with reference to FIG. Reset pulse pulse PR a shown in FIG. 4 A to give the slow response type peak detection circuit 10C, a pulse PR b shown in B shows a reset pulse applied to the high-speed response type peak detection circuit 10D.
高速応答型ピーク検出回路10DのリセットパルスPRbが
H論理にあるリセット状態において、第4図Cに示すよ
うに入力信号SPが入力されたとすると、高速応答型ピー
ク検出回路10Dの出力電圧VOは第4図Dに示すように入
力信号SPと同等に変化する。In the reset state a reset pulse PR b Fast Response type peak detection circuit 10D is in the logic H when the input signal SP as shown in FIG. 4 C is input, the output voltage VO of the high-speed response type peak detection circuit 10D is As shown in FIG. 4D, it changes in the same manner as the input signal SP.
高速応答型ピーク検出回路10Dの出力電圧VOが低速応
答型ピーク検出回路10Cに入力されることにより、入力
信号SPのピーク値は第4図Eに示すように正確に取り込
まないまでもある程度の電圧VVまでは取り込むことがで
きる。By inputting the output voltage VO of the high-speed response type peak detection circuit 10D to the low-speed response type peak detection circuit 10C, the peak value of the input signal SP becomes a certain voltage even if it is not accurately taken in as shown in FIG. 4E. Up to VV can be captured.
「発明の効果」 以上説明したように、この発明によれば高速応答型ピ
ーク検出回路がリセットの状態でも入力信号は直接また
は他の高速応答型ピーク検出回路に取り込まれて間接的
に後段に設けた低速応答型ピーク検出回路に伝達され
る。よって入力信号をあますことなく取り込むことがで
きる。[Effects of the Invention] As described above, according to the present invention, even when the high-speed response type peak detection circuit is in a reset state, the input signal is taken in directly or by another high-speed response type peak detection circuit and provided indirectly at the subsequent stage. Is transmitted to the low-speed response type peak detection circuit. Therefore, the input signal can be taken without dulling.
一方、前段に第1および第2高速応答型ピーク検出回
路10A,10Bまたは10Dを配置し、これら第1および第2高
速応答型ピーク検出回路10A,10B,10Dによって入力信号S
Pのピークを検出する構成としたから、入力信号SPのパ
ルス幅が狭くても、そのパルスのピーク電圧を正確に取
り込むことができる。On the other hand, the first and second fast response type peak detection circuits 10A, 10B or 10D are arranged at the preceding stage, and the input signal S is input by the first and second fast response type peak detection circuits 10A, 10B and 10D.
Since the configuration is such that the peak of P is detected, even if the pulse width of the input signal SP is narrow, the peak voltage of that pulse can be accurately captured.
また、第1および第2高速応答型ピーク検出回路10A,
10Bまたは第3図に示したように高速応答型ピーク検出
回路10Dの後段には低速応答型ピーク検出回路を設けた
から、入力信号SPの取込みは高速応答型ピーク検出回路
10A,10Bまたは10Dでとらえたピーク検出電圧を、低速応
答型ピーク検出回路10Cで取り込めばよいから、この取
込動作が多少遅くてもピーク検出電圧に誤差を含むこと
はない。よって精度よく入力信号のピーク値を取り込む
ことができる。Further, the first and second fast response type peak detection circuits 10A,
As shown in FIG. 10B or the high-speed response type peak detection circuit 10D, a low-speed response type peak detection circuit is provided at the subsequent stage as shown in FIG.
The peak detection voltage captured by 10A, 10B or 10D may be captured by the low-speed response type peak detection circuit 10C, so that even if the capture operation is slightly delayed, the peak detection voltage does not include an error. Therefore, the peak value of the input signal can be accurately taken.
第1図はこの発明の一実施例を示す接続図、第2図は第
1図の動作を説明するための波形図、第3図はこの発明
の変形実施例を示す接続図、第4図は第3図の動作を説
明するための波形図、第5図は従来の技術を説明するた
めの接続図、第6図はその動作を説明するための波形図
である。 1:演算増幅器、2:バッファ増幅器、3:ダイオード、4:充
電コンデンサ、5:リセットスイッチ、6:帰還回路、10:
ピーク検出回路、10A:第1高速応答型ピーク検出回路、
10B:第2高速応答型ピーク検出回路、10D:高速応答型ピ
ーク検出回路、10C:低速応答型ピーク検出回路、20:サ
ンプルホールド回路。FIG. 1 is a connection diagram showing one embodiment of the present invention, FIG. 2 is a waveform diagram for explaining the operation of FIG. 1, FIG. 3 is a connection diagram showing a modified embodiment of the present invention, FIG. 3 is a waveform diagram for explaining the operation of FIG. 3, FIG. 5 is a connection diagram for explaining the conventional technique, and FIG. 6 is a waveform diagram for explaining the operation. 1: Operational amplifier, 2: Buffer amplifier, 3: Diode, 4: Charge capacitor, 5: Reset switch, 6: Feedback circuit, 10:
Peak detection circuit, 10A: first high-speed response type peak detection circuit,
10B: 2nd fast response type peak detection circuit, 10D: fast response type peak detection circuit, 10C: low speed response type peak detection circuit, 20: sample hold circuit.
Claims (2)
用のダイオードを通じて第1充電コンデンサに与えら
れ、この第1充電コンデンサに充電されたピークホール
ド電圧を出力電圧として出力すると共に、上記第1充電
コンデンサに充電されたピークホールド電圧を上記第1
演算増幅器の反転入力端子に帰還し、非反転入力端子に
与えられた入力電圧のピーク値を上記第1充電コンデン
サにホールドさせ、上記第1充電コンデンサに並列接続
した第1リセットスイッチによって上記第1充電コンデ
ンサに充電したピークホールド電圧をリセットさせる構
造の低速応答型ピーク検出回路と、 B.第2演算増幅器の出力がピークホールド用のダイオー
ドを通じて、上記第1充電コンデンサより小さい容量値
の第2充電コンデンサに与えられ、この第2充電コンデ
ンサに充電されたピークホールド電圧を上記第2演算増
幅器の反転入力端子に帰還し、上記第2演算増幅器の非
反転入力端子に与えられた入力電圧のピーク値を上記第
2充電コンデンサにホールドさせ、上記第2充電コンデ
ンサに並列接続した第2リセットスイッチによって、上
記第2充電コンデンサに充電したピークホールド電圧を
リセットさせる構造の第1高速応答型ピーク検出回路
と、 C.第3演算増幅器の出力がピークホールド用のダイオー
ドを通じて、上記第1充電コンデンサより小さい容量値
の第3充電コンデンサに与えられ、この第3充電コンデ
ンサに充電されたピークホールド電圧を上記第3演算増
幅器の反転入力端子に帰還し、上記第3演算増幅器の非
反転入力端子に与えられた入力電圧のピーク値を上記第
3充電コンデンサにホールドさせ、上記第3充電コンデ
ンサに並列接続した第3リセットスイッチによって、上
記第3充電コンデンサに充電したピークホールド電圧を
リセットさせる構造の第2高速応答型ピーク検出回路
と、 D.これら第1高速応答型ピーク検出回路および第2高速
応答型ピーク検出回路を構成する第2演算増幅器及び第
3演算増幅器の非反転入力端子の双方にピーク値を検出
すべき入力信号を与える入力端子と、 E.上記第1高速応答型ピーク検出回路および第2高速応
答型ピーク検出回路の上記第2充電コンデンサ及び第3
充電コンデンサから出力されるピークホールド電圧を交
互に選択して、上記低速応答型ピーク検出回路を構成す
る第1演算増幅器の非反転入力端子に与える選択スイッ
チと、 F.この選択スイッチを制御する動作と、この選択スイッ
チが上記第1高速応答型ピーク検出回路と第2高速応答
型ピーク検出回路のピークホールド電圧を交互に選択し
て、上記低速応答型ピーク検出回路に入力する動作と同
期して、上記選択スイッチが非選択状態にある上記第1
高速応答型ピーク検出回路または第2高速応答型ピーク
検出回路の第2リセットスイッチまたは第3リセットス
イッチを交互にリセット状態に制御する動作を実行する
フリップフロップと、 によって構成したことを特徴とするピーク検出器。A. An output of a first operational amplifier is supplied to a first charging capacitor through a diode for peak holding, and a peak holding voltage charged in the first charging capacitor is output as an output voltage. The peak hold voltage charged in one charging capacitor is equal to the first hold voltage.
A feedback is made to the inverting input terminal of the operational amplifier, the peak value of the input voltage applied to the non-inverting input terminal is held by the first charging capacitor, and the first reset switch connected in parallel with the first charging capacitor causes the first reset switch to be connected to the first charging capacitor. A low-speed response type peak detection circuit configured to reset the peak hold voltage charged in the charge capacitor; and B. the second charge having a smaller capacitance value than the first charge capacitor, wherein the output of the second operational amplifier passes through a peak hold diode. The peak hold voltage supplied to the capacitor and charged in the second charging capacitor is fed back to the inverting input terminal of the second operational amplifier, and the peak value of the input voltage supplied to the non-inverting input terminal of the second operational amplifier In the second charging capacitor, and a second reset switch connected in parallel to the second charging capacitor. C. a first high-speed response type peak detection circuit configured to reset the peak hold voltage charged in the second charge capacitor by a switch, and C. the output of the third operational amplifier passes through a diode for peak hold to the first charge capacitor. The peak hold voltage charged to the third charge capacitor having a smaller capacitance value is fed back to the inverting input terminal of the third operational amplifier, and is supplied to the non-inverting input terminal of the third operational amplifier. A peak value of the applied input voltage is held in the third charging capacitor, and the peak hold voltage charged in the third charging capacitor is reset by a third reset switch connected in parallel with the third charging capacitor. (2) a high-speed response type peak detection circuit, and D. the first high-speed response type peak detection circuit and the second An input terminal for supplying an input signal whose peak value is to be detected to both the non-inverting input terminals of the second operational amplifier and the third operational amplifier constituting the fast response type peak detection circuit; and E. the first fast response type peak detection. Circuit and the second fast-response type peak detection circuit, the second charging capacitor and the third
A selection switch for alternately selecting a peak hold voltage output from the charging capacitor and applying the peak hold voltage to a non-inverting input terminal of a first operational amplifier constituting the low-speed response type peak detection circuit; and F. an operation for controlling the selection switch And the selection switch alternately selects the peak hold voltage of the first high-speed response type peak detection circuit and the peak hold voltage of the second high-speed response type peak detection circuit, and synchronizes with the operation of inputting to the low-speed response type peak detection circuit. The first switch in which the selection switch is not selected.
A flip-flop for executing an operation of alternately controlling the second reset switch or the third reset switch of the high-speed response type peak detection circuit or the second high-speed response type peak detection circuit to the reset state. Detector.
用のダイオードを通じて第1充電コンデンサに与えら
れ、第1充電コンデンサに充電されたピークホールド電
圧を上記第1演算増幅器の反転入力端子に帰還し、非反
転入力端子に与えられた入力電圧のピーク値を上記第1
充電コンデンサにホールドさせる構造の低速応答型ピー
ク検出回路と、 B.上記第1充電コンデンサにホールドさせたピークホー
ルド電圧を所定のタイミングでリセットさせる第1リセ
ットスイッチと、 C.第2演算増幅器の出力がピークホールド用のダイオー
ドを通じて、上記第1充電コンデンサより小さい容量値
の第2充電コンデンサに与えられ、この第2充電コンデ
ンサに充電されたピークホールド電圧を上記第2演算増
幅器の反転入力端子に帰還し、上記第2演算増幅器の非
反転入力端子に与えられた入力電圧のピーク値を上記第
2充電コンデンサにホールドさせ、このピークホールド
電圧を上記低速応答型ピーク検出回路に出力する構造の
高速応答型ピーク検出回路と、 D.この高速応答型ピーク検出回路を構成するピークホー
ルド用のダイオードと並列接続され、上記第1リセット
スイッチと異なるタイミングで上記高速応答型ピーク検
出回路のホールド電圧をリセットさせる第2リセットス
イッチと、 によって構成したことを特徴とするピーク検出器。2. An output of the first operational amplifier is supplied to a first charging capacitor through a diode for peak holding, and a peak hold voltage charged in the first charging capacitor is supplied to an inverting input terminal of the first operational amplifier. And the peak value of the input voltage given to the non-inverting input terminal is
B. a low-speed response type peak detection circuit configured to hold the charge capacitor; B. a first reset switch for resetting the peak hold voltage held by the first charge capacitor at a predetermined timing; C. output of the second operational amplifier Is supplied to a second charge capacitor having a smaller capacitance value than the first charge capacitor through a peak hold diode, and a peak hold voltage charged in the second charge capacitor is fed back to an inverting input terminal of the second operational amplifier. A high-speed response having a structure in which a peak value of an input voltage applied to a non-inverting input terminal of the second operational amplifier is held by the second charging capacitor, and the peak hold voltage is output to the low-speed response type peak detection circuit. D. A peak detection circuit, and D. a peak hold circuit that constitutes this high-speed response type peak detection circuit. It is connected in parallel with diode, peak detector, characterized by being configured by a second reset switch for resetting the hold voltage of the high-speed response type peak detection circuit at different timings with the first reset switch.
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