JP2984437B2 - Imaging device - Google Patents

Imaging device

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JP2984437B2
JP2984437B2 JP3281440A JP28144091A JP2984437B2 JP 2984437 B2 JP2984437 B2 JP 2984437B2 JP 3281440 A JP3281440 A JP 3281440A JP 28144091 A JP28144091 A JP 28144091A JP 2984437 B2 JP2984437 B2 JP 2984437B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、撮像装置に関し、特
に高感度カメラシステムに使用される固体撮像装置に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an imaging device, and more particularly to a solid-state imaging device used in a high-sensitivity camera system.

【0002】[0002]

【従来の技術】従来より、高解像の画像として、HDT
V(1920×1035画素)、HR(1280×10
24画素)、SVGA(1204×768画素)等の規
格が提案されている。このような規格に対応する高解像
の撮像素子として、例えばCMD(Charge Modulation
Device:電荷変調素子)が知られている。
2. Description of the Related Art Conventionally, HDT has been used as a high-resolution image.
V (1920 × 1035 pixels), HR (1280 × 10
Standards such as 24 pixels) and SVGA (1204 × 768 pixels) have been proposed. As a high-resolution imaging device corresponding to such a standard, for example, CMD (Charge Modulation)
Device: charge modulation element) is known.

【0003】図8は、CMDイメージャの構成を示した
ものである。同図に於いて、画素となるCMD1はドレ
イン、ゲート及びソースから成り、各画素のゲート選択
線2で水平方向に接続され、ソース部は共通のソース選
択線3で垂直方向に接続されている。そして、ドレイン
は全画素共通電極となっている。
FIG. 8 shows a configuration of a CMD imager. In FIG. 1, a CMD1 serving as a pixel includes a drain, a gate, and a source. The CMD1 is connected in a horizontal direction by a gate selection line 2 of each pixel, and a source portion is connected in a vertical direction by a common source selection line 3. . The drain is a common electrode for all pixels.

【0004】また、垂直走査回路5からは、蓄積、リー
ド、リセット及びオーバーフローの各動作に応じた4値
の電圧が、所定のタイミングでゲート選択線2に出力さ
れる。水平走査回路4と垂直走査回路5によって選択さ
れた画素の蓄積電荷に対応する電位が、ソース、垂直信
号線に伝達され、各信号線毎に接続されたソースフォロ
ア回路、ビデオ信号線、アンプを介して外部に読出され
る。
The vertical scanning circuit 5 outputs a quaternary voltage corresponding to each operation of accumulation, read, reset and overflow to the gate selection line 2 at a predetermined timing. A potential corresponding to the accumulated charge of the pixel selected by the horizontal scanning circuit 4 and the vertical scanning circuit 5 is transmitted to a source and a vertical signal line, and a source follower circuit, a video signal line, and an amplifier connected to each signal line are transmitted. Is read out to the outside.

【0005】このように、CMD1では、水平走査回路
4、垂直走査回路5によってデータを読出す画素を任意
に選択できる(以下、XYアドレスが可能であると記
す)ことが特徴の1つとなっている。
As described above, one of the features of the CMD1 is that a pixel from which data is read out can be arbitrarily selected by the horizontal scanning circuit 4 and the vertical scanning circuit 5 (hereinafter, XY addresses are possible). I have.

【0006】また、上述したCMDのようなXYアドレ
ス可能な撮像素子を用いて画素数を変えて撮像しようと
すると、例えばEG & G RETICON社カタロ
グRA2568Nに示されているような構成が考えられ
る。このカタログに示されている技術は、撮像素子に蓄
積されたデータを高速で読出すために水平走査回路を複
数に分割したものであるが、水平走査回路の分割の仕方
によっては、HDTV、HR、SVGA等の規格に対応
するように撮像画素数を変えて撮像する目的で使用する
ことも可能である。
If an image is to be picked up by changing the number of pixels using an XY-addressable image pickup device such as the CMD described above, for example, a configuration shown in EG & G RETICON catalog RA2568N can be considered. The technique disclosed in this catalog divides a horizontal scanning circuit into a plurality of parts in order to read out data stored in an image sensor at high speed. However, depending on how the horizontal scanning circuit is divided, HDTV and HR may be used. , SVGA, etc., can be used for the purpose of imaging while changing the number of imaging pixels.

【0007】以下、図9に基いて説明する。このイメー
ジセンサは、複数個の水平走査回路61 、62 、63
4 、…、6n-1 、6n を備えており、その個数分の出
力端子71 、72 、73 、74 、…、7n-1 、7n が設
けられている。同図の例では、水平走査回路61
2 、63 と64 、…、6n-1 と6n で組になってお
り、受光領域を4つのブロックに分けている。それぞれ
の水平走査回路は、同時に走査させることができるの
で、4倍のフレームレートが得られるようになってい
る。
Hereinafter, description will be made with reference to FIG. This image sensor includes a plurality of horizontal scanning circuits 6 1 , 6 2 , 6 3 ,
6 4, ..., it includes a 6 n-1, 6 n, the output terminal 71 of the number fraction, 7 2, 7 3, 7 4, ..., 7 n-1, 7 n are provided. In the example shown in the figure, the horizontal scanning circuits 6 1 and 6 2 , 6 3 and 6 4 ,..., 6 n−1 and 6 n are grouped, and the light receiving area is divided into four blocks. Each horizontal scanning circuit can scan at the same time, so that a four-fold frame rate can be obtained.

【0008】[0008]

【発明が解決しようとする課題】上述したように、従来
は撮像画素数は変更できたとしても、固定で、HDT
V、HR、SVGA等の規格に定められた画素数に応じ
て任意に撮像装置の画素数を選択することができないも
のであった。この発明は、規格に応じて撮像画素数を選
択することが可能な撮像装置を提供することを目的とす
る。
As described above, in the related art, even if the number of imaging pixels can be changed in the related art, the number of pixels is fixed and the HDT is fixed.
The number of pixels of the imaging apparatus cannot be arbitrarily selected according to the number of pixels specified in standards such as V, HR, and SVGA. An object of the present invention is to provide an imaging device capable of selecting the number of imaging pixels according to a standard.

【0009】[0009]

【課題を解決するための手段】すなわちこの発明は、X
及びY方向に配列されたXYアドレス可能な複数の撮像
画素を走査する走査手段と、この走査手段に走査開始信
号を与える信号供給手段と、この信号供給手段からの走
査開始信号を受けるべく対応する上記走査手段の走査開
始位置を選択する選択手段と、上記走査手段が走査すべ
くの所定の範囲を越えて上記走査信号が伝搬することを
禁止する走査禁止手段とを具備することを特徴とする。
That is, the present invention provides an X
Scanning means for scanning a plurality of XY-addressable imaging pixels arranged in the Y and Y directions, signal supply means for supplying a scanning start signal to the scanning means, and corresponding to receive a scanning start signal from the signal supply means. Selecting means for selecting a scanning start position of the scanning means, and scanning inhibiting means for inhibiting the scanning signal from propagating beyond a predetermined range for scanning by the scanning means. .

【0010】[0010]

【作用】この発明の撮像装置にあっては、走査開始位置
を選択する選択手段と、所定の範囲を越えて走査信号が
伝搬することを禁止する走査禁止手段とを設ける。上記
選択手段によって選択された走査開始位置に走査開始信
号を与えるようにしたので、規格に応じて撮像画素数を
選択することができる。
According to the imaging apparatus of the present invention, there are provided a selecting means for selecting a scanning start position and a scanning inhibiting means for inhibiting the transmission of a scanning signal beyond a predetermined range. Since the scan start signal is provided to the scan start position selected by the selection means, the number of imaging pixels can be selected according to the standard.

【0011】また、走査手段に双方向のバッファを用
い、走査方向選択手段によって走査信号が伝搬する方向
を選択することを可能にしたので鏡像の画像を読出すこ
とが可能になる。
Further, since a bidirectional buffer is used for the scanning means and the direction in which the scanning signal propagates can be selected by the scanning direction selecting means, a mirror image can be read.

【0012】[0012]

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図1は、水平走査回路の概略図を示すものであ
り、図2はこの水平走査回路を構成するシフトレジスタ
群の1つの要素を示したものである。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a schematic diagram of a horizontal scanning circuit, and FIG. 2 shows one element of a shift register group constituting the horizontal scanning circuit.

【0013】図1に於いて、入力端子11から、図示され
ているようなスタートパルスが加えられると、スイッチ
12を介してシフトレジスタ要素131 、132 、133 に入力
される。スタートパルスが加えられると、図1の左側か
ら右側に向かって、順に画素選択信号が、信号線14によ
って出力される。
In FIG. 1, when a start pulse as shown in FIG.
The signal is input to the shift register elements 13 1 , 13 2 , and 13 3 via 12. When a start pulse is applied, pixel selection signals are sequentially output from the signal line 14 from the left side to the right side in FIG.

【0014】入力端子15は走査方向を反転させるための
信号入力端子であり、インバ―タ16及び17を介してシフ
トレジスタ要素131 に接続される。入力端子15にローレ
ベルの信号が入力されているときは、スイッチ12及びス
イッチ18が、図示されている側に切換えられ、スタート
パルスはシフトレジスタ要素131 、132 、133 から与え
られて、画素選択信号は左側から右側に向かって、順に
アクティブになる。一方、入力端子15にハイレベルの信
号が入力されているときには、スイッチ12及びスイッチ
18は、図示の側とは反対側に切換えられ、スタートパル
スはスイッチ18を介してシフトレジスタ要素134 、1
35 、136 に入力される。そして、画素選択信号は、同
図の右側から左側に向かって順にアクティブになる。
The input terminal 15 is a signal input terminal for inverting the scanning direction, inverter - are connected via the motor 16 and 17 in the shift register elements 13 1. When a low-level signal is input to the input terminal 15, the switches 12 and 18 are switched to the illustrated side, and the start pulse is supplied from the shift register elements 13 1 , 13 2 and 13 3. , The pixel selection signals become active sequentially from left to right. On the other hand, when a high-level signal is input to the input terminal 15, the switch 12 and the switch
18 is switched to the side opposite to the one shown, and the start pulse is applied via switch 18 to the shift register elements 13 4 , 1
3 5, 13 are input to the 6. Then, the pixel selection signals become active sequentially from the right side to the left side in FIG.

【0015】ここで、131 から136 まで、132 から135
まで、133 から134 までの、それぞれのシフトレジスタ
要素の数は、それぞれHDTV、HR、SVGAの画素
数に対応している。すなわち、シフトレジスタ要素13
は、それぞれ131 から136 までの1920個、132 から
135 までは1280個、133 から134 までは1024個
の要素から構成されている。
Here, 13 1 to 13 6 and 13 2 to 13 5
To, from 13 3 to 13 4, the number of each shift register element, HDTV respectively, HR, and corresponds to the number of pixels SVGA. That is, the shift register element 13
It is 1920 from each 13 1 13 to 6, from 13 2
13 1280 up to 5, from 13 3 to 13 4 and a 1024 element.

【0016】また、デコーダ19は、3本の出力信号線
(A、B、C)20のうち、入力端子21から入力された信
号に対応する出力信号線のみをアクティブにする。例え
ば、入力端子21から「01」、「10」、「11」が加
えられたとすると、出力信号線20からは、それぞれ「0
11」、「101」、「110」が出力される。3本の
信号線A、B、Cは、それぞれシフトレジスタ要素131
と136 、132 と135 、133 と134 に接続され、選択され
たスタートパルスのみが有効になるように構成されてい
る。例えば、入力端子21に「01」が入力されると、デ
コーダ19からは「011」が出力され、HDTV用のス
タートパルスのみが有効になる。
The decoder 19 activates only the output signal line corresponding to the signal input from the input terminal 21 among the three output signal lines (A, B, C) 20. For example, if “01”, “10”, and “11” are added from the input terminal 21, “0” is output from the output signal line 20.
11 ”,“ 101 ”, and“ 110 ”are output. Three signal lines A, B, C is a shift register, respectively elements 13 1
And 13 6 , 13 2 and 13 5 , 13 3 and 13 4 , and are configured so that only the selected start pulse is valid. For example, when "01" is input to the input terminal 21, "011" is output from the decoder 19, and only the HDTV start pulse becomes valid.

【0017】図2は、シフトレジスタ要素132 または13
5 の詳細を示したものである。入力端子22、23には、図
1に於けるインバータ16と17の出力が、それぞれ入力さ
れる。図2に於いて、左側から右側へ走査するとき(以
下、ノーマルモードと記す。)には、入力端子22にはハ
イレベルの信号が、そして入力端子23にはローレベルの
信号が入力される。一方、右側から左側に走査するとき
(以下、鏡像モードと記す。)は、入力端子22にはロー
レベルの信号が、入力端子23にはハイレベルの信号が入
力される。
[0017] Figure 2, the shift register element 13 2 or 13
5 shows details. Outputs of the inverters 16 and 17 in FIG. 1 are input to input terminals 22 and 23, respectively. In FIG. 2, when scanning from left to right (hereinafter referred to as a normal mode), a high-level signal is input to the input terminal 22 and a low-level signal is input to the input terminal 23. . On the other hand, when scanning from the right side to the left side (hereinafter, referred to as a mirror image mode), a low-level signal is input to the input terminal 22 and a high-level signal is input to the input terminal 23.

【0018】また、上記入力端子22及び23には、それぞ
れバッファ24、25、26及び27、28、29が接続されてい
る。このうち、バッファ24及び28には、アンドゲート30
及び31を介して入力端子32から上記出力信号線20の信号
線BまたはCからの信号が入力される。バッファ33は、
入力端子34よりスタートパルスが入力され、インバ―タ
35を介した制御線36からの制御を受け、バッファ37を介
して制御線38に出力を供給する。更に、スイッチ39、40
は、それぞれ制御線41、42からの信号によってオン、オ
フするものである。
Further, buffers 24, 25, 26 and 27, 28, 29 are connected to the input terminals 22 and 23, respectively. Of these, buffers 24 and 28 have AND gate 30
The signal from the signal line B or C of the output signal line 20 is input from the input terminal 32 via the input terminal 31 and the input terminal 31. Buffer 33 is
A start pulse is input from input terminal 34, and the inverter
Under the control of a control line 36 via 35, an output is supplied to a control line 38 via a buffer 37. In addition, switches 39 and 40
Are turned on and off by signals from the control lines 41 and 42, respectively.

【0019】以下、ノーマルモードについて説明する。
この場合、入力端子23にはローレベルの信号が入力され
ているので、バッファ27、28、29は全て非導通状態とな
っている。いま、HR規格が選択されたとすると、入力
端子32にはローレベルの信号が入力され、バッファ33の
制御線がハイとなってバッファ33は導通状態になる。こ
のとき、スタートパルスは入力端子34から印加され、バ
ッファ33を介してバッファ25に入力されると共に、バッ
ファ37を介して信号線38に出力された各画素に供給され
る。バッファ25及び26は、入力端子22からハイレベルの
信号が制御線に入力されているので、導通状態にある。
また、スイッチ39及び40は、制御線41及び42によって所
定のタイミングでオン、オフされる。
Hereinafter, the normal mode will be described.
In this case, since a low-level signal is input to the input terminal 23, the buffers 27, 28, and 29 are all non-conductive. Now, assuming that the HR standard is selected, a low-level signal is input to the input terminal 32, the control line of the buffer 33 becomes high, and the buffer 33 becomes conductive. At this time, the start pulse is applied from the input terminal 34, is input to the buffer 25 via the buffer 33, and is supplied to each pixel output to the signal line 38 via the buffer 37. The buffers 25 and 26 are conductive because a high-level signal is input to the control line from the input terminal 22.
The switches 39 and 40 are turned on and off at predetermined timing by the control lines 41 and 42.

【0020】次に、スタートパルスがシフトされる動作
を、図3及び図4を参照して説明する。図3は、図2に
示されたシフトレジスタ要素の主要部を抜き出して示し
た図で、図4は図3の各部の出力のタイミングチャート
を示したものである。尚、図3に於いて、43、44、45、
46、47、48はバッファ、49、50、51、52はスイッチであ
り、a、b及びX、Yは信号線である。
Next, the operation of shifting the start pulse will be described with reference to FIGS. FIG. 3 is a diagram extracting and showing a main part of the shift register element shown in FIG. 2, and FIG. 4 is a timing chart of the output of each part in FIG. In FIG. 3, 43, 44, 45,
46, 47 and 48 are buffers, 49, 50, 51 and 52 are switches, and a, b and X and Y are signal lines.

【0021】図3のバッファ44と45は、それぞれ図2の
バッファ25、26に対応し、信号線a、bは図2の制御線
41、42にそれぞれ対応して、ハイレベル時にスイッチが
導通する。スタートパルスが印加されると、スタートパ
ルスがハイの間にスイッチ49がオン、オフし、バッファ
45はハイレベルが保持される。次いで、スイッチ50がオ
ン、オフするように制御され、バッファ46、47がハイレ
ベルを保持し、隣の画素列への選択信号Yがハイにな
る。
The buffers 44 and 45 in FIG. 3 correspond to the buffers 25 and 26 in FIG. 2, respectively, and the signal lines a and b correspond to the control lines in FIG.
The switches are turned on at a high level corresponding to 41 and 42, respectively. When a start pulse is applied, switch 49 turns on and off while the start pulse is high,
45 holds the high level. Next, the switch 50 is controlled to be turned on and off, the buffers 46 and 47 maintain the high level, and the selection signal Y to the adjacent pixel column goes high.

【0022】次に、スイッチ49、51がオン、オフされる
と、バッファ45がローになると共にバッファ48がハイに
なる。続いて、スイッチ50、52がオン、オフされ、バッ
ファ46、47がローになり、選択信号Yがローになる。更
に、スイッチ51がオン、オフされると、バッファ48の出
力はローとなる。以下、この動作の繰返しにより、バッ
ファ44に供給されたスタートパルスは、同図に於いて右
方向に順次移動していく。
Next, when the switches 49 and 51 are turned on and off, the buffer 45 goes low and the buffer 48 goes high. Subsequently, the switches 50 and 52 are turned on and off, the buffers 46 and 47 go low, and the selection signal Y goes low. Further, when the switch 51 is turned on and off, the output of the buffer 48 becomes low. Thereafter, by repeating this operation, the start pulse supplied to the buffer 44 sequentially moves to the right in FIG.

【0023】図2に戻って、入力端子22から加えられて
いるハイレベルの信号と、入力端子32より供給されてい
るローレベルの信号が、アンドゲート30によって論理積
をとられた結果、制御線がローレベルとなるので、バッ
ファ24は非導通状態となる。このため、バッファ24より
左側からくる信号は、バッファ24を越えて右側に進むこ
とはない。したがって、このシフトレジスタ要素13が右
端の135 として用いられた場合、画素選択用のパルスが
HRの有効画素数を越えて右側に進んでいくことを禁止
している。
Returning to FIG. 2, as a result of the AND operation between the high-level signal supplied from the input terminal 22 and the low-level signal supplied from the input terminal 32 by the AND gate 30, the control is performed. Since the line goes low, the buffer 24 is turned off. Therefore, a signal coming from the left side of the buffer 24 does not go to the right side beyond the buffer 24. Therefore, if the shift register element 13 is used as the right end of the 13 5 prohibits the pulse for the pixel selection advances to the right beyond the number of effective pixels of the HR.

【0024】次に、鏡像モードの場合について説明す
る。鏡像モードの場合は、入力端子22にはローレベルの
信号が加えられ、入力端子23にはハイレベルの信号が加
えられている。したがって、バッファ24、25、26は全て
非導通状態となり、バッファ27、28、29が有効となる。
但し、入力端子32にローレベルの信号が加えられた場合
(例えばHRが選択された場合)、アンドゲート31には
入力端子32からローレベルの信号が入力されるので、バ
ッファ28は非導通状態となっる。よって、このシフトレ
ジスタ要素13が左端の132 として機能するとき、HRの
有効画素数より左側には画素選択パルスは進まない。ま
た、シフトレジスタ要素13が右端の135 として機能する
ときは、入力端子34から印加されたスタートパルスは、
バッファ27を介して左側に進む。
Next, the case of the mirror image mode will be described. In the mirror image mode, a low-level signal is applied to the input terminal 22 and a high-level signal is applied to the input terminal 23. Therefore, all the buffers 24, 25, and 26 become non-conductive, and the buffers 27, 28, and 29 become effective.
However, when a low-level signal is applied to the input terminal 32 (for example, when HR is selected), a low-level signal is input from the input terminal 32 to the AND gate 31, so that the buffer 28 is turned off. It becomes. Thus, this time the shift register element 13 functions as a 13 second left, the left side of the number of effective pixels of the HR does not advance pixel selection pulse. Further, when the shift register element 13 functions as the right end of the 13 5, a start pulse applied from the input terminal 34,
Proceed to the left via buffer 27.

【0025】また、左端と右端に位置されるシフトレジ
スタ要素13の回路は、それぞれ図5及び図6に示される
ように構成されている。図5では、図2のバッファ27に
対応するバッファが除かれ、バッファ24に対応するバッ
ファの入力がグランドに落とされている。図6では、図
2のバッファ25、26、29に対応するバッファを除いて、
バッファ28に対応するバッファの入力をグランドに落と
した構成となっている。そして、図5及び図6の回路と
も、その他の構成は図2に示されたものと同じであるの
で、ここでは説明を省略する。
The circuits of the shift register element 13 located at the left end and the right end are configured as shown in FIGS. 5 and 6, respectively. In FIG. 5, the buffer corresponding to the buffer 27 in FIG. 2 is removed, and the input of the buffer corresponding to the buffer 24 is grounded. In FIG. 6, except for buffers corresponding to buffers 25, 26 and 29 of FIG.
In this configuration, the input of the buffer corresponding to the buffer 28 is dropped to the ground. The other configurations of the circuits in FIGS. 5 and 6 are the same as those shown in FIG. 2, and the description is omitted here.

【0026】同実施例では、以上述べたような構成で、
選択されたHDTV、HR、SVGA等の規格に対応し
た画素数だけ水平方向の画素が走査される撮像素子を構
成することができる。
In this embodiment, with the configuration described above,
It is possible to configure an imaging device in which horizontal pixels are scanned by the number of pixels corresponding to the selected standards such as HDTV, HR, and SVGA.

【0027】尚、上述した実施例では、水平走査回路に
ついてのみ述べたが、全く同様の回路構成で垂直走査回
路についても実現することができ、全体としてHDT
V、HR、SVGA等の規格に応じた撮像画素を選択す
ることができる。次に、この発明の第2の実施例につい
て説明する。
In the above-described embodiment, only the horizontal scanning circuit has been described. However, the vertical scanning circuit can be realized with the completely same circuit configuration.
It is possible to select an imaging pixel according to a standard such as V, HR, or SVGA. Next, a second embodiment of the present invention will be described.

【0028】上述した第1の実施例では、撮像素子がH
DTV、HR、SVGA等の高解像画像に対応する画素
数を有している場合についてに述べたが、この発明は、
上記実施例に限定されることなく、画素数がより少ない
撮像素子についても効果的に適用することができる。
In the first embodiment described above, the image sensor is H
Although the case where the number of pixels corresponds to a high-resolution image such as DTV, HR, and SVGA has been described, the present invention
The present invention is not limited to the above embodiment, and can be effectively applied to an image sensor having a smaller number of pixels.

【0029】以下、図7を参照して、この発明の第2の
実施例を説明する。光学系53によって、図示されない外
部の物体の像が、同実施例に係る撮像素子54上に結像さ
れる。同時に、ハーフプリズム55によって撮像素子54上
に結像された像と鏡像関係にある像が、撮像素子56上に
結像される。撮像素子54と56は、半画素分だけシフトし
て配置され、両方の撮像素子からの出力信号を合成する
ことにより、より高解像な画像を撮像することができ
る。ここで、撮像素子54と56上の像は鏡像関係にある
が、上記第1の実施例で述べたように、この発明によれ
ば逆方向からの走査も容易に実現することができる。
Hereinafter, a second embodiment of the present invention will be described with reference to FIG. The optical system 53 forms an image of an external object (not shown) on the image sensor 54 according to the embodiment. At the same time, an image having a mirror image relationship with the image formed on the image sensor 54 by the half prism 55 is formed on the image sensor 56. The imaging devices 54 and 56 are arranged shifted by half a pixel, and by combining output signals from both imaging devices, a higher resolution image can be captured. Here, the images on the imaging devices 54 and 56 are in a mirror image relationship, but as described in the first embodiment, according to the present invention, scanning from the opposite direction can be easily realized.

【0030】このように、従来は、画素をシフトして高
解像の画像を得る場合、鏡像を避けるために2回反射さ
せて画像を得ていたが、この第2の実施例によれば1回
の反射でよく、ハーフプリズムの小型化を図ることがで
きる。
As described above, conventionally, when a high-resolution image is obtained by shifting the pixels, the image is obtained by reflecting twice to avoid a mirror image. However, according to the second embodiment, One reflection is sufficient, and the size of the half prism can be reduced.

【0031】[0031]

【発明の効果】以上のようにこの発明によれば、規格に
応じて撮像画素数を選択することが可能な撮像装置を提
供することができる。
As described above, according to the present invention, it is possible to provide an imaging apparatus capable of selecting the number of imaging pixels according to a standard.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係る撮像装置の第1の実施例で水平
走査回路の概略的な回路構成図である。
FIG. 1 is a schematic circuit configuration diagram of a horizontal scanning circuit in a first embodiment of an imaging device according to the present invention.

【図2】図1の水平走査回路を構成するシフトレジスタ
群の1つの要素を示した回路構成図である。
FIG. 2 is a circuit diagram showing one element of a shift register group constituting the horizontal scanning circuit of FIG. 1;

【図3】図2に示されたシフトレジスタ要素の主要部を
抜き出して示した概略的回路構成図である。
FIG. 3 is a schematic circuit configuration diagram illustrating a main part of the shift register element illustrated in FIG. 2;

【図4】図3の各部の出力のタイミングチャートであ
る。
FIG. 4 is a timing chart of the output of each unit in FIG. 3;

【図5】図2の左端に位置されるシフトレジスタ要素の
回路構成図である。
FIG. 5 is a circuit configuration diagram of a shift register element located at the left end of FIG. 2;

【図6】図2の右端に位置されるシフトレジスタ要素の
回路構成図である。
FIG. 6 is a circuit configuration diagram of a shift register element located at the right end of FIG. 2;

【図7】この発明の第2の実施例を示すもので、撮像装
置の概略的構成を示した図である。
FIG. 7 illustrates a second embodiment of the present invention, and is a diagram illustrating a schematic configuration of an imaging apparatus.

【図8】従来の撮像装置としてのCMDイメージャを示
した回路構成図である。
FIG. 8 is a circuit configuration diagram showing a CMD imager as a conventional imaging device.

【図9】従来の撮像装置を示すものでイメージセンサの
回路構成図である。
FIG. 9 is a circuit configuration diagram of an image sensor showing a conventional imaging device.

【符号の説明】[Explanation of symbols]

11、15、21、22、23、32、34…入力端子、12、18、39、
40…スイッチ、13(131 、132 、133 、…、134 、1
35 、136 )、14…信号線、16、17、35…インバ―タ、1
9…デコーダ、20…出力信号線、24、25、26、27、28、2
9、33、37…バッファ、30、31…アンドゲート、36、38
…制御線。
11, 15, 21, 22, 23, 32, 34 ... input terminals, 12, 18, 39,
40 ... switch, 13 (13 1 , 13 2 , 13 3 , ..., 13 4 , 1
3 5 , 13 6 ), 14 ... signal line, 16, 17, 35 ... inverter, 1
9 ... decoder, 20 ... output signal line, 24, 25, 26, 27, 28, 2
9, 33, 37 ... buffer, 30, 31 ... AND gate, 36, 38
... control lines.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 X及びY方向に配列されたXYアドレス
可能な複数の撮像画素を走査する走査手段と、 この走査手段に走査開始信号を与える信号供給手段と、 この信号供給手段からの走査開始信号を受けるべく対応
する上記走査手段の走査開始位置を選択する選択手段
と、 上記走査手段が走査すべき所定の範囲を越えて上記走査
信号が伝搬することを禁止する走査禁止手段とを具備す
ることを特徴とする撮像装置。
A scanning means for scanning a plurality of XY addressable imaging pixels arranged in the X and Y directions; a signal supply means for supplying a scanning start signal to the scanning means; and a scanning start from the signal supply means. Selecting means for selecting a scanning start position of the corresponding scanning means to receive a signal; and scanning inhibiting means for inhibiting the scanning signal from propagating beyond a predetermined range to be scanned by the scanning means. An imaging device characterized by the above-mentioned.
【請求項2】 上記走査手段は双方向バッファで構成さ
れ、上記走査手段の走査方向を制御する走査方向制御手
段を更に具備する請求項1に記載の撮像装置。
2. The imaging apparatus according to claim 1, wherein said scanning means is constituted by a bidirectional buffer, and further comprising scanning direction control means for controlling a scanning direction of said scanning means.
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