JP2982301B2 - Computer equipment - Google Patents
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- address
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- logical address
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Description
【産業上の利用分野】 本発明は、複数の論理アドレス発生装置（例、CPU:中
央演算処理装置など）を具えたコンピュータ装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer device having a plurality of logical address generators (eg, CPU: central processing unit).
コンピュータ装置には、CPUなどの論理アドレス発生
装置を複数個具えたもの（例、マルチプロセッサシステ
ム）がある。それら複数の論理アドレス発生装置は単一
の論理アドレスバスに接続され、物理アドレスにほん訳
されて主メモリやI/O装置にアクセスするようにされて
いる。 第４図は、そのような従来のコンピュータ装置のブロ
ック構成図を示す。第４図において、1,2はCPU、３はア
ービタ、４は論理アドレスバス、５はアドレスほん訳機
構（MMU）、６は物理アドレスバス、７は主メモリ、８
はI/O装置である。この図では、煩雑を避けるため、論
理アドレス発生装置としてのCPUは２個しか描いていな
いが、それ以上具えている場合もある。 CPU1,2から同時にアドレス信号を出すと、論理アドレ
スバス４上で信号が衝突してしまい、意味をなさなくな
る。それを防止するためアービタ３が調停を行い、同一
の時刻には単一のCPUからのみアドレス信号が出される
ようにする。例えば、CPU1がアドレス信号を出したい時
には、アービタ３に対して論理アドレスバス４の使用要
求を出し、使用許可を得てからアドレス信号を出す。 CPU1から出された論理アドレスは、論理アドレスバス
４を経てアドレスほん訳機構５に伝えられる。アドレス
ほん訳機構５は、論理アドレスを物理アドレスにほん訳
する。ほん訳して得た物理アドレスは、物理アドレスバ
ス６を経て主メモリ７あるいはI/O装置８へ送られ、該
当するアドレスにアクセスするのに用いられる。 前記のように、同一の時刻には単一のCPUからしかア
ドレス信号が出されないから、アドレス信号をほん訳す
るアドレスほん訳機構は、コンピュータ装置内にただ一
つ具えられている。 なお、このような技術に関連する従来の文献として
は、例えば、特開昭48−97455号公報，特開昭51−14154
3号公報，特開昭60−114953号公報等がある。Some computer devices include a plurality of logical address generation devices such as a CPU (eg, a multiprocessor system). The plurality of logical address generators are connected to a single logical address bus, and are translated into physical addresses to access a main memory or an I / O device. FIG. 4 shows a block diagram of such a conventional computer device. In FIG. 4, 1 and 2 are CPUs, 3 is an arbiter, 4 is a logical address bus, 5 is an address translation unit (MMU), 6 is a physical address bus, 7 is main memory, 8
Is an I / O device. In this figure, only two CPUs are shown as logical address generators in order to avoid complication, but there may be more than two CPUs. If address signals are output from the CPUs 1 and 2 at the same time, the signals collide on the logical address bus 4 and become meaningless. To prevent this, the arbiter 3 performs arbitration so that only one CPU issues an address signal at the same time. For example, when the CPU 1 wants to issue an address signal, it issues a request to use the logical address bus 4 to the arbiter 3 and, after obtaining permission to use, issues an address signal. The logical address issued from the CPU 1 is transmitted to an address translation mechanism 5 via a logical address bus 4. The address translation mechanism 5 translates a logical address into a physical address. The physical address obtained by the translation is sent to the main memory 7 or the I / O device 8 via the physical address bus 6 and used to access the corresponding address. As described above, since an address signal is output only from a single CPU at the same time, only one address translation mechanism for translating the address signal is provided in the computer device. Conventional literatures related to such a technique include, for example, JP-A-48-97455 and JP-A-51-14154.
No. 3, JP-A-60-114953 and the like.
（問題点） しかしながら、前記した従来のコンピュータ装置で
は、或る論理アドレス発生装置（例、CPU）から出すア
ドレス信号のほん訳は、論理アドレスバス４の使用許可
を得てからでないと行えないので、処理速度を高速にす
る上での障害になっているという問題点があった。 （問題点の説明） 第５図は、アービタ調停待ちとアドレスほん訳の時間
の関係を示す図であり、（イ），（ロ）は本発明での関
係、（ハ），（ニ）は従来例での関係を示している。横
軸は、時間を表している。 時刻tBGは、CPUがアービタ３に対してバス使用要求を
出した時刻であり、時刻tBRはバス使用許可が与えられ
た時刻である。第５図（ハ）に示すように、従来は、バ
ス使用許可が与えられるまでの間（T1）待ち、与えられ
ると論理アドレスをアドレスほん訳機構５に送り込み、
ほん訳を開始する。ほん訳にT2の時間を要するとすれ
ば、ほん訳は、時刻tBGよりT2後の時刻tAに終了する。 これで、ようやく主メモリ７等にアクセスすることが
出来るが、それまでにはT1＋T2の時間を必要とする。こ
のように、従来は論理アドレスバス４を確保してからで
ないとほん訳が開始できないので、双方に要する時間を
重畳した時間だけどうしても必要となり、処理速度を高
速にする上での障害になっていた。 本発明は、以上のような問題点を解決することを課題
とするものである。(Problems) However, in the above-described conventional computer device, translation of an address signal output from a certain logical address generating device (eg, CPU) can be performed only after permission to use the logical address bus 4 is obtained. However, there is a problem that it is an obstacle in increasing the processing speed. (Explanation of Problems) FIG. 5 is a diagram showing the relationship between the arbiter arbitration wait and the address translation time, wherein (a) and (b) are relationships in the present invention, and (c) and (d) are 9 shows a relationship in a conventional example. The horizontal axis represents time. Time t BG is the time when the CPU issues a bus use request to the arbiter 3, and time t BR is the time when the bus use permission is given. Conventionally, as shown in FIG. 5 (c), the system waits until the bus use permission is given (T 1 ), and when it is given, sends the logical address to the address translation mechanism 5,
Just start translating. If it takes time for T 2 to the translation, the translation is terminated at time t BG than after T 2 of the time t A. As a result, the main memory 7 and the like can be finally accessed, but by that time, T 1 + T 2 is required. As described above, in the related art, translation cannot be started until the logical address bus 4 is secured, so that it is absolutely necessary to add the time required for both, and this is an obstacle to increasing the processing speed. Was. An object of the present invention is to solve the above problems.
【課題を解決するための手段】 前記課題を解決するため、本発明のコンピュータ装置
では、論理アドレス発生部とこの論理アドレス発生部が
発生した論理アドレスを物理アドレスに翻訳して物理ア
ドレスバスに送出する翻訳部とからなるバスマスタを複
数備え、複数の前記バスマスタにおける前記論理アドレ
ス発生部からの前記物理アドレスバス使用要求を受け付
けるとともに前記バスマスタに対して前記物理アドレス
バスの使用許可を発行するアービタを備えたコンピュー
タ装置であって、前記論理アドレス発生部は、前記翻訳
部に対する論理アドレスの送出と同時期に前記アービタ
に対する前記物理アドレスバスの使用許可要求を送出す
ることとした。In order to solve the above-mentioned problems, a computer device of the present invention translates a logical address generating unit and a logical address generated by the logical address generating unit into a physical address and sends it to a physical address bus. A plurality of bus masters each including a translating unit that performs a translation process, and an arbiter that receives the physical address bus use request from the logical address generation unit in the plurality of bus masters and issues a permission to use the physical address bus to the bus master. Wherein the logical address generating section sends a request to permit use of the physical address bus to the arbiter at the same time as sending a logical address to the translating section.
CPU等の論理アドレス発生装置に対して、それぞれ専
用のアドレスほん訳機構を設け、アービタに対してバス
使用要求信号を出すと同時にほん訳を開始させる。 ほん訳は、通常、バス使用許可信号が与えられるまで
の間に完了することが出来るから、バス使用許可信号が
与えられると直ぐに主メモリ等へのアクセスをすること
が出来る。 そのため、コンピュータ装置の処理速度を従来より高
速にすることが可能となる。A dedicated address translation mechanism is provided for each of the logical address generators such as the CPU, and the translation is started at the same time as issuing a bus use request signal to the arbiter. Since the translation can be usually completed before the bus use permission signal is supplied, the main memory can be accessed immediately after the bus use permission signal is supplied. Therefore, the processing speed of the computer device can be made higher than before.
以下、本発明の実施例を図面に基づいて詳細に説明す
る。 第１図に、本発明のコンピュータ装置のブロック構成
を示す。符号は第４図のものに対応し、４−1,4−２は
専用論理アドレスバス、５−1,5−２はアドレスほん訳
機構、9,10はバスマスタユニット（BMU）である。 バスマスタユニット９（10）は、CPU1（２）とアドレ
スほん訳機構５−１（５−２）とから成り、両者の間は
専用論理アドレスバス４−１（４−２）で結ばれてい
る。なお、この図では、バスマスタユニットは２個しか
描いてないが、２個に限られるわけではなく、それ以上
あっても構わない。 バスマスタユニット9,10は、共通の物理アドレスバス
６に接続される。共通の論理アドレスバスは、存在して
いない。従って、バスマスタユニット9,10がアービタ３
に出すバス使用要求信号は、物理アドレスバス６の使用
要求である。本発明におけるバス使用要求の動作と、ア
ドレスほん訳の動作とについて、第２図，第３図および
第５図を用いて説明する。 第２図は、１つのバスマスタユニット９の詳細な構成
を示し、第３図は論理アドレスの構成を示す。これらの
図において、符号は第１図のものに対応し、11は論理ア
ドレス、11−１は間接アドレス部、11−２は直接アドレ
ス部、12,13はバッファ、14はバス使用要求信号線、15
はバス使用許可信号線、16はほん訳アドレス信号線であ
る。 CPU1から出される論理アドレス11は、第３図に示すよ
うに、ほん訳を必要とする間接アドレス部11−１と、必
要としない直接アドレス部11−２とから構成されてい
る。従って、論理アドレス11がCPU1から出される時、第
２図に示すように、間接アドレス部11−１は専用論理ア
ドレスバスを通ってアドレスほん訳機構５−１に送ら
れ、直接アドレス部11−２は、それを通らずにバッファ
13へ送られる。 本発明では、CPU1からの論理アドレス11は、CPU1から
アービタ３に対してバス使用要求信号を出すのと同時に
出される。アドレスほん訳機構５−１は、CPU1専用のも
のであるから、ほん訳は直ちに開始される。ほん訳され
たアドレスは、ほん訳アドレス信号線16を経て、バッフ
ァ12に送られる。 第５図の（イ），（ロ）は、本発明におけるアービタ
調停待ちとアドレスほん訳の時間の関係を示している
が、バス使用要求を出した時刻tBRでアドレスのほん訳
が開始されている。即ち、アービタ調停まちの動作と、
アドレスほん訳の動作とが、並行して行われる。 アービタ調停待ちの時間T1は、他のCPU等の動作状況
等に影響されるから不定なものであるが、通常、アドレ
スほん訳に要する時間T2よりは長いことが多い。従っ
て、アービタ３よりバッファ12,13にバス使用許可信号
が与えられる時刻tBGまでには、ほん訳は終了してい
る。そのため、バス使用許可が与えられた時点で、直ち
に主メモリ７等へのアクセスが可能となる。結局、物理
アドレスでアクセス出来るまでに要する時間はT1だけで
あり、従来のT1＋T2に比べて短く、処理が高速となる。 なお、バッファ12,13は、バス使用許可信号が与えら
れている間だけ物理アドレスバス６との接続を行い、そ
の信号が消失すれば接続を断つ。 CPU1,2およびアドレスほん訳機構５−1,5−２は、互
いにアーキテクチュアや性能の異なったものであっても
よい。また、上例では論理アドレス発生装置としてCPU
を例にとっているが、DMA機構（Direct Memory Acces
s）等であってもよい。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a block configuration of a computer device of the present invention. The reference numerals correspond to those in FIG. 4, where 4-1 and 4-2 are dedicated logical address buses, 5-1 and 5-2 are address translation mechanisms, and 9 and 10 are bus master units (BMUs). The bus master unit 9 (10) comprises a CPU 1 (2) and an address translation mechanism 5-1 (5-2), both of which are connected by a dedicated logical address bus 4-1 (4-2). . Although only two bus master units are illustrated in this figure, the number of bus master units is not limited to two and may be more. The bus master units 9 and 10 are connected to a common physical address bus 6. There is no common logical address bus. Therefore, the bus master units 9 and 10
Is a request to use the physical address bus 6. The operation of a bus use request and the operation of address translation in the present invention will be described with reference to FIGS. 2, 3, and 5. FIG. FIG. 2 shows a detailed configuration of one bus master unit 9, and FIG. 3 shows a configuration of a logical address. In these figures, reference numerals correspond to those in FIG. 1, 11 is a logical address, 11-1 is an indirect address section, 11-2 is a direct address section, 12 and 13 are buffers, and 14 is a bus use request signal line. , 15
Denotes a bus use permission signal line, and 16 denotes a translation address signal line. As shown in FIG. 3, the logical address 11 output from the CPU 1 is composed of an indirect address section 11-1 requiring only translation and a direct address section 11-2 not requiring. Accordingly, when the logical address 11 is output from the CPU 1, as shown in FIG. 2, the indirect address section 11-1 is sent to the address translation mechanism 5-1 through the dedicated logical address bus, and the direct address section 11- 2 buffer without passing through
Sent to 13. In the present invention, the logical address 11 from the CPU 1 is issued at the same time that the CPU 1 issues a bus use request signal to the arbiter 3. Since the address translation mechanism 5-1 is dedicated to the CPU 1, translation starts immediately. The translated address is sent to buffer 12 via translated address signal line 16. Of FIG. 5 (a), (b) shows a time relationship of the arbiter arbitrates waiting and address translation in the present invention, only translation of the address is started at time t BR that issued a bus request ing. That is, the operation of the arbiter arbitration town,
The operation of address translation is performed in parallel. Time T 1 of the arbiter arbitrating waiting, but those undefined because the effect on the operation conditions such as another CPU, usually longer often than the time T 2 required for the address just translation. Therefore, until the time t BG be given the bus grant signal to the buffer 12, 13 from the arbiter 3, the translation is finished. Therefore, the access to the main memory 7 and the like can be immediately performed when the bus use permission is given. After all, the time required until accessible by the physical addresses is only T 1, shorter than the conventional T 1 + T 2, the process is faster. The buffers 12 and 13 connect to the physical address bus 6 only while the bus use permission signal is being given, and cut off the connection when the signal disappears. The CPUs 1 and 2 and the address translation mechanisms 5-1 and 5-2 may have different architectures and different performances. In the above example, the CPU is used as the logical address generator.
As an example, the DMA mechanism (Direct Memory Acces
s) and the like.
以上述べた如く、本発明のコンピュータ装置によれ
ば、アービタ調停待ちの動作とアドレスほん訳の動作と
を並行して行うようにしたので、バス使用許可信号が与
えられると、主メモリ等に対して直ちに物理アドレスで
のアクセスをすることが出来、処理速度を高速にするこ
とが出来る。As described above, according to the computer device of the present invention, the operation of waiting for arbiter arbitration and the operation of address translation are performed in parallel. As a result, an access can be immediately made at the physical address, and the processing speed can be increased.
第１図……本発明のコンピュータ装置のブロック構成図 第２図……１つのバスマスタユニットの構成を示す図 第３図……論理アドレスの構成を示す図 第４図……従来のコンピュータ装置のブロック構成図 第５図……アービタ調停待ちとアドレスほん訳の時間の
関係を示す図 図において、1,2はCPU（中央演算処理装置）、３はアー
ビタ、４は論理アドレスバス、４−1,4−２は専用論理
アドレスバス、5,5−1,5−２はアドレスほん訳機構（MM
U）、６は物理アドレスバス、７は主メモリ、８はI/O装
置、9,10はバスマスタユニット（BMU）、11は論理アド
レス、11−１は間接アドレス部、11−２は直接アドレス
部、12,13はバッファ、14はバス使用要求信号線、15は
バス使用許可信号線、16はほん訳アドレス信号線であ
る。FIG. 1 is a block diagram of a computer device of the present invention. FIG. 2 is a diagram showing a configuration of one bus master unit. FIG. 3 is a diagram showing a configuration of a logical address. FIG. Block Diagram FIG. 5 shows the relationship between arbiter arbitration wait and address translation time. In the figure, reference numerals 1 and 2 denote CPUs (central processing units), 3 denotes an arbiter, 4 denotes a logical address bus, and 4-1. , 4-2 are dedicated logical address buses and 5,5-1,5-2 are address translation mechanisms (MM
U), 6 are physical address buses, 7 is a main memory, 8 is an I / O device, 9 and 10 are bus master units (BMUs), 11 is a logical address, 11-1 is an indirect address section, and 11-2 is a direct address. Reference numerals 12, 13 denote buffers, 14 denotes a bus use request signal line, 15 denotes a bus use permission signal line, and 16 denotes a translation address signal line.
Claims (1)
生部が発生した論理アドレスを物理アドレスに翻訳して
物理アドレスバスに送出する翻訳部とからなるバスマス
タを複数備え、複数の前記バスマスタにおける前記論理
アドレス発生部からの前記物理アドレスバス使用要求を
受け付けるとともに前記バスマスタに対して前記物理ア
ドレスバスの使用許可を発行するアービタを備えたコン
ピュータ装置であって、 前記論理アドレス発生部は、前記翻訳部に対する論理ア
ドレスの送出と同時期に前記アービタに対する前記物理
アドレスバスの使用許可要求を送出することを特徴とす
るコンピュータ装置。A plurality of bus masters each comprising a logical address generating unit and a translating unit for translating a logical address generated by the logical address generating unit into a physical address and transmitting the physical address to a physical address bus; A computer device comprising an arbiter for receiving the physical address bus use request from an address generation unit and issuing a permission to use the physical address bus to the bus master, wherein the logical address generation unit is provided for the translation unit. A computer device for transmitting a request to permit use of the physical address bus to the arbiter at the same time as transmission of a logical address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321993A JP2982301B2 (en) | 1990-11-26 | 1990-11-26 | Computer equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321993A JP2982301B2 (en) | 1990-11-26 | 1990-11-26 | Computer equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04190447A JPH04190447A (en) | 1992-07-08 |
| JP2982301B2 true JP2982301B2 (en) | 1999-11-22 |
Family
ID=18138730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321993A Expired - Lifetime JP2982301B2 (en) | 1990-11-26 | 1990-11-26 | Computer equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982301B2 (en) |
-
1990
- 1990-11-26 JP JP2321993A patent/JP2982301B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04190447A (en) | 1992-07-08 |
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