JP2982165B2 - Video signal receiver - Google Patents
Video signal receiverInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPAL方式或はSECAM方式のカラー映像信号を再
生するのに使用して好適な映像信号受像機に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video signal receiver suitable for use in reproducing a PAL or SECAM color video signal.
本発明はPAL方式或はSECAM方式のカラー映像信号を再
生するのに使用して好適な映像信号受像機に関し、原映
像信号の垂直同期信号間の中間に配する中間垂直同期信
号を上記原映像信号の２フィールド前の垂直同期信号間
の水平期間の数を参照して形成することにより、ビデオ
テープレコーダのスロー、スチル等の特殊再生時の垂直
ジッタを改善し、良好にフリッカを低減した再生画像が
得られる様にしたものである。The present invention relates to a video signal receiver suitable for use in reproducing a PAL or SECAM color video signal, wherein an intermediate vertical synchronizing signal arranged in the middle between vertical synchronizing signals of an original video signal is converted to the original video signal. By forming by referring to the number of horizontal periods between the vertical synchronization signals two fields before the signal, the vertical jitter at the time of special reproduction such as slow and still of a video tape recorder is improved, and the flicker is favorably reduced. An image is obtained.
一般にPAL方式或はSECAM方式のカラー映像信号は垂直
周波数が50Hzの50フィールド方式であり、このPAL方
式、SECAM方式のカラー映像信号を大型画面で再生した
ときにはフリッカを生じ比較的見ずらくなる不都合があ
る。そこで先にこのカラー映像信号フィールド周波数を
２倍にしてフリッカを軽減する様にしたものが提案され
ている。第３図は本出願人が先に提案した映像信号受像
機であり、この第３図に於いて、（１）はPAL方式或はS
ECAM方式の様に垂直周波数が50Hzの50フィールド方式の
カラー映像信号が供給される映像信号入力端子を示し、
この映像信号入力端子（１）に供給されるカラー映像信
号を輝度信号と色度信号とに分離するアナログY/C分離
回路（２）及び同期信号を分離する同期分離回路（３）
に夫々供給する。このアナログY/C分離回路（２）では
輝度信号Ｙと色差信号Ｒ−Y,B−Ｙ（ここでＲは赤信
号、Ｂは青信号である。）とに分離され、輝度信号Ｙは
アナログ−デジタル変換回路（４）でデジタル信号に変
換された後に、ノイズリダクション回路（５）とフィー
ルドメモリ（6Y）（6Y′）の系を通ってデジタル−アナ
ログ変換回路（７）に供給される。この場合、フィール
ドメモリ（6Y）（6Y′）の読み出しコントロール信号MR
を書き込みコントロール信号MWの２倍の周波数として、
このデジタル−アナログ変換回路（７）に出力される輝
度信号をフィールド周波数が２倍の輝度信号としRGB変
換回路（８）に２倍のフィールド周波数のアナログ輝度
信号2Yを供給する。またアナログY/C分離回路（２）で
分離された色差信号Ｒ−Y,B−Ｙをアナログスイッチ
（９）を介してＲ−Y,B−Y,R−Y,B−Ｙ‥‥の様にシリ
アルな色差データとし、これをアナログ−デジタル変換
回路（10）でデジタル化し、色差用のノイズリダクショ
ン回路（11）を介してメモリ（6C）（6C′）に供給す
る。このメモリ（6C）（6C′）は４ビット構成で８ビッ
トのシリアルデータをパラレルに４ビット単位でメモリ
する。このメモリ（6C）（6C′）の出力信号をフリッカ
リダクション回路（12）に８ビットで入力し、フィール
ド周波数が２倍の色差信号２（Ｒ−Ｙ）,2（Ｂ−Ｙ）と
して、このフリッカリダクション回路（12）よりデジタ
ル−アナログ変換回路（７）に出力される。この為メモ
リ（6C）（6C′）の読み出しコントロール信号MRは書き
込みコントロール信号MWの２倍の周波数とする。このデ
ジタル−アナログ変換回路（７）の出力側に得られるア
ナログのフィールド周波数が２倍の色差信号２（Ｒ−
Ｙ）,2（Ｂ−Ｙ）をRGB変換回路（８）に供給し、このR
GB変換回路（８）に於いてフィールド周波数が２倍の赤
信号2R、緑信号2G及び青信号2Bを出力する如くなす。同
期分離回路（３）では垂直同期信号VSと水平同期信号HS
とを分離し、この水平同期信号HSを例えば28MHzのクロ
ック信号を発生するAFC回路（13）に基準信号として供
給する。このAFC回路（13）よりのクロック信号をフリ
ッカリダクション回路（12）に供給すると共にこのクロ
ック信号をメモリ（6Y）（6Y′）（6C）（6C′）、デジ
タル−アナログ変換回路（７）に夫々供給する。また同
期分離回路（３）よりの垂直同期信号VSをフリッカリダ
クション回路（12）に供給する。このフリッカリダクシ
ョン回路（12）はアナログY/C分離回路（２）、アナロ
グスイッチ（９）、アナログ−デジタル変換回路（４）
（10）、ノイズリダクション回路（５）（11）、カラー
陰極線管の水平及び垂直偏向を制御する偏向回路（14）
をコントロールする如くなされている。Generally, the color video signal of the PAL system or the SECAM system is a 50-field system with a vertical frequency of 50 Hz, and when the PAL system or SECAM color video signal is reproduced on a large screen, flicker occurs and it is relatively inconvenient. There is. Therefore, there has been proposed a color video signal field frequency which is doubled to reduce flicker. FIG. 3 shows a video signal receiver proposed earlier by the present applicant. In FIG. 3, (1) shows a PAL system or S
Indicates a video signal input terminal to which a 50-field color video signal with a vertical frequency of 50 Hz like the ECAM system is supplied,
An analog Y / C separation circuit (2) for separating a color video signal supplied to the video signal input terminal (1) into a luminance signal and a chromaticity signal, and a synchronization separation circuit (3) for separating a synchronization signal.
Supply each. The analog Y / C separation circuit (2) separates the luminance signal Y into color difference signals RY and BY (where R is a red signal and B is a blue signal), and the luminance signal Y is an analog signal. After being converted into a digital signal by the digital conversion circuit (4), it is supplied to the digital-analog conversion circuit (7) through the system of the noise reduction circuit (5) and the field memories (6Y) (6Y '). In this case, the read control signal M R of the field memory (6Y) (6Y ′)
As twice the frequency of the write control signal M W,
The luminance signal output to the digital-analog conversion circuit (7) is converted into a luminance signal having a double field frequency, and an analog luminance signal 2Y having a double field frequency is supplied to the RGB conversion circuit (8). Also, the color difference signals RY and BY separated by the analog Y / C separation circuit (2) are converted to the RY, BY, RY, BY As described above, the color difference data is serialized, digitized by an analog-digital conversion circuit (10), and supplied to the memories (6C) (6C ') via a color difference noise reduction circuit (11). This memory (6C) (6C ') has a 4-bit configuration and stores 8-bit serial data in parallel in 4-bit units. The output signals of the memories (6C) and (6C ') are input to the flicker reduction circuit (12) in 8 bits, and the color difference signals 2 (RY) and 2 (BY) having a double field frequency are obtained. The signal is output from the flicker reduction circuit (12) to the digital-analog conversion circuit (7). Therefore read control signal M R of the memory (6C) (6C ') is twice the frequency of the write control signal M W. An analog field frequency obtained at the output side of the digital-analog conversion circuit (7) has a color difference signal 2 (R-
Y), 2 (BY) are supplied to an RGB conversion circuit (8),
In the GB conversion circuit (8), a red signal 2R, a green signal 2G and a blue signal 2B whose field frequency is doubled are output. In the sync separation circuit (3), the vertical sync signal V S and the horizontal sync signal H S
Preparative was separated, supplied as a reference signal to the AFC circuit (13) for generating a clock signal of the horizontal synchronizing signal H S example 28 MHz. The clock signal from the AFC circuit (13) is supplied to a flicker reduction circuit (12) and the clock signal is supplied to a memory (6Y) (6Y ') (6C) (6C') and a digital-analog conversion circuit (7). Supply each. Also supplies the vertical synchronizing signal V S to the flicker reduction circuit (12) than the sync separation circuit (3). The flicker reduction circuit (12) includes an analog Y / C separation circuit (2), an analog switch (9), and an analog-digital conversion circuit (4).
(10), noise reduction circuit (5) (11), deflection circuit for controlling horizontal and vertical deflection of a color cathode ray tube (14)
Is controlled.
この映像信号受像機の動作を第４図A,B、第５図A,Bの
画像及び走査線の三次元モデルで説明するに、PAL或はS
ECAM方式では垂直周波数が第４図A,Bに示す如くｉフィ
ールド（15）とｉ＋１フィールド（16）とはインタレー
ス走査され、ｉフィールド（15）、ｉ＋１フィールド
（16）、ｉ＋２フィールド（17）‥‥間は50Hzで20msで
あるが、この様な50フィールド方式のものでは大画面と
したときにはちらつきが目立つ問題があるのでフィール
ド周波数を第５図A,Bに示す様に２倍の100Hz、10msとし
て大画面としたときの面フリッカを低減させている。The operation of this video signal receiver will be described with reference to the three-dimensional model of the image and the scanning line in FIGS. 4A and 5B and FIGS. 5A and 5B.
In the ECAM system, as shown in FIGS. 4A and 4B, the i-field (15) and the i + 1-field (16) are interlaced and scanned, and the i-field (15), the i + 1-field (16), and the i + 2 field (17) are used. Although the interval is 50 ms at 50 Hz, such a 50-field system has a problem that flicker is noticeable when a large screen is used. Therefore, the field frequency is doubled to 100 Hz, as shown in FIGS. 5A and 5B. Surface flicker when a large screen is set to 10 ms is reduced.
この映像信号受像機により得られるこの第５図のｉフ
ィールド（15）の垂直同期信号VT間は第６図Ｂに示す如
く第６図Ａに示す如きPAL或はSECAM方式の標準テレビジ
ョン信号の垂直同期信号間312.5H（Ｈは水平期間）の1/
2の312.5/2 Hであり、このフリッカリダクション回路
（12）に於てはこの第６図Ｂに示す如き垂直同期信号を
形成するのに同期分離回路（３）よりの第６図Ａに示す
如き垂直同期信号VSが入力された後の312.5/2 H後に中
間垂直同期信号VMを挿入する如くしている。Standard television signal of the fifth diagram of i field (15) Sixth such PAL or SECAM system shown in Figure A, as is between the vertical synchronizing signal V T shown in FIG. 6 B, which are obtained by the video signal receiver 12.5 of 312.5H (H is horizontal period) between vertical synchronization signals
2 which is 312.5 / 2H. In this flicker reduction circuit (12), a vertical synchronizing signal as shown in FIG. 6B is formed as shown in FIG. 6A from a synchronizing separation circuit (3). such vertical synchronizing signal V S is as inserting the intermediate vertical synchronizing signal V M after 312.5 / 2 H after being entered.
斯る映像信号受像機をビデオテープレコーダに適用し
たときに於いて正規の再生画面を得るときは、上述の如
くフリッカが低減された再生画像が得られるが、特殊再
生例えばスロー再生、スチル再生のときは同期分離回路
（３）の出力側に得られる垂直同期信号VSが第７図Ａに
示す如くなり、垂直同期信号間が313.5H,315.5H,313.5
H,315.5H‥‥‥となり、このときのフリッカリダクショ
ン回路（12）の垂直同期信号VTは第７図Ｂに示す如くな
り垂直同期信号間が312.5/2 H,314.5/2 H,312.5/2 H,31
8.5/2 H,312.5/2 H,314.5/2 H‥‥‥と順次繰返すもの
となり垂直同期信号間がばらつくため垂直ジッタを生じ
再生画面が見ずらくなる不都合があった。更に正方向ピ
クチャーサーチ及び逆方向ピクチャーサーチのときは第
８図Ａ及び第９図Ａに示す如く同期信号分離回路（３）
の出力側に得られる垂直同期信号VSの垂直同期信号間が
296H及び330Hとなり、フリッカリダクション回路（12）
に於ける垂直同期信号VTの間隔は第８図Ｂ及び第９図Ｂ
に示す如く夫々312.5/2 H,279.5/2 H,312.5/2 H,279.5/
2 H‥‥‥及び312.5/2 H,347.5/2 H,312.5/2 H,347.5/2
H‥‥‥‥となり垂直同期信号間のばらつきは更に大き
く、垂直ジッタにより再生画面が更に見ずらい不都合が
あった。When a normal playback screen is obtained when such a video signal receiver is applied to a video tape recorder, a playback image with reduced flicker is obtained as described above, but special playback such as slow playback and still playback is performed. At this time, the vertical synchronizing signal V S obtained at the output side of the synchronizing separation circuit (3) becomes as shown in FIG. 7A, and the intervals between the vertical synchronizing signals are 313.5H, 315.5H, 313.5.
H, 315.5H ‥‥‥ next vertical synchronizing signal V T is between the vertical synchronizing signal Nari as shown in FIG. 7 B is 312.5 / 2 H of flicker reduction circuit of this case (12), 314.5 / 2 H , 312.5 / 2 H, 31
8.5 / 2 H, 312.5 / 2 H, 314.5 / 2 H ‥‥‥ are sequentially repeated, and the vertical synchronizing signals vary, so that vertical jitter occurs and the reproduction screen becomes difficult to see. Further, at the time of forward picture search and backward picture search, the synchronization signal separating circuit (3) as shown in FIGS. 8A and 9A.
Between the vertical synchronizing signals V S obtained at the output side of the
296H and 330H, flicker reduction circuit (12)
Eighth interval in the vertical synchronizing signal V T in Figure B and Figure 9 B
312.5 / 2 H, 279.5 / 2 H, 312.5 / 2 H, 279.5 /
2 H ‥‥‥ and 312.5 / 2 H, 347.5 / 2 H, 312.5 / 2 H, 347.5 / 2
H ‥‥‥‥, and the variation between the vertical synchronizing signals was even larger, and there was a problem that the reproduced screen was more difficult to see due to the vertical jitter.
本発明は斯る点に鑑みビデオテープレコーダの特殊再
生時にも良好に面フリッカを低減できる映像信号受像機
を提供することを目的とする。In view of the foregoing, it is an object of the present invention to provide a video signal receiver capable of favorably reducing surface flicker even during special reproduction of a video tape recorder.
本発明映像信号受像機は、映像信号が入力される入力
信号と、この映像信号から水平同期信号と垂直同期信号
とを分離する同期信号分離手段と、この垂直同期信号か
ら、この垂直同期信号の周波数と異なる周波数を有する
同期信号を生成する同期信号生成手段と、この同期信号
に基づいて、この垂直同期信号の周波数と異なる周波数
の垂直同期信号を有する映像信号を生成する映像信号生
成手段と、を有する映像信号受像機において、この同期
信号生成手段は、この垂直同期信号と２垂直走査期間先
行するこの垂直走査期間のこの水平同期信号とに基づい
て、この同期信号を生成するようにしたものである。The video signal receiver of the present invention includes: an input signal to which a video signal is input; a synchronization signal separation unit that separates a horizontal synchronization signal and a vertical synchronization signal from the video signal; A synchronization signal generation unit that generates a synchronization signal having a frequency different from the frequency, a video signal generation unit that generates a video signal having a vertical synchronization signal having a frequency different from the frequency of the vertical synchronization signal based on the synchronization signal, Wherein the synchronizing signal generating means generates the synchronizing signal based on the vertical synchronizing signal and the horizontal synchronizing signal in the vertical scanning period preceding two vertical scanning periods. It is.
本発明に依れば原映像信号の垂直同期信号VSの２フィ
ールド前の垂直同期信号間の水平期間の数を参照して中
間垂直同期信号VMを形成しているので、この中間垂直同
期信号VMが垂直同期信号間の変動に係りなく垂直同期信
号間の中間に位置することができ、周波数が２倍とされ
た垂直同期信号VTの垂直同期信号間の間隔のばらつきを
小さくすることができ垂直ジッタを小さくできビデオテ
ープレコーダの特殊再生時に於いても良好なフリッカリ
ダクションを行うことができる。Since forming the intermediate vertical synchronizing signal V M with reference to the number of horizontal periods between two fields before the vertical synchronizing signal of the vertical synchronization signal V S of the original image signal according to the present invention, the intermediate vertical synchronizing signal V M is can be located in the middle between the no vertical synchronizing signal relates to the variation between the vertical synchronizing signals, to reduce variations in the distance between the vertical synchronizing signal of the frequency doubled by vertical synchronizing signal V T As a result, vertical jitter can be reduced, and good flicker reduction can be performed even during special reproduction of a video tape recorder.
以下第１図及び第２図を参照して本発明映像信号受像
機の一実施例につき説明しよう。An embodiment of the video signal receiver according to the present invention will be described below with reference to FIGS.
本例に於ては第３図のフリッカリダクション回路（1
2）に於ける中間垂直同期信号VMを形成するのに第１図
に示す如くして行うものである。即ち第１図に於いて、
（18）は同期信号分離回路（３）よりの垂直同期信号VS
が供給される垂直同期信号入力端子を示し、この垂直同
期信号入力端子（18）に供給される垂直同期信号VSを11
ビットのカウンタ（19）のクリア端子に供給すると共に
サブカウンタ（20）のクリア端子に供給し、またこの垂
直同期信号VSをラッチ回路（21）をロード端子に供給す
る。また（22）は４倍の水平周波数4fHのクロック信号
が供給されるクロック信号入力端子を示し、このクロッ
ク信号入力端子（22）に供給される4fHのクロック信号
をカウンタ（19）及び（20）の夫々のクロック端子に供
給すると共にラッチ回路（21）及び（23）の夫々のクロ
ック端子に供給する。In this example, the flicker reduction circuit (1
To form in the intermediate vertical synchronizing signal V M to 2) is performed by, as shown in Figure 1. That is, in FIG.
(18) is a vertical synchronizing signal V S from the synchronizing signal separating circuit (3).
There Indicates the vertical synchronizing signal input terminal supplied, the vertical synchronizing signal V S supplied to the vertical synchronizing signal input terminal (18) 11
Is supplied to the clear terminal of the sub-counter (20) supplies to the clear terminal of the bit counter (19), also supplies the latch circuit (21) the vertical sync signal V S to the load terminal. The (22) shows a clock signal input terminal to which a clock signal of four times the horizontal frequency 4f H is supplied, the clock signal of 4f H supplied to the clock signal input terminal (22) counter (19) and ( It is supplied to the respective clock terminals of 20) and to the respective clock terminals of the latch circuits (21) and (23).
カウンタ（19）は垂直同期信号VS間の4fHのクロック
信号をカウントすると共にこのカウント数の1/2の数を
出力するために最小ビットを除いた10ビットをラッチ回
路（21）に供給する如くなされている。従ってラッチ回
路（21）は垂直同期信号VSが供給される毎にカウンタ
（19）のカウント数の1/2の数をラッチする。このラッ
チ回路（21）の10ビットの出力信号をラッチ回路（23）
に供給すると共にこのラッチ回路（23）のロード端子に
垂直同期信号入力端子（18）よりの垂直同期信号VSを供
給する。従ってこのラッチ回路（23）はラッチ回路（2
1）の１垂直期間前のラッチ数をラッチする。またサブ
カウンタ（20）は垂直同期信号VS間の4fHのクロック信
号をカウントし、このカウント信号Ａを比較回路（24）
の一方の入力端子に供給する。またラッチ回路（23）の
出力信号Ｂを比較回路（24）の他方の入力端子に供給す
る。この比較回路（24）はこのラッチ回路（23）の出力
信号Ｂにサブカウンタ（20）のカウント信号Ａが一致し
たときに出力信号を出す如くなされたもので、この比較
回路（24）の出力信号を中間垂直同期信号VMを出力する
出力端子（25）に供給する 斯る第１図に於いてはビデオテープレコーダの通常再
生時は垂直同期信号入力端子（18）に第６図Ａに示す如
き312.5H毎の一定間隔の垂直同期信号VSが供給され、ラ
ッチ回路（21）は垂直同期信号VSが入力されたときのそ
の前のフィールドの垂直同期信号間のカウンタ（19）の
カウント数1250の1/2の数625をラッチすると共にラッチ
回路（23）はラッチ回路（21）の前フィールドのラッチ
数625をラッチする。このため垂直同期信号VSがサブカ
ウンタ（20）に供給されクリアされ、その後のサブカウ
ンタ（20）のカウント数が625となったときに比較回路
（24）に出力信号が得られ、これが順次繰り返され第６
図Ｃに示す如く垂直同期信号VSより625のカウンタ位置
即ち312.5/2 Hの位置に中間垂直同期信号VMが得られ
る。この場合ラッチ回路（23）にラッチされているラッ
チ数はサブカウンタ（20）がカウントしている垂直同期
信号間の２フィールド前の垂直同期信号間のカウンタ
（19）のカウント数であり、この中間垂直同期信号VMは
２フィールド前の垂直同期信号間の水平期間の数312.5H
に基づいて形成されている。Counter (19) supplies the 10 bits excluding the least bit to output the number of 1/2 of the count while counting the clock signal of 4f H between the vertical synchronizing signals V S to the latch circuit (21) It is made to do. Thus the latch circuit (21) latches the number count of one half of the counter (19) every time the vertical synchronizing signal V S is supplied. The 10-bit output signal of this latch circuit (21) is latched by the latch circuit (23).
Supplying a vertical synchronizing signal V S of the vertical synchronizing signal input terminal (18) to the load terminal of the latch circuit (23) is supplied to the. Therefore, this latch circuit (23)
Latch the number of latches one vertical period before 1). The sub-counter (20) counts the clock signal of 4f H between the vertical synchronizing signal V S, the comparator circuit the count signal A (24)
To one input terminal. The output signal B of the latch circuit (23) is supplied to the other input terminal of the comparison circuit (24). The comparison circuit (24) outputs an output signal when the count signal A of the sub-counter (20) matches the output signal B of the latch circuit (23). signals during normal playback of the video tape recorder in斯Ru Figure 1 to the output terminal for outputting the intermediate vertical synchronizing signal V M (25) in Figure 6 a to the vertical synchronizing signal input terminal (18) is the vertical synchronizing signal V S of the predetermined intervals the supply of each as shown 312.5H, the latch circuit (21) between the vertical sync signal that in the previous field when the vertical synchronizing signal V S is input counter (19) The latch circuit (23) latches the number 625 of 1/2 of the count number 1250 and the latch number 625 of the previous field of the latch circuit (21). Thus the vertical synchronizing signal V S is cleared is supplied to the sub-counter (20), the output signal is obtained compared to a circuit (24) when the count number of subsequent sub-counter (20) becomes 625, which is successively Repeated 6th
Intermediate vertical synchronizing signal V M is obtained at the counter position, i.e. 312.5 / 2 H position of the vertical synchronizing signal V S from the 625 as shown in FIG C. In this case, the number of latches latched by the latch circuit (23) is the count number of the counter (19) between the vertical synchronizing signals two fields before the vertical synchronizing signal counted by the sub-counter (20). the number of horizontal periods between the intermediate vertical synchronizing signal V M is two fields before the vertical synchronizing signal 312.5H
It is formed based on.
この第６図Ｃに示す如き中間垂直同期信号VMを第６図
Ａに示す如き原映像信号の垂直同期信号VSに挿入すれば
第６図Ｂに示す如き２倍の周波数の一定間隔の垂直同期
信号が得られ、これにより従来同様に良好にフリッカの
低減ができる。またビデオテープレコーダの特殊再生例
えばスロー又はスチル再生のときにつき第２図を参照し
て説明する。このときは同期分離回路（３）により第２
図Ａに示す如く垂直同期信号間の間隔が313.5H,315.5H,
313.5H‥‥‥と変動する垂直同期信号VSが得られる。こ
の第２図Ａの垂直同期信号VS1が入力されたときにラッ
チ回路（21）は第２図Ｂに示す如くカウンタ（19）がカ
ウントした垂直同期信号VS1の前のフィールドの垂直同
期信号間のカウント値1254の1/2の数627をラッチすると
共に、ラッチ回路（23）は第２図Ｃに示す如くこのラッ
チ回路（21）が前のフィールドの垂直同期信号間にラッ
チしていた631をラッチする。従ってその後の垂直同期
信号VS2が入力されたときは第２図Ｂに示す如くラッチ
回路（21）は631をラッチすると共にラッチ回路（23）
は第２図Ｃに示す如く、627をラッチするので、この垂
直同期信号VS2が入力された後にサブカウンタ（20）が6
27をカウントしたときに中間垂直同期信号VM1を出力す
る次の垂直同期信号VS3が来たときはラッチ回路（21）
は627をラッチすると共にラッチ回路（23）は631をラッ
チするのでサブカウンタ（20）が631をカウントしたと
きに中間垂直同期信号VM2を出力し、順次これを繰返し
て第２図Ｄに示す如き中間垂直同期信号VMが得られ、こ
の第２図Ａに示す如き原映像信号の垂直同期信号VSと第
２図Ｄに示す如き２フィールド前の垂直同期信号間の水
平期間の数を参照して形成した中間垂直同期信号VMを加
算して第２図Ｅに示す如きフリッカリダクション回路
（12）に使用する２倍の周波数の垂直同期信号を得る。
この第２図Ｅに示す如き垂直同期信号は垂直同期信号が
313.5/2 H,313.5/2 H,315.5/2 H,315.5/2 H,313.5/2 H,
313.5/2 H‥‥‥となりこの間隔にほとんどばらつきが
ないので垂直ジッタが小さく、このスロー又はスチル再
生のときも良好にフリッカを低減できる。At regular intervals in the Figure 6 C are shown such as the intermediate vertical synchronizing signal V M to Figure 6 by inserting the vertical synchronizing signal V S of the original image signal as shown in A of the sixth double as shown in Figure B Frequency As a result, a vertical synchronization signal is obtained, so that flicker can be effectively reduced as in the related art. The special reproduction of a video tape recorder, for example, slow or still reproduction will be described with reference to FIG. At this time, the second signal is synchronized by the synchronization separation circuit (3).
As shown in FIG. A, the intervals between the vertical synchronization signals are 313.5H, 315.5H,
Vertical synchronizing signal V S which varies with 313.5H ‥‥‥ is obtained. When the vertical synchronizing signal V S1 of FIG. 2A is input, the latch circuit (21) operates as shown in FIG. 2B, and the vertical synchronizing signal of the field preceding the vertical synchronizing signal V S1 counted by the counter (19). The latch circuit (23) latches the number 627, which is 1/2 of the count value 1254, and the latch circuit (21) latches between the vertical synchronization signals of the previous field as shown in FIG. 2C. Latch 631. Therefore, when the subsequent vertical synchronizing signal V S2 is input, the latch circuit (21) latches 631 and the latch circuit (23) as shown in FIG. 2B.
Is as shown in FIG. 2 C, since the latches 627, the sub-counter (20) after the vertical synchronizing signal V S2 is input six
Outputs the intermediate vertical synchronizing signal VM1 when counting 27. When the next vertical synchronizing signal VS3 comes, the latch circuit (21)
Latches 627 and the latch circuit (23) latches 631, so that when the sub-counter (20) counts 631, it outputs the intermediate vertical synchronizing signal VM2 , which is sequentially repeated as shown in FIG. 2D. An intermediate vertical synchronizing signal V M is obtained as shown in FIG. 2A, and the number of horizontal periods between the vertical synchronizing signal V S of the original video signal as shown in FIG. 2A and the vertical synchronizing signal two fields before as shown in FIG. obtaining a reference to 2 times the vertical synchronizing signal of the frequency used in the intermediate vertical synchronizing signal V M addition to such flicker reduction circuit shown in FIG. 2 E (12) formed by.
The vertical synchronizing signal as shown in FIG.
313.5 / 2 H, 313.5 / 2 H, 315.5 / 2 H, 315.5 / 2 H, 313.5 / 2 H,
313.5 / 2 H ‥‥‥, and there is almost no variation in this interval, so the vertical jitter is small, and the flicker can be satisfactorily reduced even in the slow or still reproduction.
また本例に依れば正方向ピクチャーサーチのときは第
８図Ｃに示す如くこの垂直同期信号間の間隔は296/2 H,
296/2 H‥‥‥となり、また逆方向ピクチャーサーチの
ときは第９図Ｃに示す如く、この垂直同期信号間の間隔
は330/2 H,330/2 H‥‥‥となり等間隔となり垂直ジッ
タは生じないので良好にフリッカを低減できる益があ
る。Also, according to this example, at the time of forward picture search, the interval between the vertical synchronization signals is 296 / 2H, as shown in FIG. 8C.
296/2 H ‥‥‥, and at the time of the backward picture search, the intervals between the vertical synchronizing signals are equal to 330/2 H, 330/2 H ‥‥‥, as shown in FIG. 9C. Since no jitter occurs, there is an advantage that flicker can be reduced favorably.
尚本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなく、その他種々の構成が取り得ることは
勿論である。It is to be noted that the present invention is not limited to the above-described embodiment, but can take various other configurations without departing from the gist of the present invention.
本発明に依ればビデオテープレコーダのスロー再生、
スチル再生等の特殊再生時の垂直ジッタが改善され、良
好にフリッカを低減した再生画像が得られる利益があ
る。According to the present invention, slow playback of a video tape recorder,
There is an advantage that the vertical jitter at the time of special reproduction such as still reproduction is improved and a reproduced image with excellently reduced flicker is obtained.
第１図は本発明映像信号受像機の要部の例を示す構成
図、第２図、第６図、第７図、第８図及び第９図は夫々
本発明の説明に供する線図、第３図は映像信号受像機の
例を示す構成図、第４図及び第５図は第３図の説明に供
する線図である。 （１）は映像信号入力端子、（３）は同期分離回路、
（6Y）（6Y′），（6C）（6C′）はメモリ、（12）はフ
リッカリダクション回路、（18）は垂直同期信号入力端
子、（19）はカウンタ、（20）はサブカウンタ、（21）
及び（23）は夫々ラッチ回路、（24）は比較回路、（2
5）は出力端子である。FIG. 1 is a block diagram showing an example of a main part of the video signal receiver of the present invention, FIG. 2, FIG. 6, FIG. 7, FIG. 8 and FIG. FIG. 3 is a block diagram showing an example of a video signal receiver, and FIGS. 4 and 5 are diagrams used for explaining FIG. (1) is a video signal input terminal, (3) is a sync separation circuit,
(6Y) (6Y ') and (6C) (6C') are memories, (12) is a flicker reduction circuit, (18) is a vertical synchronization signal input terminal, (19) is a counter, (20) is a sub-counter, twenty one)
And (23) are latch circuits, (24) is a comparison circuit, and (2)
5) is an output terminal.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−89477（ＪＰ，Ａ) 特開 昭63−63283（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/91 - 5/956 H04N 7/00 - 7/015 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-2-89477 (JP, A) JP-A-63-63283 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H04N 5/91-5/956 H04N 7/00-7/015
Claims (1)
する同期信号分離手段と、 上記垂直同期信号から、上記垂直同期信号の周波数と異
なる周波数を有する同期信号を生成する同期信号生成手
段と、 上記同期信号に基づいて、上記垂直同期信号の周波数と
異なる周波数の垂直同期信号を有する映像信号を生成す
る映像信号生成手段と、 を有する映像信号受像機において、 上記同期信号生成手段は、上記垂直同期信号と２垂直走
査期間先行する上記垂直走査期間の上記水平同期信号と
に基づいて、上記同期信号を生成することを特徴とする
映像信号受像機。An input signal to which a video signal is input; a synchronizing signal separating means for separating a horizontal synchronizing signal and a vertical synchronizing signal from the video signal; A video signal comprising: a synchronizing signal generating means for generating a synchronizing signal having a frequency; and a video signal generating means for generating a video signal having a vertical synchronizing signal having a frequency different from the frequency of the vertical synchronizing signal based on the synchronizing signal. In the signal receiver, the synchronizing signal generating means generates the synchronizing signal based on the vertical synchronizing signal and the horizontal synchronizing signal in the vertical scanning period preceding two vertical scanning periods. Receiver.
Priority Applications (6)
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|---|---|---|---|
| JP1020431A JP2982165B2 (en) | 1988-10-13 | 1989-01-30 | Video signal receiver |
| AU42709/89A AU618411B2 (en) | 1988-10-13 | 1989-10-10 | Flicker reduction apparatus |
| US07/419,901 US4996595A (en) | 1988-10-13 | 1989-10-11 | Flicker reduction apparatus |
| DE68921536T DE68921536T2 (en) | 1988-10-13 | 1989-10-12 | Flicker reduction device. |
| ES89119000T ES2068868T3 (en) | 1988-10-13 | 1989-10-12 | APPARATUS TO REDUCE FLASHING. |
| EP89119000A EP0363970B1 (en) | 1988-10-13 | 1989-10-12 | Flicker reduction apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-258290 | 1988-10-13 | ||
| JP25829088 | 1988-10-13 | ||
| JP1020431A JP2982165B2 (en) | 1988-10-13 | 1989-01-30 | Video signal receiver |
Publications (2)
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| JPH02198286A JPH02198286A (en) | 1990-08-06 |
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Family Applications (1)
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|---|---|---|---|
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|---|---|
| JP (1) | JP2982165B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4470323B2 (en) * | 1999-04-23 | 2010-06-02 | ソニー株式会社 | Image conversion apparatus and method |
-
1989
- 1989-01-30 JP JP1020431A patent/JP2982165B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198286A (en) | 1990-08-06 |
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