JP2962282B2 - Elastic store memory fault detector - Google Patents
Elastic store memory fault detectorInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、エラスティック・
ストア・メモリの障害検出装置に関し、特に、データを
メモリに書き込む際にレジスタに保持した情報に基づい
てメモリの障害を検出するエラスティック・ストア・メ
モリの障害検出装置に関する。TECHNICAL FIELD The present invention relates to an elastic
The present invention relates to a failure detection device for a store memory, and more particularly, to a failure detection device for an elastic store memory that detects a failure in a memory based on information held in a register when data is written to the memory.
【0002】[0002]
【従来の技術】従来技術として、特開平6−27431
3号公報には、以下に述べるエラスティック・ストア・
メモリの障害検出回路が開示されている。2. Description of the Related Art As a prior art, Japanese Patent Application Laid-Open No. 6-27431 is disclosed.
Publication No. 3 discloses an elastic store, described below.
A memory fault detection circuit is disclosed.
【0003】受信したシリアルデータをメモリに書き込
む際に、そのシリアルデータを8ビット単位あるいは2
のn乗ビット単位(nは自然数)でパラレルデータに変
換し、変換したパラレルデータ単位毎にパリティを生成
して、このパリティビットをレジスタに保持する。ま
た、メモリから読み出したシリアルデータを、書き込み
時と同様に、8ビット単位あるいは2のn乗ビット単位
にパラレルデータに変換し、このパラレルデータ単位毎
にパリティを生成する。そして、読み出し時に生成した
パリティとレジスタに保持された対応するパリティ情報
とを比較することにより、エラスティック・ストア・メ
モリの障害を検出している。When writing received serial data to a memory, the serial data is written in units of 8 bits or 2 bits.
Is converted into parallel data in units of n bits (n is a natural number), a parity is generated for each converted parallel data unit, and this parity bit is stored in a register. The serial data read from the memory is converted into parallel data in units of 8 bits or 2 n bits, and parity is generated for each parallel data unit, as in the case of writing. Then, a failure in the elastic store memory is detected by comparing the parity generated at the time of reading with the corresponding parity information held in the register.
【0004】[0004]
【発明が解決しようとする課題】上述の従来のエラステ
ィック・ストア・メモリの障害検出回路では、8ビット
単位あるいは2のn乗ビット単位にパラレル変換された
パラレルデータ単位毎に、パリティビットを保持するレ
ジスタが必要となる。このため、入力データを記憶する
メモリの容量が大きくなると、それに伴いパリティビッ
ト数も増大するので、パリティビットを保持するための
レジスタの容量を増大しなければならず、必要とされる
回路の規模が大きくなるという問題がある。なお、必要
なレジスタの容量を削減するためにパラレル変換された
パラレルデータのビット数を増やすことが考えられる
が、この場合には、シリアル/パラレル変換部及びパラ
レル/シリアル変換部の回路規模を大きくする必要があ
るという問題がある。In the above-described conventional fault detecting circuit for an elastic store memory, a parity bit is held for each parallel data unit converted in parallel into 8-bit units or 2 n -bit units. Register is required. For this reason, when the capacity of the memory for storing the input data increases, the number of parity bits also increases. Therefore, the capacity of the register for holding the parity bits must be increased, and the required circuit scale is increased. There is a problem that becomes large. In order to reduce the required register capacity, it is conceivable to increase the number of bits of the parallel-converted parallel data. In this case, however, the circuit scale of the serial / parallel converter and the parallel / serial converter is increased. There is a problem that needs to be done.
【0005】本発明は、データをメモリに書き込む際に
そのデータをレジスタにも一時保持し、レジスタに保持
したデータに対応するデータをメモリから逐次読み出し
てレジスタに保持したデータと比較することによりメモ
リの障害を検知することによって、回路規模を縮小可能
なエラスティック・ストア・メモリの障害検出装置を提
供することを目的とする。According to the present invention, when data is written to a memory, the data is temporarily stored in a register, and data corresponding to the data stored in the register is sequentially read from the memory and compared with the data stored in the register. It is an object of the present invention to provide an elastic store memory failure detection device capable of reducing the circuit scale by detecting the failure of the elastic store memory.
【0006】[0006]
【課題を解決するための手段】上記目的を達成するた
め、請求項1にかかる発明は、シリアルなデータを所定
周期でメモリに書き込むとともに該メモリから所要の位
相をもって読み出すエラスティック・ストア・メモリの
障害検出装置において、データを前記メモリへ書き込む
際に、前記メモリへの書き込みデータをレジスタに一時
保持する保持手段と、所要の周期毎に前記メモリに書き
込まれたデータを読み出して出力する読み出しサイクル
の間に、前記メモリから前記レジスタに保持されたデー
タに対応するデータを読み出して前記レジスタに保持さ
れたデータと比較する比較手段とを備え、該比較手段の
比較結果に基づき前記メモリの障害を検知する構成とし
てある。In order to achieve the above object, the present invention is directed to an elastic store memory which writes serial data to a memory at a predetermined cycle and reads out the memory with a required phase from the memory. In the failure detection device, when data is written to the memory, a holding unit that temporarily holds data to be written to the memory in a register, and a read cycle that reads and outputs the data written to the memory every required cycle. And a comparing unit for reading data corresponding to the data held in the register from the memory and comparing the read data with the data held in the register, and detecting a failure in the memory based on a comparison result of the comparing unit. There is a configuration to do.
【0007】エラスティック・ストア・メモリは、シリ
アルなデータを所定周期でメモリに書き込むとともにメ
モリから所要の位相をもって読み出して、シリアルな出
力データを生成する。保持手段は、データをメモリへ書
き込む際に、メモリへの書き込みデータをレジスタに一
時保持する。比較手段は、所要の周期毎にメモリに書き
込まれたデータを読み出して出力する読み出しサイクル
の間に、レジスタに保持されたデータに対応するデータ
をメモリから読み出して前記レジスタに保持されたデー
タと比較を行う。メモリに障害が発生したときには、比
較手段において、レジスタに保持されていたデータとメ
モリから読み出したデータの不一致が発生する。[0007] The elastic store memory writes serial data to the memory at a predetermined cycle and reads out the memory with a required phase to generate serial output data. The holding unit temporarily holds the data to be written to the memory in the register when writing the data to the memory. The comparing means reads data corresponding to the data held in the register from the memory and compares the data with the data held in the register during a read cycle in which the data written in the memory is read and output every required cycle. I do. When a failure occurs in the memory, the comparison means causes a mismatch between the data held in the register and the data read from the memory.
【0008】この構成によれば、メモリへの書き込みデ
ータをレジスタに一時保持し、これを逐次読み出して比
較するので、シリアルなデータに対してレジスタを共用
することが可能になる。したがって、メモリの容量にか
かわらず、小容量のレジスタでメモリの障害検出がで
き、回路規模を縮小することが可能になる。According to this configuration, the data to be written to the memory is temporarily stored in the register, and the data is sequentially read out and compared, so that it is possible to share the register for serial data. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【0009】請求項2にかかる発明では、シリアルなデ
ータを所定周期でメモリに書き込むとともに該メモリか
ら所要の位相をもって読み出すエラスティック・ストア
・メモリの障害検出装置において、データを前記メモリ
へ書き込む際に、前記メモリへの書き込みデータ及び書
き込みアドレスをレジスタに一時保持する保持手段と、
所要の周期毎に前記メモリに書き込まれたデータを読み
出して出力する読み出しサイクルの間に、前記メモリか
ら前記レジスタに保持されている書き込みアドレスに対
応するアドレスに書き込まれたデータを読み出す読出し
手段と、該読出し手段によって読み出したデータと前記
レジスタに保持されているデータを比較する比較手段と
を備え、該比較手段の比較結果に基づき前記メモリの障
害を検知する構成としてある。According to a second aspect of the present invention, there is provided a fault detecting device for an elastic store memory which writes serial data to a memory at a predetermined period and reads out the memory from the memory with a required phase. Holding means for temporarily holding write data and a write address to the memory in a register;
Reading means for reading data written to an address corresponding to a write address held in the register from the memory during a read cycle of reading and writing data written to the memory at every required cycle; And comparing means for comparing the data read by the reading means with the data held in the register, and detecting a fault in the memory based on a comparison result of the comparing means.
【0010】エラスティック・ストア・メモリは、シリ
アルなデータを所定周期でメモリに書き込むとともにメ
モリから所要の位相をもって読み出して、シリアルな出
力データを生成する。データをメモリへ書き込む際に、
保持手段は、メモリへの書き込みデータ及び書き込みア
ドレスをレジスタに一時保持する。読出し手段は、所要
の周期毎にメモリに書き込まれたデータを読み出して出
力する読み出しサイクルの間に、レジスタに保持されて
いる書き込みアドレスに対応するアドレスに書き込まれ
たデータをメモリから読み出す。比較手段は、読出し手
段によって読み出されたデータとレジスタに保持されて
いるデータを比較する。メモリに障害が発生したときに
は、比較手段において、レジスタに保持されていたデー
タとメモリから読み出したデータの不一致が発生する。The elastic store memory writes serial data to the memory at a predetermined period and reads out the memory from the memory at a required phase to generate serial output data. When writing data to memory,
The holding unit temporarily holds the write data and the write address to the memory in the register. The readout unit reads out, from the memory, data written at an address corresponding to the write address held in the register during a read cycle in which data written to the memory is read and output at required cycles. The comparing means compares the data read by the reading means with the data held in the register. When a failure occurs in the memory, the comparison means causes a mismatch between the data held in the register and the data read from the memory.
【0011】この構成によっても、メモリへの書き込み
データをレジスタに一時保持し、これを逐次読み出して
比較しているので、シリアルなデータに対してレジスタ
を共用することが可能になる。したがって、メモリの容
量にかかわらず、小容量のレジスタでメモリの障害検出
ができ、回路規模を縮小することが可能になる。According to this configuration, since the data to be written to the memory is temporarily stored in the register and sequentially read out and compared, the register can be shared for serial data. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【0012】請求項3にかかる発明では、シリアルなデ
ータを書き込みクロックに同期してメモリに書き込むと
ともに該メモリから所要の位相でクロックに同期して読
み出すエラスティック・ストア・メモリの障害検出装置
において、シリアルなデータをシリアル/パラレル変換
して前記メモリへ書き込む際に、前記メモリへの書き込
みデータと書き込みアドレスをレジスタに一時保持する
保持手段と、所定周期毎に前記メモリに書き込まれたデ
ータを読み出しパラレル/シリアル変換して出力する読
み出しサイクルの間に、前記メモリから前記レジスタに
保持された書き込みアドレスに対応したデータを読み出
して前記レジスタに保持されたデータと比較する比較手
段とを備え、該比較手段の比較結果に基づき前記メモリ
の障害を検知する構成としてある。According to a third aspect of the present invention, in the fault detecting apparatus for an elastic store memory, serial data is written to a memory in synchronization with a write clock and read from the memory at a required phase in synchronization with the clock. When serial data is converted from serial data to parallel data and written to the memory, a holding unit for temporarily holding data to be written to the memory and a write address in a register; / Comparing means for reading data corresponding to the write address held in the register from the memory during a read cycle for serial / conversion output, and comparing the read data with the data held in the register. Of the memory is detected based on the comparison result of There as formed.
【0013】エラスティック・ストア・メモリは、シリ
アルなデータを書き込みクロックに同期してメモリに書
き込むとともにメモリから所要の位相でクロックに同期
して読み出して、シリアルな出力データを生成する。保
持手段は、シリアルなデータをシリアル/パラレル変換
してメモリへ書き込む際に、メモリへの書き込みデータ
と書き込みアドレスをレジスタに一時保持する。比較手
段は、所定周期毎にメモリに書き込まれたデータを読み
出しパラレル/シリアル変換して出力する読み出しサイ
クルの間に、レジスタに保持された書き込みアドレスに
対応したデータをメモリから読み出してレジスタに保持
されたデータと比較を行う。メモリに障害が発生したと
きには、比較手段において、レジスタに保持されていた
データとメモリから読み出したデータの不一致が発生す
る。The elastic store memory writes serial data to the memory in synchronization with a write clock and reads out the memory at a required phase in synchronization with the clock to generate serial output data. The holding unit temporarily holds data to be written to the memory and a write address in the register when serial data is converted from serial data to parallel data and written to the memory. The comparing means reads data corresponding to the write address held in the register from the memory and holds the data in the register during a read cycle in which data written in the memory is read and converted into parallel / serial at predetermined intervals and output. And compare the data. When a failure occurs in the memory, the comparison means causes a mismatch between the data held in the register and the data read from the memory.
【0014】この構成によれば、メモリへの書き込みデ
ータをレジスタに一時保持し、これを逐次読み出して比
較するので、シリアルなデータに対してレジスタを共用
することが可能になる。したがって、メモリの容量にか
かわらず、小容量のレジスタでメモリの障害検出がで
き、回路規模を縮小することが可能になる。According to this configuration, the data to be written to the memory is temporarily stored in the register, and the data is sequentially read out and compared, so that the register can be shared for serial data. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【0015】請求項4の発明では、シリアルなデータを
パラレルなデータに変換するシリアル/パラレル変換回
路と、シリアル/パラレル変換回路の出力をメモリに書
き込む際のアドレスを指定するライト制御回路と、前記
シリアル/パラレル変換回路の一段目出力ポートから出
力されたデータを前記ライト制御回路で指定されたアド
レスに記憶する第1メモリと、第1メモリに記憶される
データを一時保持する第1データレジスタと、前記シリ
アル/パラレル変換回路の二段目出力ポートから出力さ
れたデータを前記ライト制御回路で指定されたアドレス
に記憶する第2メモリと、第2メモリに記憶されるデー
タを一時保持する第2データレジスタと、前記ライト制
御回路で指示されたアドレスを一時保持するアドレスレ
ジスタと、出力データを生成するために、前記第1メモ
リ及び前記第2メモリに記憶されたデータを読み出す際
のアドレスを指定するリード制御回路と、前記アドレス
レジスタに保持されたアドレスと、前記リード制御回路
で指定されたアドレスの何れか一方を選択するリードア
ドレス選択回路と、リードアドレス選択回路において前
記リード制御回路で指定されたアドレスが選択されたと
きに前記第1メモリ及び前記第2メモリから読み出した
データをシリアルなデータに変換して出力データとする
パラレル/シリアル変換回路と、前記リードアドレス選
択回路において前記アドレスレジスタに保持されたアド
レスが選択されたときに前記第1メモリから読み出した
データを前記第1データレジスタに保持されているデー
タと比較する第1比較回路と、前記リードアドレス選択
回路において前記アドレスレジスタに保持されたアドレ
スが選択されたときに前記第2メモリから読み出したデ
ータを前記第2データレジスタに保持されているデータ
と比較する第2比較回路とを備え、前記第1比較回路あ
るいは前記第2比較回路の少なくとも一方でデータの不
一致が発生したときにメモリの障害の発生を検知する構
成としてある。According to a fourth aspect of the present invention, there is provided a serial / parallel conversion circuit for converting serial data into parallel data, a write control circuit for designating an address for writing an output of the serial / parallel conversion circuit to a memory, A first memory for storing data output from the first-stage output port of the serial / parallel conversion circuit at an address designated by the write control circuit; a first data register for temporarily holding data stored in the first memory; A second memory for storing data output from a second-stage output port of the serial / parallel conversion circuit at an address designated by the write control circuit, and a second memory for temporarily storing data stored in the second memory. A data register, an address register for temporarily holding an address specified by the write control circuit, and an output data A read control circuit that specifies an address when reading data stored in the first memory and the second memory to generate data, an address held in the address register, and a read control circuit that specifies the address. A read address selecting circuit for selecting one of the selected addresses, and reading the data read from the first memory and the second memory when the address specified by the read control circuit is selected in the read address selecting circuit. A parallel / serial conversion circuit that converts the data into serial data and outputs the converted data; and the first read memory selects data read from the first memory when the address held in the address register is selected by the read address selection circuit. A first comparison circuit that compares the data with data held in a data register; A second comparison circuit that compares data read from the second memory with data held in the second data register when an address held in the address register is selected in the memory address selection circuit. When at least one of the first comparison circuit and the second comparison circuit has a data mismatch, the occurrence of a memory failure is detected.
【0016】シリアルなデータはシリアル/パラレル変
換回路によってパラレルなデータに変換され、シリアル
/パラレル変換回路の一段目出力ポートから出力された
データが第1メモリに記憶されるとともに、シリアル/
パラレル変換回路の二段目出力ポートから出力されたデ
ータが第2メモリに記憶される。この際、データが書き
込まれる第1メモリ及び第2メモリのアドレスは、ライ
ト制御回路によって指定される。The serial data is converted into parallel data by a serial / parallel conversion circuit. The data output from the first output port of the serial / parallel conversion circuit is stored in the first memory,
Data output from the second-stage output port of the parallel conversion circuit is stored in the second memory. At this time, the addresses of the first memory and the second memory where the data is written are specified by the write control circuit.
【0017】第1データレジスタは第1メモリに記憶さ
れるデータを一時保持し、第2データレジスタは第2メ
モリに記憶されるデータを一時保持するとともに、アド
レスレジスタはライト制御回路で指示されたアドレスを
一時保持する。リードアドレス選択回路は、アドレスレ
ジスタに保持されたアドレスとリード制御回路で指定さ
れたアドレスの何れか一方を選択し、リードアドレス選
択回路においてリード制御回路で指定されたアドレスが
選択されたときには、パラレル/シリアル変換回路によ
って、第1メモリ及び第2メモリから読み出したデータ
をシリアルなデータに変換して出力データとされる。The first data register temporarily holds data stored in the first memory, the second data register temporarily holds data stored in the second memory, and the address register is instructed by the write control circuit. Hold the address temporarily. The read address selection circuit selects one of the address held in the address register and the address specified by the read control circuit, and when the address specified by the read control circuit is selected in the read address selection circuit, The data read from the first memory and the second memory is converted into serial data by the serial / serial conversion circuit to be output data.
【0018】リードアドレス選択回路においてアドレス
レジスタに保持されたアドレスが選択されたときには、
第1比較回路で第1メモリから読み出したデータと第1
データレジスタに保持されているデータとを比較すると
ともに、第2比較回路で第2メモリから読み出したデー
タと第2データレジスタに保持されているデータとを比
較する。第1比較回路あるいは第2比較回路の少なくと
も一方でデータの不一致が発生したときには、メモリの
障害が発生したことを検知することができる。When the address held in the address register is selected in the read address selection circuit,
The data read from the first memory by the first comparison circuit and the first data
The data stored in the data register is compared with the data held in the data register, and the data read from the second memory by the second comparison circuit is compared with the data held in the second data register. When data mismatch occurs in at least one of the first comparison circuit and the second comparison circuit, it is possible to detect that a memory failure has occurred.
【0019】この構成によれば、第1メモリへの書き込
みデータを第1レジスタに一時保持し、第2メモリへの
書き込みデータを第2レジスタに一時保持して、これら
を逐次読み出して比較しているので、シリアルなデータ
に対してレジスタを共用することが可能になる。したが
って、メモリの容量にかかわらず、小容量のレジスタで
メモリの障害検出ができ、回路規模を縮小することが可
能になる。According to this configuration, the write data to the first memory is temporarily stored in the first register, the write data to the second memory is temporarily stored in the second register, and these are sequentially read and compared. Therefore, it is possible to share a register for serial data. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【0020】[0020]
【発明の実施の形態】以下、図面にもとづいて本発明の
実施の形態を説明する。図1は本発明の実施の形態を表
わすブロック図であり、符号1はシリアルな情報データ
DINをパラレルデータに変換するシリアル/パラレル
変換回路である。シリアル/パラレル変換回路1の一段
目の出力ポート(Q0)から出力される信号(書き込み
データ)は、第1メモリとしての第1の2ポートRAM
(ランダムアクセスメモリ)2に入力され、シリアル/
パラレル変換回路1の二段目の出力ポート(Q1)から
出力される信号(書き込みデータ)は、第2メモリとし
ての第2の2ポートRAM3に入力される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Reference numeral 1 denotes a serial / parallel conversion circuit for converting serial information data DIN into parallel data. A signal (write data) output from the first-stage output port (Q0) of the serial / parallel conversion circuit 1 is a first two-port RAM as a first memory.
(Random access memory) 2
A signal (write data) output from the second-stage output port (Q1) of the parallel conversion circuit 1 is input to a second two-port RAM 3 as a second memory.
【0021】ライト制御回路4は、第1の2ポートRA
M2及び第2の2ポートRAM3に対して、書き込みデ
ータ(シリアル/パラレル変換回路1の出力信号)の書
き込みアドレスを指定するものであり、その出力信号
(書き込みアドレス)は第1の2ポートRAM2、第2
の2ポートRAM3及びアドレスレジスタ7に入力され
る。The write control circuit 4 includes a first two-port RA
A write address of write data (an output signal of the serial / parallel conversion circuit 1) is specified for the M2 and the second two-port RAM 3, and the output signal (write address) of the first two-port RAM 2, Second
Are input to the two-port RAM 3 and the address register 7.
【0022】第1データレジスタ5には、シリアル/パ
ラレル変換回路1の一段目の出力ポート(Q0)から出
力される信号(書き込みデータ)が入力され、第1デー
タレジスタ5は第1の2ポートRAM2に記憶される書
き込みデータを一時保持する。また、第2データレジス
タ6には、シリアル/パラレル変換回路1の二段目の出
力ポート(Q1)から出力される信号(書き込みデー
タ)が入力され、第2データレジスタ6は第2の2ポー
トRAM3に記憶される書き込みデータを一時保持す
る。アドレスレジスタ7はライト制御回路4から出力さ
れた書き込みアドレスを一時保持する。A signal (write data) output from the first-stage output port (Q0) of the serial / parallel conversion circuit 1 is input to the first data register 5, and the first data register 5 is connected to the first two ports. The write data stored in the RAM 2 is temporarily held. Further, a signal (write data) output from the output port (Q1) of the second stage of the serial / parallel conversion circuit 1 is input to the second data register 6, and the second data register 6 is connected to the second two ports. The write data stored in the RAM 3 is temporarily held. The address register 7 temporarily holds the write address output from the write control circuit 4.
【0023】読み出しアドレスを生成して読み出しを制
御するリード制御回路8の出力信号は、リードアドレス
選択回路9の入力ポートaに入力される。また、アドレ
スレジスタ7の出力信号は、リードアドレス選択回路9
の入力ポートbに入力される。リードアドレス選択回路
9は、リード制御回路8及びアドレスレジスタ7から出
力されたアドレスのうち何れか一方のアドレスを選択
し、選択したアドレスに書き込まれたデータを第1の2
ポートRAM2及び第2の2ポートRAM3から読み出
す。An output signal of a read control circuit 8 for generating a read address and controlling reading is input to an input port a of a read address selection circuit 9. The output signal of the address register 7 is supplied to the read address selection circuit 9.
Is input to the input port b. The read address selection circuit 9 selects one of the addresses output from the read control circuit 8 and the address register 7 and transfers the data written to the selected address to the first 2
The data is read from the port RAM 2 and the second two-port RAM 3.
【0024】この際、リード制御回路8から出力した読
み出しアドレスによって第1の2ポートRAM2及び第
2の2ポートRAMからデータを読み出した場合には、
読み出したデータはパラレル/シリアル変換回路10で
シリアルデータに変換される。すなわち、第1の2ポー
トRAM2と第2の2ポートRAM3から読み出したパ
ラレルデータをパラレル/シリアル変換回路10でシリ
アルデータに変換して、出力データDOUTを生成す
る。At this time, when data is read from the first two-port RAM 2 and the second two-port RAM by the read address output from the read control circuit 8,
The read data is converted by the parallel / serial conversion circuit 10 into serial data. That is, the parallel data read from the first two-port RAM 2 and the second two-port RAM 3 is converted into serial data by the parallel / serial conversion circuit 10 to generate output data DOUT.
【0025】また、データレジスタ7で保持しているア
ドレスによって第1の2ポートRAM2及び第2の2ポ
ートRAM3からデータを読み出した場合には、第1の
2ポートRAM2から読み出したデータは第1比較回路
11に入力され、第2の2ポートRAM3から読み出し
たデータは第2比較回路12に入力される。When data is read from the first two-port RAM 2 and the second two-port RAM 3 based on the address held in the data register 7, the data read from the first two-port RAM 2 is the first data. Data input to the comparison circuit 11 and read from the second two-port RAM 3 is input to the second comparison circuit 12.
【0026】第1比較回路11は、第1の2ポートRA
M2から読み出したデータに加えて第1データレジスタ
5の出力が入力され、第1の2ポートRAM2から読み
出したデータと第1データレジスタ5に保持しているデ
ータが一致するか否かを比較する。第2比較回路12
は、第2の2ポートRAM3から読み出したデータに加
えて第2データレジスタ6の出力が入力され、第2の2
ポートRAM3から読み出したデータと第2データレジ
スタ6に保持しているデータが一致するか否を比較す
る。第1比較回路11あるいは第2比較回路12の少な
くとも一方においてデータの不一致が発生した場合に
は、障害信号ERRが出力される。The first comparison circuit 11 includes a first two-port RA
The output of the first data register 5 is input in addition to the data read from M2, and it is determined whether the data read from the first two-port RAM 2 matches the data held in the first data register 5. . Second comparison circuit 12
Is input of the output of the second data register 6 in addition to the data read from the second two-port RAM 3,
The data read from the port RAM 3 is compared with the data held in the second data register 6 to determine whether they match. When data mismatch occurs in at least one of the first comparison circuit 11 and the second comparison circuit 12, a failure signal ERR is output.
【0027】リードデータチェック制御回路13は、第
1の2ポートRAM2及び第2の2ポートRAM3から
読み出したデータの障害を検出するため、リードアドレ
ス選択回路9、第1比較回路11及び第2比較回路12
の作動を制御する。次に、図2及び図3を用いて本実施
の形態の動作を説明する。図2は図1に示した本実施の
形態の書き込み側の動作タイミングを表わすタイムチャ
ートであり、図3は本実施の形態の読み出し側の動作タ
イミングを表わすタイムチャートである。The read data check control circuit 13 detects a failure in the data read from the first two-port RAM 2 and the second two-port RAM 3 so as to detect a failure in the read address selection circuit 9, the first comparison circuit 11, and the second comparison circuit. Circuit 12
Controls the operation of. Next, the operation of the present embodiment will be described with reference to FIGS. FIG. 2 is a time chart showing the operation timing on the write side of the present embodiment shown in FIG. 1, and FIG. 3 is a time chart showing the operation timing on the read side of the present embodiment.
【0028】図2(a)に示すシリアルな情報データD
INが入力側クロックに同期してシリアル/パラレル変
換回路1に入力されると、図2(b)及び(c)に示す
ように、シリアル/パラレル変換回路1の一段目出力
(Q0)及び二段目出力(Q1)から、シリアルな情報
データが情報データDINに対して所定の位相差をもっ
て出力される。また、ライト制御回路4からは、図2
(d)に示すように入力側クロックに同期して、書き込
みアドレスが出力される。The serial information data D shown in FIG.
When IN is input to the serial / parallel conversion circuit 1 in synchronization with the input clock, as shown in FIGS. 2B and 2C, the first-stage output (Q0) and the second output of the serial / parallel conversion circuit 1 are output. From the stage output (Q1), serial information data is output with a predetermined phase difference from the information data DIN. Also, from the write control circuit 4, FIG.
As shown in (d), the write address is output in synchronization with the input clock.
【0029】図2(e)に示すように、シリアル/パラ
レル変換回路1の一段目出力(Q0)から出力されたデ
ータチャネル(データチャネルの番号を図2(a)、
(b)、(c)、(e)及び(f)において数字で示
す)が偶数チャネルになるタイミングで、シリアル/パ
ラレル変換回路1の一段目出力(Q0)のデータを第1
の2ポートRAM2及び第1データレジスタ5へ書き込
み、同時に、図2(f)に示すように、シリアル/パラ
レル変換回路1の二段目出力(Q1)のデータを第2の
2ポートRAM3及び第2データレジスタ6へ書き込
む。すなわち、第2の2ポートRAM3及び第2データ
レジスタ6へは、シリアル/パラレル変換回路1の二段
目出力(Q1)から出力されたデータチャネルが奇数チ
ャネルになるタイミングで、データの書き込みが実行さ
れる。As shown in FIG. 2 (e), the data channels (data channel numbers output from the first stage output (Q0) of the serial / parallel conversion circuit 1 are shown in FIG.
At the timing when (b), (c), (e) and (f) are indicated by numerals), the data of the first-stage output (Q0) of the serial / parallel conversion circuit 1 is converted to the first channel.
2F, and at the same time, as shown in FIG. 2F, the data of the second-stage output (Q1) of the serial / parallel conversion circuit 1 is written into the second 2-port RAM 3 and the first data register 5. 2 Write to the data register 6. That is, data is written to the second two-port RAM 3 and the second data register 6 at the timing when the data channel output from the second-stage output (Q1) of the serial / parallel conversion circuit 1 becomes an odd channel. Is done.
【0030】この際、データは、ライト制御回路4から
出力される書き込みアドレス(図2(d)参照)にした
がって第1の2ポートRAM2及び第2の2ポートRA
M3へ書き込まれる。また、同時に、この書き込みアド
レスは、図2(g)に示すように、アドレスレジスタ7
へ順次書き込まれる。なお、ここで、第1の2ポートR
AM2及び第2の2ポートRAM3に書き込まれるデー
タは、図2(e)及び(f)に示すように、情報データ
DINに対して1/2に低速化されている。At this time, the data is transferred to the first two-port RAM 2 and the second two-port RA 2 according to the write address (see FIG. 2D) output from the write control circuit 4.
Written to M3. At the same time, the write address is stored in the address register 7 as shown in FIG.
Are sequentially written to Here, the first two-port R
As shown in FIGS. 2E and 2F, the data written to the AM2 and the second two-port RAM 3 is reduced to half the speed of the information data DIN.
【0031】リード制御回路8は、図3(a)に示すよ
うに、出力側クロックに同期して読み出しアドレスAD
Rを生成する。また、アドレスレジスタ7に保持してい
る書き込みアドレスは、図3(b)に示すように、前述
したアドレスレジスタ7への書き込み動作に応じて順次
更新される。リードアドレス選択回路9は、図3(e)
に示すように出力側クロックに同期して、交互に入力ポ
ートa及び入力ポートbを選択する。As shown in FIG. 3A, the read control circuit 8 synchronizes the read address AD with the output clock.
Generate R. Further, the write address held in the address register 7 is sequentially updated in accordance with the above-described write operation to the address register 7, as shown in FIG. The read address selection circuit 9 is as shown in FIG.
As shown in (1), the input port a and the input port b are alternately selected in synchronization with the output clock.
【0032】これにより、図3(f)に示すように、第
1の2ポートRAM2及び第2の2ポートRAM3へ入
力されるアドレスが、リード制御回路8で生成された読
み出しアドレスADRとアドレスレジスタ7に保持され
ているアドレスとが交互になるよう選択される。As a result, as shown in FIG. 3 (f), the addresses input to the first two-port RAM 2 and the second two-port RAM 3 are the read address ADR generated by the read control circuit 8 and the address register. 7 are alternately selected.
【0033】したがって、図3(g)に示すように、第
1の2ポートRAM2からは、リード制御回路8で生成
した読み出しアドレスADRに対応するデータとアドレ
スレジスタ7に保持されているアドレスに対応するデー
タが交互に読み出される。また、図3(h)に示すよう
に、第2の2ポートRAM3からは、リード制御回路8
で生成した読み出しアドレスADRに対応するデータと
アドレスレジスタ7に保持されているアドレスに対応す
るデータが交互に読み出される。Therefore, as shown in FIG. 3G, the data corresponding to the read address ADR generated by the read control circuit 8 and the address held in the address register 7 are output from the first two-port RAM 2. Are read alternately. Further, as shown in FIG. 3H, the read control circuit 8 is output from the second two-port RAM 3.
The data corresponding to the read address ADR and the data corresponding to the address held in the address register 7 are alternately read.
【0034】リードデータチェック制御回路13は、第
1の2ポートRAM2及び第2の2ポートRAM3から
読み出したデータのうちリード制御回路8で生成した読
み出しアドレスADRに対応するデータ(アドレスAD
Rによって読み出したデータ)を、パラレル/シリアル
変換回路10でシリアルデータに変換し、出力データD
OUTとする(図3(j)参照)。また、リードデータ
チェック制御回路13は、第1の2ポートRAM2から
読み出したデータのうちアドレスレジスタ7に保持され
ているアドレスに対応するデータ(アドレスレジスタ7
に保持しているアドレスによって読み出したデータ)を
第1比較回路11に入力するとともに、第2の2ポート
RAM3から読み出したデータのうちアドレスレジスタ
7に保持されているアドレスに対応したデータ(アドレ
スレジスタ7に保持しているアドレスによって読み出し
たデータ)を第2比較回路12に入力する。The read data check control circuit 13 outputs data (address AD) corresponding to the read address ADR generated by the read control circuit 8 among the data read from the first two-port RAM 2 and the second two-port RAM 3.
R) is converted into serial data by the parallel / serial conversion circuit 10, and the output data D
OUT (see FIG. 3 (j)). In addition, the read data check control circuit 13 outputs the data (address register 7) corresponding to the address held in the address register 7 among the data read from the first two-port RAM 2.
Is input to the first comparison circuit 11 and the data (address register) corresponding to the address held in the address register 7 among the data read from the second two-port RAM 3 is input. 7) is input to the second comparison circuit 12.
【0035】第1比較回路11では、第1の2ポートR
AM2から読み出したデータと第1データレジスタ5に
保持されているデータとの比較を行う。ここで、第1デ
ータレジスタ5に保持されているデータは、図3(c)
に示すように、上述した第1データレジスタ5への書き
込み動作に応じて順次更新されており、アドレスレジス
タ7に保持されているアドレスに対応したデータであ
る。したがって、第1の2ポートRAM2に障害が発生
していなければ、第1の2ポートRAM2から読み出し
たデータと第1データレジスタ5に保持されているデー
タは一致することになる。In the first comparison circuit 11, a first two-port R
The data read from AM2 is compared with the data held in the first data register 5. Here, the data held in the first data register 5 is as shown in FIG.
As shown in (1), the data is sequentially updated according to the above-described write operation to the first data register 5, and is data corresponding to the address held in the address register 7. Therefore, if a failure has not occurred in the first two-port RAM 2, the data read from the first two-port RAM 2 matches the data held in the first data register 5.
【0036】第2比較回路12では、第2の2ポートR
AM3から読み出したデータと第2データレジスタ6に
保持されているデータとの比較を行う。ここで、第2デ
ータレジスタ6に保持されているデータは、図3(d)
に示すように、上述した第2データレジスタ6への書き
込み動作に応じて順次更新されており、アドレスレジス
タ7に保持されているアドレスに対応したデータであ
る。したがって、第2の2ポートRAM3に障害が発生
していなければ、第2の2ポートRAM3から読み出し
たデータと第2データレジスタ6に保持されているデー
タは一致することになる。In the second comparison circuit 12, the second two-port R
The data read from the AM 3 is compared with the data held in the second data register 6. Here, the data held in the second data register 6 is as shown in FIG.
As shown in (1), the data is sequentially updated in accordance with the above-described write operation to the second data register 6, and is data corresponding to the address held in the address register 7. Therefore, if no failure has occurred in the second two-port RAM 3, the data read from the second two-port RAM 3 and the data held in the second data register 6 match.
【0037】第1比較回路11または第2比較回路12
でデータの不一致が発生した場合には、第1の2ポート
RAM2あるいは第2の2ポートRAM3の何れかに障
害が発生しているので、障害信号ERRを出力する。例
えば、第2データレジスタ6に保持されていたデータチ
ャネル番号n+6のデータと第2の2ポートRAM3に
記憶されていたデータチャネル番号n+6のデータが不
一致であった場合には、図3(i)に示すように障害信
号ERRが出力される。The first comparison circuit 11 or the second comparison circuit 12
In the case where the data mismatch occurs, the failure signal ERR is output because a failure has occurred in either the first two-port RAM 2 or the second two-port RAM 3. For example, when the data of the data channel number n + 6 held in the second data register 6 and the data of the data channel number n + 6 stored in the second two-port RAM 3 do not match, FIG. A failure signal ERR is output as shown in FIG.
【0038】以上説明したように、本実施の形態によれ
ば、第1の2ポートRAM2及び第2の2ポートRAM
3へデータを書き込む際に、そのデータを第1データレ
ジスタ5及び第2データレジスタ6に保持するととも
に、その書き込みアドレスもアドレスレジスタ7に保持
する。また、第1の2ポートRAM2及び第2の2ポー
トRAM3からデータを読み出し出力データを生成する
読み出しサイクルの間に、アドレスレジスタ7に保持さ
れたアドレスに基づいて、第1データレジスタ5及び第
2データレジスタ6に保持したデータに対応するデータ
を第1の2ポートRAM2及び第2の2ポートRAM3
から読み出す。そして、第1データレジスタ5に保持さ
れているデータと第1の2ポートRAM2から読み出し
たデータが不一致の場合、あるいは、第2データレジス
タ6に保持されているデータと第2の2ポートRAM3
から読み出したデータが不一致の場合に、障害信号ER
Rを出力するよう構成されている。As described above, according to the present embodiment, the first two-port RAM 2 and the second two-port RAM
When writing data to the data register 3, the data is held in the first data register 5 and the second data register 6, and the write address is also held in the address register 7. Also, during a read cycle in which data is read from the first two-port RAM 2 and the second two-port RAM 3 and output data is generated, the first data register 5 and the second data register 5 are read based on the address held in the address register 7. The data corresponding to the data held in the data register 6 is stored in a first two-port RAM 2 and a second two-port RAM 3
Read from If the data held in the first data register 5 and the data read from the first two-port RAM 2 do not match, or if the data held in the second data register 6 and the second two-port RAM 3
If the data read from the
It is configured to output R.
【0039】したがって、第1の2ポートRAM2及び
第2の2ポートRAM3へのデータ書き込み動作に応じ
て、第1データレジスタ5、第2データレジスタ6及び
データレジスタ7に保持するデータを順次更新でき、メ
モリ(第1の2ポートRAM2及び第2の2ポートRA
M3)の障害検出に必要なレジスタがシリアルな入力デ
ータに対して共有可能になる。これにより、入力データ
を記憶するメモリ(第1の2ポートRAM2及び第2の
2ポートRAM3)の容量が大きい場合であっても、レ
ジスタの容量を小さくでき、メモリの障害検出に必要と
される回路規模を縮小することができる。Therefore, the data held in the first data register 5, the second data register 6, and the data register 7 can be sequentially updated in accordance with the data write operation to the first two-port RAM 2 and the second two-port RAM 3. , Memory (first two-port RAM2 and second two-port RA2)
Registers required for the failure detection in M3) can be shared with serial input data. Thus, even if the capacity of the memories (the first two-port RAM 2 and the second two-port RAM 3) for storing the input data is large, the capacity of the register can be reduced, which is necessary for detecting a failure in the memory. The circuit scale can be reduced.
【0040】[0040]
【発明の効果】以上説明したように、請求項1乃至3の
発明では、メモリへの書き込みデータをレジスタに一時
保持し、これを逐次読み出して比較しているので、シリ
アルなデータに対してレジスタを共用することが可能に
なる。したがって、メモリの容量にかかわらず、小容量
のレジスタでメモリの障害検出ができ、回路規模を縮小
することが可能になる。As described above, according to the first to third aspects of the present invention, the data to be written to the memory is temporarily stored in the register, and the data is sequentially read out and compared. Can be shared. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【0041】また、請求項4の発明では、第1メモリへ
の書き込みデータを第1レジスタに一時保持し、第2メ
モリへの書き込みデータを第2レジスタに一時保持し
て、これらを逐次読み出して比較しているので、シリア
ルなデータに対してレジスタを共用することが可能にな
る。したがって、メモリの容量にかかわらず、小容量の
レジスタでメモリの障害検出ができ、回路規模を縮小す
ることが可能になる。According to the fourth aspect of the present invention, the write data to the first memory is temporarily stored in the first register, the write data to the second memory is temporarily stored in the second register, and these are sequentially read out. The comparison makes it possible to share the register for serial data. Therefore, regardless of the capacity of the memory, a failure of the memory can be detected with a small-capacity register, and the circuit scale can be reduced.
【図1】本発明の実施の形態を表わすブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】本発明の実施の形態の書き込み側の動作タイミ
ングを表わすタイムチャートである。FIG. 2 is a time chart showing operation timing on the write side according to the embodiment of the present invention;
【図3】本発明の実施の形態の読み出し側の動作タイミ
ングを表わすタイムチャートである。FIG. 3 is a time chart illustrating an operation timing on a reading side according to the embodiment of the present invention.
1 シリアル/パラレル変換回路 2 第1の2ポートRAM(第1メモリ) 3 第2の2ポートRAM(第2メモリ) 4 ライト制御回路 5 第1データレジスタ 6 第2データレジスタ 7 アドレスレジスタ 8 リード制御回路 9 リードアドレス選択回路 10 パラレル/シリアル変換回路 11 第1比較回路 12 第2比較回路 13 リードデータチェック制御回路 Reference Signs List 1 serial / parallel conversion circuit 2 first two-port RAM (first memory) 3 second two-port RAM (second memory) 4 write control circuit 5 first data register 6 second data register 7 address register 8 read control Circuit 9 Read address selection circuit 10 Parallel / serial conversion circuit 11 First comparison circuit 12 Second comparison circuit 13 Read data check control circuit
Claims (4)
書き込むとともに該メモリから所要の位相をもって読み
出すエラスティック・ストア・メモリの障害検出装置に
おいて、 データを前記メモリへ書き込む際に、前記メモリへの書
き込みデータをレジスタに一時保持する保持手段と、 所要の周期毎に前記メモリに書き込まれたデータを読み
出して出力する読み出しサイクルの間に、前記メモリか
ら前記レジスタに保持されたデータに対応するデータを
読み出して前記レジスタに保持されたデータと比較する
比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
することを特徴とするエラスティック・ストア・メモリ
の障害検出装置。1. An elastic store memory fault detecting device for writing serial data to a memory at a predetermined cycle and reading the serial data from the memory with a required phase, wherein when writing data to the memory, the data is written to the memory. Holding means for temporarily holding data in a register; and reading data corresponding to the data held in the register from the memory during a read cycle in which data written to the memory is read and output every required cycle. A comparing means for comparing the data stored in the register with the data, and detecting a fault in the memory based on a comparison result of the comparing means.
書き込むとともに該メモリから所要の位相をもって読み
出すエラスティック・ストア・メモリの障害検出装置に
おいて、 データを前記メモリへ書き込む際に、前記メモリへの書
き込みデータ及び書き込みアドレスをレジスタに一時保
持する保持手段と、 所要の周期毎に前記メモリに書き込まれたデータを読み
出して出力する読み出しサイクルの間に、前記メモリか
ら前記レジスタに保持されている書き込みアドレスに対
応するアドレスに書き込まれたデータを読み出す読出し
手段と、 該読出し手段によって読み出したデータと前記レジスタ
に保持されているデータを比較する比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
することを特徴とするエラスティック・ストア・メモリ
の障害検出装置。2. A fault detecting device for an elastic store memory which writes serial data to a memory at a predetermined period and reads the serial data from the memory at a required phase. Holding means for temporarily holding data and a write address in a register; and a read cycle in which data written to the memory is read and output in a required cycle from the memory to a write address held in the register. Reading means for reading data written at a corresponding address; and comparing means for comparing the data read by the reading means with the data held in the register. Elasty characterized by detecting obstacles Click store memory of the fault detection apparatus.
同期してメモリに書き込むとともに該メモリから所要の
位相でクロックに同期して読み出すエラスティック・ス
トア・メモリの障害検出装置において、 シリアルなデータをシリアル/パラレル変換して前記メ
モリへ書き込む際に、前記メモリへの書き込みデータと
書き込みアドレスをレジスタに一時保持する保持手段
と、 所定周期毎に前記メモリに書き込まれたデータを読み出
しパラレル/シリアル変換して出力する読み出しサイク
ルの間に、前記メモリから前記レジスタに保持された書
き込みアドレスに対応したデータを読み出して前記レジ
スタに保持されたデータと比較する比較手段とを備え、 該比較手段の比較結果に基づき前記メモリの障害を検知
することを特徴とするエラスティック・ストア・メモリ
の障害検出装置。3. A fault detecting device for an elastic store memory which writes serial data to a memory in synchronization with a write clock and reads out the memory with a required phase in synchronization with the clock. Holding means for temporarily holding data and a write address to be written to the memory in a register when the data is written to the memory after performing a parallel conversion; reading data written to the memory at predetermined intervals; And comparing means for reading data corresponding to the write address held in the register from the memory and comparing the read data with the data held in the register during the read cycle. Elastomer characterized by detecting a memory failure Fault detector for physical store memory.
変換するシリアル/パラレル変換回路と、 シリアル/パラレル変換回路の出力をメモリに書き込む
際のアドレスを指定するライト制御回路と、 シリアル/パラレル変換回路の一段目出力ポートから出
力されたデータを前記ライト制御回路で指定されたアド
レスに記憶する第1メモリと、 第1メモリに記憶されるデータを一時保持する第1デー
タレジスタと、 シリアル/パラレル変換回路の二段目出力ポートから出
力されたデータを前記ライト制御回路で指定されたアド
レスに記憶する第2メモリと、 第2メモリに記憶されるデータを一時保持する第2デー
タレジスタと、 前記ライト制御回路で指示されたアドレスを一時保持す
るアドレスレジスタと、 出力データを生成するために、前記第1メモリ及び前記
第2メモリに記憶されたデータを読み出す際のアドレス
を指定するリード制御回路と、 前記アドレスレジスタに保持されたアドレスと前記リー
ド制御回路で指定されたアドレスの何れか一方を選択す
るリードアドレス選択回路と、 前記リードアドレス選択回路において前記リード制御回
路で指定されたアドレスが選択されたときに前記第1メ
モリ及び前記第2メモリから読み出したデータをシリア
ルなデータに変換して出力データとするパラレル/シリ
アル変換回路と、 前記リードアドレス選択回路において前記アドレスレジ
スタに保持されたアドレスが選択されたときに前記第1
メモリから読み出したデータを前記第1データレジスタ
に保持されているデータと比較する第1比較回路と、 前記リードアドレス選択回路において前記アドレスレジ
スタに保持されたアドレスが選択されたときに前記第2
メモリから読み出したデータを前記第2データレジスタ
に保持されているデータと比較する第2比較回路とを備
え、 前記第1比較回路あるいは前記第2比較回路の少なくと
も一方でデータの不一致が発生したときにメモリの障害
の発生を検知することを特徴とするエラスティック・ス
トア・メモリの障害検出装置。4. A serial / parallel conversion circuit for converting serial data into parallel data, a write control circuit for specifying an address for writing an output of the serial / parallel conversion circuit to a memory, and a serial / parallel conversion circuit. A first memory for storing data output from the first-stage output port at an address specified by the write control circuit, a first data register for temporarily storing data stored in the first memory, and a serial / parallel conversion circuit A second memory for storing data output from the second-stage output port at an address specified by the write control circuit; a second data register for temporarily storing data stored in the second memory; An address register that temporarily holds the address specified by the circuit, and an output register A read control circuit that specifies an address when reading data stored in the first memory and the second memory; and one of an address held in the address register and an address specified by the read control circuit. A read address selecting circuit to be selected, and converting the data read from the first memory and the second memory into serial data when an address specified by the read control circuit is selected in the read address selecting circuit. A parallel / serial conversion circuit as output data, the first address when the address held in the address register is selected in the read address selection circuit;
A first comparison circuit for comparing data read from a memory with data held in the first data register; and a second comparison circuit when the address held in the address register is selected in the read address selection circuit.
A second comparison circuit that compares data read from a memory with data held in the second data register, and when data mismatch occurs in at least one of the first comparison circuit and the second comparison circuit A memory failure detection device for detecting a failure in a memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15254597A JP2962282B2 (en) | 1997-06-10 | 1997-06-10 | Elastic store memory fault detector |
Applications Claiming Priority (1)
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---|---|---|---|
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JPH113208A JPH113208A (en) | 1999-01-06 |
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