JP2961728B2 - Substrate for mounting semiconductor chips - Google Patents
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- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体チップを搭載す
るための複合リードフレームに使用する半導体チップ搭
載用基板に関する。更に詳しくは、本発明は、ファイン
ピッチの信号線を有するにもかかわらず、クロストーク
ノイズが低減した半導体集積チップ搭載用基板に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip mounting substrate used for a composite lead frame for mounting a semiconductor chip. More particularly, the present invention relates to a semiconductor integrated chip mounting substrate having reduced crosstalk noise despite having fine pitch signal lines.
【０００２】[0002]
【従来の技術】従来の複合リードフレームは、例えば、
図３に示すように、アイランドとリードとからなるリー
ドフレームの当該アイランド３１上に、絶縁基板３２上
に信号ライン３３が形成された半導体チップ搭載用基板
３４が配設され、その信号ライン３３の外部導通用ター
ミナル部Ｔａがインナーリード３５とボンディングワイ
ヤー３６ａにより接続された構造を有している。なお、
信号ライン３３の半導体チップ導通用ターミナル部Ｔｂ
はボンディングワイヤー３６ｂにより半導体チップ３７
に接続されている。この場合、信号ライン３３とインナ
ーリード３５あるいは半導体チップ３７とはワイヤーボ
ンディング法により接続されているが、他の接続方法、
例えば、バンプ法などにより接続することもできる。2. Description of the Related Art A conventional composite lead frame is, for example,
As shown in FIG. 3, a semiconductor chip mounting substrate 34 having a signal line 33 formed on an insulating substrate 32 is disposed on the island 31 of the lead frame including the island and the lead. It has a structure in which an external conduction terminal portion Ta is connected to an inner lead 35 by a bonding wire 36a. In addition,
Terminal part Tb for conducting the semiconductor chip of signal line 33
Is a semiconductor chip 37 by a bonding wire 36b.
It is connected to the. In this case, the signal line 33 and the inner lead 35 or the semiconductor chip 37 are connected by a wire bonding method.
For example, connection can be made by a bump method or the like.
【０００３】ところで、近年、半導体チップの高集積化
に伴い、複合リードフレームのリードが多ピン化し、特
にインナーリードピッチがファイン化している。それに
対応して、複合リードフレームの半導体チップ搭載用基
板上に形成される信号線ピッチもファイン化し、リード
間隔が非常に狭まってきている。このため、信号線間で
クロストークノイズが発生し問題となっている。特に、
半導体チップの動作速度を向上させるために、半導体チ
ップとして、動作周波数が３０ＭＨｚのものからより高
周波にシフトした６６ＭＨｚのものも使用されるように
なり、更に１００ＭＨｚ以上のものまでも使用すること
が予想されるため、クロストークノイズの問題を解決す
ることが強く要請されている。In recent years, with the increase in the degree of integration of semiconductor chips, the number of leads of a composite lead frame has increased, and the inner lead pitch has become finer. Correspondingly, the pitch of signal lines formed on the semiconductor chip mounting substrate of the composite lead frame has become finer, and the lead interval has become extremely narrow. For this reason, crosstalk noise occurs between the signal lines, which is a problem. Especially,
In order to improve the operation speed of the semiconductor chip, a semiconductor chip whose operating frequency is shifted from 30 MHz to a higher frequency of 66 MHz will be used as a semiconductor chip, and it is expected that a semiconductor chip of 100 MHz or more will be used. Therefore, there is a strong demand for solving the problem of crosstalk noise.
【０００４】クロストークノイズを低減させる方法とし
ては、信号ラインのライン間隔を単に拡げることが考え
られる。しかし、これでは信号ラインピッチのファイン
化並びにリードの多ピン化という要請に反する。As a method for reducing the crosstalk noise, it is conceivable to simply increase the line interval between signal lines. However, this goes against the demand for finer signal line pitches and more leads.
【０００５】このため、従来においては、図４に示すよ
うに、信号層４１の下方に絶縁層４２を介して広い領域
を有するグランド層４３を設けた構造（マイクロストリ
ップライン構造）を半導体チップ搭載用基板に具現化す
ることがなされている。また、図５に示すように、信号
ライン４１を絶縁層４２及び４４を介してグランド層４
３及び４５で挟み込んだ構造（ストリップライン構造）
を半導体チップ搭載用基板に具現化することがなされて
いる。更に、図６に示すように、同一平面上において信
号ライン４１とグランドライン４６とを交互に配設した
構造（コプレナ構造）を半導体チップ搭載用基板に具現
化することもなされている。For this reason, conventionally, as shown in FIG. 4, a structure in which a ground layer 43 having a wide area is provided below a signal layer 41 via an insulating layer 42 (microstrip line structure) is mounted on a semiconductor chip. It is embodied in a substrate for use. As shown in FIG. 5, the signal line 41 is connected to the ground layer 4 via insulating layers 42 and 44.
Structure sandwiched between 3 and 45 (strip line structure)
Has been embodied in a semiconductor chip mounting substrate. Further, as shown in FIG. 6, a structure in which signal lines 41 and ground lines 46 are alternately arranged on the same plane (coplanar structure) may be embodied in a semiconductor chip mounting substrate.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、半導体
チップ搭載用基板を図４や図５に示すようなマイクロス
トリップライン構造あるいはストリップライン構造とし
た場合には、リードフレームの多ピン化や信号ラインの
ファインピッチ化には構造的に対応できるが、信号ライ
ン間の間隔は狭いままであり、従って、クロストークノ
イズの発生を大きく低減することに限界があるという問
題があった。However, when the semiconductor chip mounting substrate has a microstrip line structure or a strip line structure as shown in FIGS. 4 and 5, the number of pins of the lead frame is increased and the number of signal lines is reduced. Although it is possible to structurally cope with the fine pitch, there is a problem that the interval between signal lines remains narrow, and thus there is a limit in greatly reducing the occurrence of crosstalk noise.
【０００７】また、半導体チップ搭載用基板を図６に示
すようなコプレナ構造とした場合には、信号ライン間隔
は２倍程度に拡がってしまうために、信号ラインのファ
インピッチ化の要請には十分に応えられないという問題
があった。Further, when the semiconductor chip mounting substrate has a coplanar structure as shown in FIG. 6, the signal line interval becomes about twice as large, which is sufficient for the demand for fine pitch of the signal lines. There was a problem that can not respond to.
【０００８】本発明は、以上のような従来技術の問題点
を解決しようとするものであり、複合リードフレームの
半導体チップ搭載用基板を、リードフレームの多ピン化
や半導体チップ搭載用基板の信号線ピッチのファイン化
に対して構造的に対応できるようにし且つクロストーク
ノイズを大幅に低減できるようにすることを目的とす
る。An object of the present invention is to solve the above-mentioned problems of the prior art, and to reduce the number of pins of the lead frame or the signal of the semiconductor chip mounting substrate by changing the substrate for mounting the semiconductor chip of the composite lead frame. It is an object of the present invention to structurally cope with a finer line pitch and to significantly reduce crosstalk noise.
【０００９】[0009]
【課題を解決するための手段】本発明者らは、コプレナ
構造とマイクロストリップライン構造又はストリップラ
イン構造とを半導体チップ搭載用基板に同時に具現化す
ることにより上述の目的が達成できること、則ち、基板
上の信号ラインを一つおきにバイアホールにより下方の
層へ導き、基板表面上の信号ラインを間引いて間隔を拡
げ、その部分にグランドラインを下方の層からバイアホ
ールで導くことにより、信号ラインのピッチを拡げるこ
となくクロストークノイズを低減させることが可能であ
ることを見出し、本発明を完成させるに至った。Means for Solving the Problems The present inventors have realized that the above object can be achieved by simultaneously realizing a coplanar structure and a microstrip line structure or a strip line structure on a substrate for mounting a semiconductor chip. By guiding every other signal line on the board to the lower layer with via holes, thinning out the signal lines on the substrate surface to widen the gap, and guiding the ground line to that part from the lower layer with via holes, the signal The present inventors have found that it is possible to reduce crosstalk noise without increasing the line pitch, and have completed the present invention.
【００１０】則ち、本発明は、第１の絶縁層、グランド
層及び第２の絶縁層が順次積層された積層絶縁層の第１
の絶縁層側の表面に半導体チップ搭載部と複数の上層信
号ラインとを有する半導体チップ搭載用基板において：
上層信号ラインが、基板周縁部において外部導通用ター
ミナル部を有し、且つ半導体チップ搭載部の周辺部にお
いて半導体チップ導通用ターミナル部を有しており；少
なくとも一つの上層信号ラインは、その外部導通用ター
ミナル部と半導体チップ導通用ターミナル部とに、積層
絶縁層を貫通するようにそれぞれ形成された第１のビア
ホールと第２のビアホールとにより積層絶縁層の第２の
絶縁層側の裏面に引回され、その裏面上で下層信号ライ
ンを形成しており；積層絶縁層の第１の絶縁層側の表面
の第１のビアホールと第２のビアホールとの間にグラン
ドラインが形成されており；そして該グランドラインと
グランド層とは第１のビアホールと第２のビアホールと
の間で、第１の絶縁層を貫通するように設けられた第３
のビアホールと第４のビアホールとを介して導通してい
ることを特徴とする半導体チップ搭載用基板を提供す
る。That is, the present invention relates to a first insulating layer having a first insulating layer, a ground layer, and a second insulating layer sequentially stacked.
In a semiconductor chip mounting substrate having a semiconductor chip mounting portion and a plurality of upper signal lines on the surface on the insulating layer side of:
The upper signal line has a terminal portion for external conduction at a peripheral portion of the substrate and a terminal portion for semiconductor chip conduction at a periphery of the semiconductor chip mounting portion; A first via hole and a second via hole are formed in the common terminal portion and the semiconductor chip conduction terminal portion so as to penetrate the laminated insulating layer, respectively, and are drawn to the back surface of the laminated insulating layer on the second insulating layer side. Turning, forming a lower signal line on the back surface; a ground line is formed between the first via hole and the second via hole on the surface of the laminated insulating layer on the first insulating layer side; The ground line and the ground layer are provided between the first via hole and the second via hole so as to penetrate the first insulating layer.
A semiconductor chip mounting substrate, which is electrically connected via the via hole and the fourth via hole.
【００１１】[0011]
【作用】本発明の半導体チップ搭載用基板において、少
なくとも一つの上層信号ラインは、その外部導通用ター
ミナル部と半導体チップ導通用ターミナル部とに形成さ
れた二つのバイアホールで、積層絶縁層の裏面に引回さ
れ、下層信号ラインを形成する。従って、積層絶縁層の
表面において、それら二つのバイアホールの間には上層
信号ラインが存在しないことになり、隣接する上層信号
ラインの間隔が広くなる。しかも、その部分にはグラン
ドラインが形成されており、更に、上層信号ラインの下
方には、グランドラインとバイアホールにより導通して
いる広い領域のグランド層が形成されている。よって、
表面の上層信号ラインは、マイクロストリップライン構
造とコプレナ構造との二つの構造を同時に満足するよう
になる。この場合、複数の信号ラインを一つおきにこの
ような構造とすることが半導体装置全体のクロストーク
ノイズの低減のために好ましい。In the semiconductor chip mounting substrate according to the present invention, at least one upper signal line is formed by two via holes formed in the external conduction terminal portion and the semiconductor chip conduction terminal portion, and is formed on the back surface of the laminated insulating layer. To form a lower signal line. Therefore, on the surface of the laminated insulating layer, there is no upper signal line between the two via holes, and the interval between adjacent upper signal lines becomes wider. In addition, a ground line is formed at that portion, and a ground layer in a wide area that is electrically connected to the ground line and the via hole is formed below the upper signal line. Therefore,
The upper signal line on the surface simultaneously satisfies the two structures of the microstrip line structure and the coplanar structure. In this case, it is preferable that every other signal line has such a structure in order to reduce crosstalk noise of the entire semiconductor device.
【００１２】一方、上層信号ラインが裏面に引回されて
形成される下層信号ラインは、絶縁層を介して広い領域
のグランド層上に形成されていることになり、マイクロ
ストリップ構造を満足するようになる。複数の下層信号
ラインが形成された場合には、それらのライン間隔が広
くなっている。On the other hand, the lower signal line formed by laying the upper signal line on the back surface is formed on the ground layer in a wide area via the insulating layer, so as to satisfy the microstrip structure. become. When a plurality of lower signal lines are formed, their line intervals are widened.
【００１３】従って、本発明の半導体チップ搭載用基板
によれば、信号ラインのピッチと間隔とを拡げることな
くクロストークノイズを大きく低減させることが可能と
なる。Therefore, according to the semiconductor chip mounting substrate of the present invention, it is possible to greatly reduce crosstalk noise without increasing the pitch and interval of signal lines.
【００１４】更に、裏面の下層信号ラインの下に、更に
絶縁層、つづいてグランド層を設けた構造とすることに
より、下層信号ラインをその両側から絶縁層を介して二
つのグランド層で挟むことができる。これにより、下層
信号ラインについてはストリップライン構造となり、ク
ロストークノイズを、更に低減させることが可能とな
る。Further, by providing a structure in which an insulating layer and a ground layer are further provided below the lower signal line on the back surface, the lower signal line is sandwiched between two ground layers via the insulating layer from both sides thereof. Can be. As a result, the lower signal line has a strip line structure, and crosstalk noise can be further reduced.
【００１５】[0015]
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。なお、図において同じ番号は同じ又は同等の構成要
素を示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. In the drawings, the same numbers indicate the same or equivalent components.
【００１６】図１（ａ）は、本発明の半導体チップ搭載
用基板の好ましい実施例の部分平面図であり、同図
（ｂ）はｘ−ｘ（折線）断面図である。同図に示すよう
に、本発明の半導体チップ搭載用基板は、第１の絶縁層
１とグランド層２と第２の絶縁層３とが順次積層された
積層絶縁層４の第１の絶縁層側の表面に、半導体チップ
搭載部Ａと複数の上層信号ライン５とを有する（図１
（ｂ））。この上層信号ライン５は、基板周縁部におい
て外部導通用ターミナル部Ｔａを構成し、半導体チップ
搭載部の周辺部において半導体チップ導通用ターミナル
部Ｔｂを構成する（図１（ａ））。FIG. 1A is a partial plan view of a preferred embodiment of a semiconductor chip mounting substrate according to the present invention, and FIG. 1B is a sectional view taken along line xx (a broken line). As shown in the figure, the substrate for mounting a semiconductor chip of the present invention has a first insulating layer of a laminated insulating layer 4 in which a first insulating layer 1, a ground layer 2, and a second insulating layer 3 are sequentially laminated. 1 has a semiconductor chip mounting portion A and a plurality of upper signal lines 5 (FIG. 1).
(B)). The upper signal line 5 forms a terminal portion Ta for external conduction at a peripheral portion of the substrate and a terminal portion Tb for semiconductor chip conduction at a peripheral portion of the semiconductor chip mounting portion (FIG. 1A).
【００１７】図１の態様の半導体チップ搭載用基板にお
いて、複数の上層信号ライン５には、そのパターン形状
の点から、一つおきに信号ライン５ａと信号ライン５ｂ
との二種に分けられ、信号ライン５ａの外部導通用ター
ミナル部Ｔａと半導体チップ導通用ターミナル部Ｔｂと
に、積層絶縁層４を貫通するように、それぞれ第１のビ
アホールＶｈ１と第２のビアホールＶｈ２とが形成され
ている。そして、信号ライン５ａは、これらのビアホー
ルＶｈ１及びＶｈ２により積層絶縁層４の裏面に引回さ
れ、裏面の第１のビアホールＶｈ１と第２のビアホール
Ｖｈ２との間は下層信号ライン６が形成されている。従
って、積層絶縁層４の表面の第１のビアホールＶｈ１と
第２のビアホールＶｈ２との間には、上層信号ラインが
存在しなくなる。また、信号ライン５ａと下層信号ライ
ン６とは、第１のビアホールＶｈ１と第２のビアホール
Ｖｈ２とにより連続したものとなる。In the semiconductor chip mounting board of the embodiment shown in FIG. 1, every other signal line 5a and 5b
The first via hole Vh1 and the second via hole are respectively provided in the external conduction terminal portion Ta and the semiconductor chip conduction terminal portion Tb of the signal line 5a so as to penetrate the laminated insulating layer 4. Vh2 is formed. The signal line 5a is routed to the back surface of the laminated insulating layer 4 by these via holes Vh1 and Vh2, and a lower signal line 6 is formed between the first via hole Vh1 and the second via hole Vh2 on the back surface. I have. Therefore, the upper signal line does not exist between the first via hole Vh1 and the second via hole Vh2 on the surface of the laminated insulating layer 4. Further, the signal line 5a and the lower signal line 6 are continuous by the first via hole Vh1 and the second via hole Vh2.
【００１８】また、積層絶縁層４の表面の第１のビアホ
ールＶｈ１と第２のビアホールＶｈ２との間には、上層
信号ラインに代わってグランドライン７が形成されてお
り、このグランドライン７は、第１の絶縁層１と第２の
絶縁層４との間に広い面積で形成されているグランド層
２と、第３のバイアホールＶｈ３と第４のバイアホール
Ｖｈ４を介して接続されている。また、グランド層２
は、第５のビアホールＶｈ５と第６のビアホールＶｈ６
とにより、それぞれ外部導通用ターミナルＴａＧと半導
体チップ導通用ターミナルＴｂＧに接続されている。A ground line 7 is formed between the first via hole Vh1 and the second via hole Vh2 on the surface of the laminated insulating layer 4 instead of the upper signal line. The ground layer 2 having a large area formed between the first insulating layer 1 and the second insulating layer 4 is connected via a third via hole Vh3 and a fourth via hole Vh4. Also, ground layer 2
Are the fifth via hole Vh5 and the sixth via hole Vh6.
, And are connected to the external conduction terminal TaG and the semiconductor chip conduction terminal TbG, respectively.
【００１９】このように、図１の半導体チップ搭載用基
板には、上層信号ライン５ｂに関しては、そのライン間
にグランドライン７が形成されているのでコプレナ構造
が実現されている。同時に、第１の絶縁層１を介して上
層信号ライン５ａ、５ｂの下には広い面積を有するグラ
ンド層２が形成されているので、マイクロストリップ構
造も実現されている。As described above, since the ground line 7 is formed between the upper signal lines 5b in the semiconductor chip mounting substrate of FIG. 1, a coplanar structure is realized. At the same time, since the ground layer 2 having a large area is formed under the upper signal lines 5a and 5b via the first insulating layer 1, a microstrip structure is realized.
【００２０】一方、下層信号ライン６については、ライ
ン間隔が上層信号ライン５ａ及び５ｂの外部導通用ター
ミナル部Ｔａにおけるライン間隔に比べ広くなってお
り、しかも、下層信号ライン６は第２の絶縁層３を介し
てグランド層２の下に形成されているので、マイクロス
トリップライン構造が実現されていることになる。On the other hand, in the lower signal line 6, the line interval is wider than the line interval in the external conduction terminal portion Ta of the upper signal lines 5a and 5b, and the lower signal line 6 is connected to the second insulating layer. Since it is formed below the ground layer 2 with the intermediary 3 interposed, a microstrip line structure is realized.
【００２１】従って、図１の半導体チップ搭載用基板
は、表面の外部導通用ターミナル部Ｔａと半導体チップ
導通用ターミナル部Ｔｂにおいて信号ラインピッチとラ
イン間隔とを拡げることなくクロストークノイズを大き
く低減させることができる。よって、クロストークノイ
ズの問題を生じさせることなく信号ラインピッチのファ
イン化に対応することができる。Therefore, the semiconductor chip mounting substrate of FIG. 1 greatly reduces crosstalk noise without increasing the signal line pitch and the line interval at the external conduction terminal Ta and the semiconductor chip conduction terminal Tb on the surface. be able to. Therefore, it is possible to cope with finer signal line pitches without causing the problem of crosstalk noise.
【００２２】図２は、図１の半導体チップ搭載用基板の
下層信号ライン６の下に、更に絶縁層８及びグランド層
９を形成した態様の断面図である。なお、この態様の平
面図は図１（ａ）と同じである。この態様においては、
下層信号ライン６がその両側から二つの絶縁層３及び８
を介して二つのグランド層２及び９に挟まれているの
で、下層信号ライン６についてはストリップライン構造
が実現されていることになり、クロストークノイズを更
に低減させることができる。FIG. 2 is a sectional view of an embodiment in which an insulating layer 8 and a ground layer 9 are further formed below the lower signal line 6 of the semiconductor chip mounting substrate of FIG. The plan view of this embodiment is the same as FIG. In this embodiment,
The lower signal line 6 includes two insulating layers 3 and 8 from both sides thereof.
Is interposed between the two ground layers 2 and 9, so that the lower signal line 6 has a strip line structure, and crosstalk noise can be further reduced.
【００２３】ところで、クロストークノイズは、信号ラ
イン同士の互いに隣接している長さに大きく異存し、そ
の長さが長くなるほどクロストークノイズの発生が大き
くなることが知られている。従って、上層信号ライン５
ａ及び５ｂの外部導通用ターミナル部Ｔａと半導体チッ
プ導通用ターミナル部Ｔｂにおいては、信号ライン間に
グランドラインが存在せず、しかもその間隔ｔが狭いの
で、その部分でのクロストークノイズの発生が問題とな
ることも考えられる。しかし、通常、外部導通用ターミ
ナル部Ｔａ及び半導体チップ導通用ターミナル部Ｔｂの
長さは非常に短いので、それらの部分でのクロストーク
ノイズの発生の問題は、実質的に考慮する必要がない。
特に、外部導通用ターミナル部Ｔａと半導体チップ導通
用ターミナル部Ｔｂの長さを、搭載する半導体チップの
動作波長よりも短くすると、その部分でのクロストーク
ノイズは実質的に発生しなくなる。It is known that crosstalk noise largely depends on the length of signal lines adjacent to each other, and the longer the length, the greater the occurrence of crosstalk noise. Therefore, the upper signal line 5
In the external conduction terminal section Ta and the semiconductor chip conduction terminal section Tb of 5a and 5b, there is no ground line between the signal lines and the interval t is narrow, so that crosstalk noise is generated at those portions. It can be a problem. However, since the lengths of the external conduction terminal section Ta and the semiconductor chip conduction terminal section Tb are usually very short, it is not necessary to substantially consider the problem of the occurrence of crosstalk noise in those sections.
In particular, when the lengths of the external conduction terminal section Ta and the semiconductor chip conduction terminal section Tb are shorter than the operating wavelength of the semiconductor chip to be mounted, crosstalk noise is substantially not generated at those sections.
【００２４】本発明の半導体チップ搭載用基板は、公知
のフォトリソグラフ法などを利用することにより製造す
ることができる。例えば、図２の半導体チップ搭載用基
板は以下に示すように製造することができる。The substrate for mounting a semiconductor chip of the present invention can be manufactured by utilizing a known photolithography method or the like. For example, the semiconductor chip mounting substrate of FIG. 2 can be manufactured as described below.
【００２５】まず、両面に１０μ厚のＣｕが張付けられ
た０．４ｍｍ厚の絶縁性基板（例えば、ガラスエポキシ
基板、ビスマレイミドトリアジン樹脂基板、テフロン基
板アクリル樹脂等）の片面のＣｕをフォトリソグラフ法
により下層信号ラインにパターニングする。First, Cu on one side of an insulating substrate of 0.4 mm thickness (eg, a glass epoxy substrate, a bismaleimide triazine resin substrate, a Teflon substrate acrylic resin, etc.) having 10 μ thickness of Cu adhered to both surfaces is obtained by photolithography. To pattern the lower signal lines.
【００２６】次に、パターニングした下層信号ラインの
上にフォトレジスト層を形成することにより、約２０μ
ｍ厚の第２の絶縁層を形成し、更に第１のビアホールと
第２のビアホールに該当する部分を、約１００μｍ程度
の径のホールが開孔するようにパターニングする。Next, by forming a photoresist layer on the patterned lower signal line, a photoresist layer of about 20 μm is formed.
A second insulating layer having a thickness of m is formed, and a portion corresponding to the first via hole and the second via hole is patterned so that a hole having a diameter of about 100 μm is opened.
【００２７】次に、全面に無電解Ｃｕメッキ、電解Ｃｕ
メッキを施しグランド層を形成し、金属層を形成する。
その後、レジストフィルムを用いてビアホールの外周部
の金属層をエッチングにより除去する。レジストフィル
ムは、エッチング後に取り除く。Next, electroless Cu plating, electrolytic Cu plating
A ground layer is formed by plating, and a metal layer is formed.
Thereafter, the metal layer on the outer peripheral portion of the via hole is removed by etching using a resist film. The resist film is removed after the etching.
【００２８】次に、そのグランド層上にフォトレジスト
層を形成し、そのフォトレジスト層の第１〜第６のビア
ホールに該当する部分を約１００μｍ程度の径のホール
が開孔するようにパターニングすることにより、約２０
μｍ厚の第１の絶縁層を形成する。Next, a photoresist layer is formed on the ground layer, and a portion corresponding to the first to sixth via holes of the photoresist layer is patterned so that a hole having a diameter of about 100 μm is opened. About 20
A first insulating layer having a thickness of μm is formed.
【００２９】次に、全面に無電解Ｃｕメッキ、電解Ｃｕ
メッキを施してホール内部に導電層を形成することによ
り、それぞれのビアホールを完成させ、同時に第１の絶
縁層の表面に銅層を形成する。そしてこの銅層をフォト
リソグラフ法により上層信号ラインとグランドラインと
にパターニングする。これにより、図２に示す半導体チ
ップ搭載用基板が得られる。Next, electroless Cu plating and electrolytic Cu
Each via hole is completed by plating to form a conductive layer inside the hole, and at the same time, a copper layer is formed on the surface of the first insulating layer. Then, this copper layer is patterned into an upper signal line and a ground line by a photolithographic method. As a result, the semiconductor chip mounting substrate shown in FIG. 2 is obtained.
【００３０】なお、上層信号ラインや下層信号ラインの
耐腐食性と導電性とを高めるために、その表面に、ニッ
ケル／Ａｕめっき膜を形成することが好ましい。In order to enhance the corrosion resistance and conductivity of the upper signal line and the lower signal line, it is preferable to form a nickel / Au plating film on the surface thereof.
【００３１】[0031]
【発明の効果】本発明の半導体チップ搭載用基板によれ
ば、リードフレームの多ピン化や半導体チップ搭載用基
板の信号線ピッチのファイン化に対して構造的に対応で
き、且つクロストークノイズも大きく低減できる。According to the semiconductor chip mounting substrate of the present invention, it is possible to structurally cope with an increase in the number of pins of the lead frame and a finer signal line pitch of the semiconductor chip mounting substrate, and the crosstalk noise is reduced. It can be greatly reduced.
【図１】本発明の半導体チップ搭載用基板の好ましい実
施例の平面図（図１（ａ））と断面図（図１（ｂ））で
ある。FIG. 1 is a plan view (FIG. 1A) and a cross-sectional view (FIG. 1B) of a preferred embodiment of a semiconductor chip mounting substrate of the present invention.
【図２】本発明の半導体チップ搭載用基板の別の実施例
の概略断面図である。FIG. 2 is a schematic sectional view of another embodiment of the semiconductor chip mounting substrate of the present invention.
【図３】従来の複合リードフレームの断面図である。FIG. 3 is a sectional view of a conventional composite lead frame.
【図４】信号ラインについて、マイクロストリップライ
ン構造となっている従来の半導体チップ搭載用基板の断
面図である。FIG. 4 is a cross-sectional view of a conventional semiconductor chip mounting substrate having a microstrip line structure for signal lines.
【図５】信号ラインについて、ストリップライン構造と
なっている従来の半導体チップ搭載用基板の断面図であ
る。FIG. 5 is a cross-sectional view of a conventional semiconductor chip mounting substrate having a strip line structure for signal lines.
【図６】信号ラインについて、コプレナ構造となってい
る従来の半導体チップ搭載用基板の断面図である。FIG. 6 is a cross-sectional view of a conventional semiconductor chip mounting substrate having a coplanar structure for signal lines.
１ 第１の絶縁層 ２ グランド層 ３ 第２の絶縁層 ４ 積層絶縁層 ５ 上層信号ライン ６ 下層信号ライン ７ グランドライン ８ 絶縁層 ９ グランド層 Ｔａ 外部導通用ターミナル部 Ｔｂ 半導体チップ導通用ターミナル部 REFERENCE SIGNS LIST 1 first insulating layer 2 ground layer 3 second insulating layer 4 laminated insulating layer 5 upper signal line 6 lower signal line 7 ground line 8 insulating layer 9 ground layer Ta external conduction terminal section Tb semiconductor chip conduction terminal section
Claims (3)
縁層が順次積層された積層絶縁層の第１の絶縁層側の表
面に半導体チップ搭載部と複数の上層信号ラインとを有
する半導体チップ搭載用基板において：上層信号ライン
が、基板周縁部において外部導通用ターミナル部を有
し、且つ半導体チップ搭載部の周辺部において半導体チ
ップ導通用ターミナル部を有しており；少なくとも一つ
の上層信号ラインは、その外部導通用ターミナル部と半
導体チップ導通用ターミナル部とに、積層絶縁層を貫通
するようにそれぞれ形成された第１のビアホールと第２
のビアホールとにより積層絶縁層の第２の絶縁層側の裏
面に引回され、その裏面上で下層信号ラインを形成して
おり；積層絶縁層の第１の絶縁層側の表面の第１のビア
ホールと第２のビアホールとの間にグランドラインが形
成されており；そして該グランドラインとグランド層と
は第１のビアホールと第２のビアホールとの間で、第１
の絶縁層を貫通するように設けられた第３のビアホール
と第４のビアホールとを介して導通していることを特徴
とする半導体チップ搭載用基板。1. A semiconductor chip mounting portion and a plurality of upper signal lines are provided on a surface on a first insulating layer side of a laminated insulating layer in which a first insulating layer, a ground layer, and a second insulating layer are sequentially laminated. In the semiconductor chip mounting substrate: the upper signal line has an external conduction terminal portion at a peripheral portion of the substrate and has a semiconductor chip conduction terminal portion at a peripheral portion of the semiconductor chip mounting portion; at least one upper layer The signal line has a first via hole and a second via hole formed respectively in the external conduction terminal portion and the semiconductor chip conduction terminal portion so as to penetrate the laminated insulating layer.
Vias on the back surface of the laminated insulating layer on the side of the second insulating layer to form lower signal lines on the back surface; the first of the surface of the laminated insulating layer on the side of the first insulating layer is A ground line is formed between the via hole and the second via hole; and the ground line and the ground layer form a first line between the first via hole and the second via hole.
A semiconductor chip mounting substrate, which is electrically connected via a third via hole and a fourth via hole provided so as to penetrate through the insulating layer.
いて、上層信号ラインとグランドラインとが交互に配設
されている請求項１記載の半導体チップ搭載用基板。2. The semiconductor chip mounting board according to claim 1, wherein upper signal lines and ground lines are alternately arranged on the surface of the laminated insulating layer on the first insulating layer side.
グランド層が順次形成されている請求項１又は２記載の
半導体チップ搭載用基板。3. The substrate for mounting a semiconductor chip according to claim 1, further comprising an insulating layer and a ground layer sequentially formed below the lower signal line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152828A JP2961728B2 (en) | 1994-06-11 | 1994-06-11 | Substrate for mounting semiconductor chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152828A JP2961728B2 (en) | 1994-06-11 | 1994-06-11 | Substrate for mounting semiconductor chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335785A JPH07335785A (en) | 1995-12-22 |
| JP2961728B2 true JP2961728B2 (en) | 1999-10-12 |
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ID=15549032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6152828A Expired - Fee Related JP2961728B2 (en) | 1994-06-11 | 1994-06-11 | Substrate for mounting semiconductor chips |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961728B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936059B1 (en) * | 2007-02-20 | 2011-05-03 | Altera Corporation | Lead frame packaging technique with reduced noise and cross-talk |
-
1994
- 1994-06-11 JP JP6152828A patent/JP2961728B2/en not_active Expired - Fee Related
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|---|---|
| JPH07335785A (en) | 1995-12-22 |
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