JP2953449B2 - 光半導体素子及びその製造方法 - Google Patents
光半導体素子及びその製造方法Info
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- JP2953449B2 JP2953449B2 JP9341968A JP34196897A JP2953449B2 JP 2953449 B2 JP2953449 B2 JP 2953449B2 JP 9341968 A JP9341968 A JP 9341968A JP 34196897 A JP34196897 A JP 34196897A JP 2953449 B2 JP2953449 B2 JP 2953449B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体内部に回折格
子を有する光半導体素子及びその製造方法に関し、特
に、半導体内部に回折格子を有する分布帰還型半導体レ
ーザ(Distributed Feedback Laser diode :ＤＦＢ−Ｌ
Ｄ) に関する。
子を有する光半導体素子及びその製造方法に関し、特
に、半導体内部に回折格子を有する分布帰還型半導体レ
ーザ(Distributed Feedback Laser diode :ＤＦＢ−Ｌ
Ｄ) に関する。
【０００２】
【従来の技術】本発明は、半導体内部に回折格子を有す
る光半導体素子に広く適用される技術であるが、以下、
分布帰還型半導体レーザを用いて従来の技術及び本発明
を説明する。単一軸モードで発振する分布帰還型半導体
レーザは、光ファイバ通信に広く用いられるようになっ
てきている。然しながら、デジタル光ファイバ通信に用
いる分布帰還型半導体レーザでは大容量の情報を長距離
伝送する必要性から、より高い単一軸モード性と高い光
出力の両方が求められており、また、光ＣＡＴＶに用い
るアナログ用の分布帰還型半導体レーザではより低い相
互変調歪特性と、より高い光出力との両立が求められ
る。
る光半導体素子に広く適用される技術であるが、以下、
分布帰還型半導体レーザを用いて従来の技術及び本発明
を説明する。単一軸モードで発振する分布帰還型半導体
レーザは、光ファイバ通信に広く用いられるようになっ
てきている。然しながら、デジタル光ファイバ通信に用
いる分布帰還型半導体レーザでは大容量の情報を長距離
伝送する必要性から、より高い単一軸モード性と高い光
出力の両方が求められており、また、光ＣＡＴＶに用い
るアナログ用の分布帰還型半導体レーザではより低い相
互変調歪特性と、より高い光出力との両立が求められ
る。
【０００３】現在実用化されている一般的な分布帰還型
半導体レーザは、活性層の下部もしくは上部に均一な回
折格子を形成し、それを異なった組成で埋め込み、導波
路に周期的な屈折率の変動をもたらすことで、各モード
間の閾値利得差を得る構成となっている。そして高い単
一軸モード特性を得るためには、回折格子の位相を共振
器内部でπだけずらす、いわゆるλ／４シフト構造を有
する回折格子を用いることが一般的であり、λ／４シフ
ト構造で高い単一軸モード性を保ったまま高い光出力を
得るためには、両端面での回折格子の位相を制御する必
要がある( 例えば、IEEEJOURNAL QUANTUM ELECTRONICS.
Vol.QE-22,No.7 july 1986 pp1042〜1051 参照）。
半導体レーザは、活性層の下部もしくは上部に均一な回
折格子を形成し、それを異なった組成で埋め込み、導波
路に周期的な屈折率の変動をもたらすことで、各モード
間の閾値利得差を得る構成となっている。そして高い単
一軸モード特性を得るためには、回折格子の位相を共振
器内部でπだけずらす、いわゆるλ／４シフト構造を有
する回折格子を用いることが一般的であり、λ／４シフ
ト構造で高い単一軸モード性を保ったまま高い光出力を
得るためには、両端面での回折格子の位相を制御する必
要がある( 例えば、IEEEJOURNAL QUANTUM ELECTRONICS.
Vol.QE-22,No.7 july 1986 pp1042〜1051 参照）。
【０００４】またアナログ用には、より高い光出力を得
るため均一回折格子を用い、前方端面に無反射膜を、後
方端面に高反射多層膜をコーティングすることが多い。
この場合、閾値利得差や相互変調歪特性に大きな影響を
与える軸方向の光強度分布は、後方端面の回折格子の位
相に極めて強く依存していることが知られている（例え
ば特開平９−６４４５６号参照）。すなわち発振モード
の閾値利得差、Ｉ−Ｌ曲線のリニアリティ及び閾値、ス
ロープ効率等の特性は回折格子の端面位相に強く依存し
ている。従ってこのような光半導体素子では、回折格子
端面の位相制御が重要な問題となる。
るため均一回折格子を用い、前方端面に無反射膜を、後
方端面に高反射多層膜をコーティングすることが多い。
この場合、閾値利得差や相互変調歪特性に大きな影響を
与える軸方向の光強度分布は、後方端面の回折格子の位
相に極めて強く依存していることが知られている（例え
ば特開平９−６４４５６号参照）。すなわち発振モード
の閾値利得差、Ｉ−Ｌ曲線のリニアリティ及び閾値、ス
ロープ効率等の特性は回折格子の端面位相に強く依存し
ている。従ってこのような光半導体素子では、回折格子
端面の位相制御が重要な問題となる。
【０００５】次に従来のＤＦＢ−ＬＤの製造方法につい
て説明する。λ／４シフトＤＦＢ−ＬＤの場合には、ｎ
−ＩｎＰ基板上にλ／４シフト位置を示すマーカをホト
リソグラフとエッチングで形成する。マーカの幅は5μm
，深さは3μm 程度とする。そしてこのマーカに合わせ
て位相シフト膜を形成し、干渉露光法とウェットエッチ
ングを用いて回折格子を形成する。
て説明する。λ／４シフトＤＦＢ−ＬＤの場合には、ｎ
−ＩｎＰ基板上にλ／４シフト位置を示すマーカをホト
リソグラフとエッチングで形成する。マーカの幅は5μm
，深さは3μm 程度とする。そしてこのマーカに合わせ
て位相シフト膜を形成し、干渉露光法とウェットエッチ
ングを用いて回折格子を形成する。
【０００６】次に有機金属気相成長法（ＭＯＶＰＥ法）
等で、ｎ−ＩｎＧａＡｓＰガイド層，ノンドープのＩｎ
ＧａＡｓＰ系ＭＯＷ活性層，ｐ−ＩｎＰクラッド層を形
成する。次いでホトリソグラフとウェットエッチングで
活性層幅1.5μm の導波路を形成した後、液相成長法等
で活性層の上部以外のところにｐ−ＩｎＰとｎ−ＩｎＰ
からなるブロック相を成長し、最後に全体をｐ−ＩｎＰ
で埋め込み成長し、コンタクト層であるｐ−ＩｎＧａＡ
ｓを成長する。
等で、ｎ−ＩｎＧａＡｓＰガイド層，ノンドープのＩｎ
ＧａＡｓＰ系ＭＯＷ活性層，ｐ−ＩｎＰクラッド層を形
成する。次いでホトリソグラフとウェットエッチングで
活性層幅1.5μm の導波路を形成した後、液相成長法等
で活性層の上部以外のところにｐ−ＩｎＰとｎ−ＩｎＰ
からなるブロック相を成長し、最後に全体をｐ−ＩｎＰ
で埋め込み成長し、コンタクト層であるｐ−ＩｎＧａＡ
ｓを成長する。
【０００７】このウェハに電極を形成するには、λ／４
シフト位置をウェハ表面に転写する必要がある。λ／４
シフト位置がチップ中央に正確な位置に設定されなけれ
ば単一モード性が劣化するからである。そこで選択エッ
チングにより基板までエッチングを施し、λ／４シフト
位置マーカを露出させ、このマーカに目合わせをしてウ
ェハ表面にλ／４シフト位置を示す基準マーカを形成す
る。以降の高速用のメサ形成，コンタクト用の窓形成，
電極金属のパターンニング等の電極形成プロセスは、こ
のウェハ表面上の基準マーカを用いて実施して行く。
シフト位置をウェハ表面に転写する必要がある。λ／４
シフト位置がチップ中央に正確な位置に設定されなけれ
ば単一モード性が劣化するからである。そこで選択エッ
チングにより基板までエッチングを施し、λ／４シフト
位置マーカを露出させ、このマーカに目合わせをしてウ
ェハ表面にλ／４シフト位置を示す基準マーカを形成す
る。以降の高速用のメサ形成，コンタクト用の窓形成，
電極金属のパターンニング等の電極形成プロセスは、こ
のウェハ表面上の基準マーカを用いて実施して行く。
【０００８】電極形成後のウェハは、基準マーカを基に
して、λ／４シフト位置をチップ中央に位置させるよう
ウェハ端部の劈開位置に傷入した後、劈開されバーにな
る。この場合劈開位置は位相シフト位置に対してのみの
位置決めで行われ、従って劈開面の回折格子の位相は全
くランダムになる。引き続き、各バーの端面に無反射コ
ートを施し、ペレッタイズして一つのλ／４シフトＤＦ
Ｂ−ＬＤが製造される。
して、λ／４シフト位置をチップ中央に位置させるよう
ウェハ端部の劈開位置に傷入した後、劈開されバーにな
る。この場合劈開位置は位相シフト位置に対してのみの
位置決めで行われ、従って劈開面の回折格子の位相は全
くランダムになる。引き続き、各バーの端面に無反射コ
ートを施し、ペレッタイズして一つのλ／４シフトＤＦ
Ｂ−ＬＤが製造される。
【０００９】均一回折格子の場合は特にマーカを設ける
ことなく、干渉露光とウェットエッチングで回折格子を
直接基板に形成する。その後の結晶成長はλ／４シフト
と同じであり、電極形成は回折格子の位相とは全く独立
に行われ、劈開は電極のパターンを認識してウェハ端部
の劈開位置に傷入れした後に実施され、バーになる。そ
して各バーの端面に無反射コートと高反射コートを施
し、ペレッタイズして一つのＤＦＢ−ＬＤが製造され
る。従来のＤＦＢ−ＬＤは上述のようにして製造され、
回折格子端面の位相制御が重要であるにも関わらず、λ
／４シフト回折格子を有する場合でも均一回折格子を有
する場合でも劈開面の回折格子の位相は全くランダムに
なる。
ことなく、干渉露光とウェットエッチングで回折格子を
直接基板に形成する。その後の結晶成長はλ／４シフト
と同じであり、電極形成は回折格子の位相とは全く独立
に行われ、劈開は電極のパターンを認識してウェハ端部
の劈開位置に傷入れした後に実施され、バーになる。そ
して各バーの端面に無反射コートと高反射コートを施
し、ペレッタイズして一つのＤＦＢ−ＬＤが製造され
る。従来のＤＦＢ−ＬＤは上述のようにして製造され、
回折格子端面の位相制御が重要であるにも関わらず、λ
／４シフト回折格子を有する場合でも均一回折格子を有
する場合でも劈開面の回折格子の位相は全くランダムに
なる。
【００１０】
【発明が解決しようとする課題】上記のように従来の半
導体内部に回折格子を有する光半導体素子では、回折格
子端面での位相が考慮されておらずランダムであるとい
う問題点があった。上述のように回折格子端面での位相
は、例えばＤＦＢ−ＬＤの特性に強い影響を与えるにも
関わらずランダムなため、製造歩留まりが上がらない、
主モードと副モードの閾値利得差が取れない、特性の均
一性が得られない、Ｉ−Ｌ曲線のリニアリティが制御で
きない等の問題が生じる。従って回折格子端面での位相
を制御する必要性があるが、例えば電子ビーム（ＥＢ）
露光法で、回折格子の位相を示すマーカを形成したとし
ても、そのマーカを利用し傷入れして劈開し、端面位相
を制御することはほぼ不可能に近い。その理由は通常の
光通信に用いられるＤＦＢレーザの回折格子のピッチ
は、0.2〜0.24μm程度であり、π／２の精度で回折格子
の位相を制御するためには、0.05μmのマーカの転写精
度と劈開位置精度とが必要になり、現実困難である。
導体内部に回折格子を有する光半導体素子では、回折格
子端面での位相が考慮されておらずランダムであるとい
う問題点があった。上述のように回折格子端面での位相
は、例えばＤＦＢ−ＬＤの特性に強い影響を与えるにも
関わらずランダムなため、製造歩留まりが上がらない、
主モードと副モードの閾値利得差が取れない、特性の均
一性が得られない、Ｉ−Ｌ曲線のリニアリティが制御で
きない等の問題が生じる。従って回折格子端面での位相
を制御する必要性があるが、例えば電子ビーム（ＥＢ）
露光法で、回折格子の位相を示すマーカを形成したとし
ても、そのマーカを利用し傷入れして劈開し、端面位相
を制御することはほぼ不可能に近い。その理由は通常の
光通信に用いられるＤＦＢレーザの回折格子のピッチ
は、0.2〜0.24μm程度であり、π／２の精度で回折格子
の位相を制御するためには、0.05μmのマーカの転写精
度と劈開位置精度とが必要になり、現実困難である。
【００１１】本発明はかかる問題点を解決するためにな
されたものであり、端面での回折格子の位相を所望の位
相に制御した光半導体素子及びその製造方法を提供する
ことを目的としている。
されたものであり、端面での回折格子の位相を所望の位
相に制御した光半導体素子及びその製造方法を提供する
ことを目的としている。
【００１２】
【課題を解決するための手段】本発明にかかる光半導体
素子は、半導体内部に回折格子を有し、その透過特性も
しくは反射特性を用いて波長の選択を行う光半導体素子
において、劈開されて当該光半導体素子が複数形成され
るウェハに、その横幅寸法の調整によって当該光半導体
素子の端面での前記回折格子の位相が決定される劈開用
Ｖ溝を備えたことを特徴とする。
素子は、半導体内部に回折格子を有し、その透過特性も
しくは反射特性を用いて波長の選択を行う光半導体素子
において、劈開されて当該光半導体素子が複数形成され
るウェハに、その横幅寸法の調整によって当該光半導体
素子の端面での前記回折格子の位相が決定される劈開用
Ｖ溝を備えたことを特徴とする。
【００１３】また半導体内部に回折格子を有し、その透
過特性もしくは反射特性を用いて波長の選択を行う光半
導体素子において、劈開されて分布帰還型半導体レーザ
が当該光半導体素子として複数形成されるウェハに、そ
の横幅寸法の調整によって当該分布帰還型半導体レーザ
の端面での前記回折格子の位相が決定される劈開用Ｖ溝
を備えたことを特徴とする。
過特性もしくは反射特性を用いて波長の選択を行う光半
導体素子において、劈開されて分布帰還型半導体レーザ
が当該光半導体素子として複数形成されるウェハに、そ
の横幅寸法の調整によって当該分布帰還型半導体レーザ
の端面での前記回折格子の位相が決定される劈開用Ｖ溝
を備えたことを特徴とする。
【００１４】また前記劈開用Ｖ溝は、前記回折格子を規
定するレジスト上の電子ビーム露光パターンの幅及び繰
り返し数に基づいてその横幅寸法が調整されて当該レジ
スト上に電子ビームで露光されて形成されることを特徴
とする。
定するレジスト上の電子ビーム露光パターンの幅及び繰
り返し数に基づいてその横幅寸法が調整されて当該レジ
スト上に電子ビームで露光されて形成されることを特徴
とする。
【００１５】また前記劈開用Ｖ溝は、前記光半導体素子
が複数形成される前記ウェハに、各光半導体素子ごとに
設けられることを特徴とする。
が複数形成される前記ウェハに、各光半導体素子ごとに
設けられることを特徴とする。
【００１６】さらに前記劈開用Ｖ溝は、前記光半導体素
子が複数形成される前記ウェハに、複数の光半導体素子
ごとに設けられることを特徴とする。
子が複数形成される前記ウェハに、複数の光半導体素子
ごとに設けられることを特徴とする。
【００１７】本発明の光半導体素子の製造方法は、電子
ビーム露光法で回折格子用パターンをレジスト上に露光
することによって、半導体内部にその透過特性もしくは
反射特性を用いて波長の選択を行う回折格子が形成され
る光半導体素子の製造方法において、少なくとも、当該
光半導体素子が複数形成されるウェハのレジスト上に前
記回折格子用パターンを露光する工程で、前記パターン
の幅及び繰り返し数に基づいてその横幅寸法を調整した
劈開用Ｖ溝を当該レジスト上に露光する工程を備えたこ
とを特徴とする。
ビーム露光法で回折格子用パターンをレジスト上に露光
することによって、半導体内部にその透過特性もしくは
反射特性を用いて波長の選択を行う回折格子が形成され
る光半導体素子の製造方法において、少なくとも、当該
光半導体素子が複数形成されるウェハのレジスト上に前
記回折格子用パターンを露光する工程で、前記パターン
の幅及び繰り返し数に基づいてその横幅寸法を調整した
劈開用Ｖ溝を当該レジスト上に露光する工程を備えたこ
とを特徴とする。
【００１８】また電子ビーム露光法によって回折格子用
パターンをレジスト上に露光することによって、半導体
内部にその透過特性もしくは反射特性を用いて波長の選
択を行う回折格子が形成された分布帰還型半導体レーザ
を製造する光半導体素子の製造方法において、少なくと
も、前記分布帰還型半導体レーザが複数形成されるウェ
ハのレジスト上に前記回折格子用パターンを露光する工
程で、前記パターンの幅及び繰り返し数に基づいてその
横幅寸法を調整した劈開用Ｖ溝を当該レジスト上に露光
する工程を備えたことを特徴とする。
パターンをレジスト上に露光することによって、半導体
内部にその透過特性もしくは反射特性を用いて波長の選
択を行う回折格子が形成された分布帰還型半導体レーザ
を製造する光半導体素子の製造方法において、少なくと
も、前記分布帰還型半導体レーザが複数形成されるウェ
ハのレジスト上に前記回折格子用パターンを露光する工
程で、前記パターンの幅及び繰り返し数に基づいてその
横幅寸法を調整した劈開用Ｖ溝を当該レジスト上に露光
する工程を備えたことを特徴とする。
【００１９】本発明の光半導体素子及びその製造方法
は、上述のような構成とすることで、劈開されて形成さ
れた光半導体素子の端面での回折格子の位相を制御でき
るようになる。
は、上述のような構成とすることで、劈開されて形成さ
れた光半導体素子の端面での回折格子の位相を制御でき
るようになる。
【００２０】
【発明の実施の形態】始めに本発明の原理について説明
する。図１は、本発明の動作原理を説明するための回折
格子の位相（図１（ａ））と劈開用Ｖ溝の底（図１
（ｂ））との関係を示す図であり、１０１は回折格子、
１０２は劈開用Ｖ溝部、５１はＳｉＯ2 誘電体被膜を示
す。本発明では、ＥＢ露光法を用いて、回折格子のパタ
ーンを露光するのと同じ工程で劈開用Ｖ溝のパターンを
露光する。このとき回折格子のパターンに合わせてＥＢ
の露光を開始するが、この場合に劈開用Ｖ溝のパターン
の寸法幅を、例えば、回折格子パターンの抜け幅の奇数
倍にマスク幅の偶数倍を足し算した長さに定めた場合、
図１の実線に示すように、形成される劈開用Ｖ溝の底が
回折格子の谷と一致させることができる。また、劈開用
Ｖ溝の寸法幅を、例えば回折格子パターンの抜け幅の偶
数倍にマスク幅の奇数倍を足した長さとした場合、図１
の波線に示すように劈開用Ｖ溝の底が回折格子の山と一
致させることができる。
する。図１は、本発明の動作原理を説明するための回折
格子の位相（図１（ａ））と劈開用Ｖ溝の底（図１
（ｂ））との関係を示す図であり、１０１は回折格子、
１０２は劈開用Ｖ溝部、５１はＳｉＯ2 誘電体被膜を示
す。本発明では、ＥＢ露光法を用いて、回折格子のパタ
ーンを露光するのと同じ工程で劈開用Ｖ溝のパターンを
露光する。このとき回折格子のパターンに合わせてＥＢ
の露光を開始するが、この場合に劈開用Ｖ溝のパターン
の寸法幅を、例えば、回折格子パターンの抜け幅の奇数
倍にマスク幅の偶数倍を足し算した長さに定めた場合、
図１の実線に示すように、形成される劈開用Ｖ溝の底が
回折格子の谷と一致させることができる。また、劈開用
Ｖ溝の寸法幅を、例えば回折格子パターンの抜け幅の偶
数倍にマスク幅の奇数倍を足した長さとした場合、図１
の波線に示すように劈開用Ｖ溝の底が回折格子の山と一
致させることができる。
【００２１】従って劈開用Ｖ溝のパターン形成時に、Ｅ
Ｂ露光を開始する点を回折格子パターンの位置を基準に
して定め、且つ露光する幅を決めてＥＢ露光を行えば、
決定した幅によって、劈開したバーの端面での回折格子
の位相を所望の位相とすることができる。本発明はこの
原理を用いて端面での回折格子の位相を所望の位相とし
た光半導体素子を得るものである。
Ｂ露光を開始する点を回折格子パターンの位置を基準に
して定め、且つ露光する幅を決めてＥＢ露光を行えば、
決定した幅によって、劈開したバーの端面での回折格子
の位相を所望の位相とすることができる。本発明はこの
原理を用いて端面での回折格子の位相を所望の位相とし
た光半導体素子を得るものである。
【００２２】実施形態１．以下、本発明の実施の形態を
図面を参照して説明する。図２は、本発明の実施形態１
を説明するための図であり、ＥＢ露光とウェットエッチ
によって、回折格子１０１，劈開用Ｖ溝１０２，を形成
し終えた半導体基板１の一部分を示す図である。図中の
２０１に示す十字のパターンはＥＢ用のマーカ、点線で
囲まれた領域は、１素子分を示す。また、図３（ａ）〜
（ｆ）は、図２のそれぞれＡ−Ａ’、Ｂ−Ｂ’断面での
回折格子１０１とＶ溝１０２を形成する工程を示す図で
ある。
図面を参照して説明する。図２は、本発明の実施形態１
を説明するための図であり、ＥＢ露光とウェットエッチ
によって、回折格子１０１，劈開用Ｖ溝１０２，を形成
し終えた半導体基板１の一部分を示す図である。図中の
２０１に示す十字のパターンはＥＢ用のマーカ、点線で
囲まれた領域は、１素子分を示す。また、図３（ａ）〜
（ｆ）は、図２のそれぞれＡ−Ａ’、Ｂ−Ｂ’断面での
回折格子１０１とＶ溝１０２を形成する工程を示す図で
ある。
【００２３】図３に示すように、半導体基板１を誘電体
薄膜５１で被覆し、その上にＥＢ用レジスト５２を塗布
し、ＥＢ露光で回折格子のパターンと劈開用Ｖ溝のパタ
ーンとを、図２（ａ）の様な位置関係で露光現像する。
すなわち上述のように、この工程においてＥＢ露光を開
始する点を回折格子パターンの位置を基準にして定め、
且つ露光する幅を、劈開端面の回折格子の位相が所望す
る位相となるように（山か谷かその間か）決定し、決定
した幅（例えば谷となるように決定した幅）を露光現像
する。
薄膜５１で被覆し、その上にＥＢ用レジスト５２を塗布
し、ＥＢ露光で回折格子のパターンと劈開用Ｖ溝のパタ
ーンとを、図２（ａ）の様な位置関係で露光現像する。
すなわち上述のように、この工程においてＥＢ露光を開
始する点を回折格子パターンの位置を基準にして定め、
且つ露光する幅を、劈開端面の回折格子の位相が所望す
る位相となるように（山か谷かその間か）決定し、決定
した幅（例えば谷となるように決定した幅）を露光現像
する。
【００２４】次にこのレジストのパターンを誘電体薄膜
５１に転写し（図２（ｂ））、次にウェットエッチを行
って回折格子とＶ溝の一部を形成する（図２（ｃ））。
そして全体をレジスト５３で覆い、Ｖ溝のみが露出する
ようにパターニングする（図２（ｄ））。次いでウェッ
トエッチを行ってＶ溝を完全に形成し（図２（ｅ））、
レジストと誘電体薄膜とを除去し、回折格子と回折格子
の谷部がＶ溝の底に一致したＶ溝を得ることができる
（図２（ｆ））。
５１に転写し（図２（ｂ））、次にウェットエッチを行
って回折格子とＶ溝の一部を形成する（図２（ｃ））。
そして全体をレジスト５３で覆い、Ｖ溝のみが露出する
ようにパターニングする（図２（ｄ））。次いでウェッ
トエッチを行ってＶ溝を完全に形成し（図２（ｅ））、
レジストと誘電体薄膜とを除去し、回折格子と回折格子
の谷部がＶ溝の底に一致したＶ溝を得ることができる
（図２（ｆ））。
【００２５】実施例１．以下、本発明をλ／４シフトＤ
ＦＢ−ＬＤに実施する場合の実施例１を、図４〜図７を
参照して説明する。図４（ａ）〜（ｄ）は、λ／４シフ
トＤＦＢ−ＬＤを示す図である。ｎ−ＩｎＰ基板１上
に、回折格子１０１と劈開用Ｖ溝１０２とを有し、λ／
４シフト位置１０３は素子の中央に位置しており、Ｖ溝
の底は回折格子の谷と一致していて端面での回折格子は
谷になっている。素子中央の回折格子の位相を０とした
場合、この端面の位相はπだけずれている。
ＦＢ−ＬＤに実施する場合の実施例１を、図４〜図７を
参照して説明する。図４（ａ）〜（ｄ）は、λ／４シフ
トＤＦＢ−ＬＤを示す図である。ｎ−ＩｎＰ基板１上
に、回折格子１０１と劈開用Ｖ溝１０２とを有し、λ／
４シフト位置１０３は素子の中央に位置しており、Ｖ溝
の底は回折格子の谷と一致していて端面での回折格子は
谷になっている。素子中央の回折格子の位相を０とした
場合、この端面の位相はπだけずれている。
【００２６】この回折格子の上にＩｎＧａＡｓＰからな
るガイド層２、ＭＱＷ活性層３、ｐ−ＩｎＰクラッド層
４が形成されている。活性層導波路以外は、ｐ−ＩｎＰ
ブロック層５，ｎ−ＩｎＰブロック層６で埋め込まれ、
全体がｐ−ＩｎＰ埋め込み層７、ｐ−ＩｎＧａＡｓコン
タクト層８で覆われている。活性層導波路部は、メサ９
とＳｉＯ2 膜１０でチップのその他の部分と電気的に分
離され、素子容量の低減が図られている。また、電流注
入用の電極１１のうちｐ側電極はパターニングされ、や
はり素子容量の低減が図られている。
るガイド層２、ＭＱＷ活性層３、ｐ−ＩｎＰクラッド層
４が形成されている。活性層導波路以外は、ｐ−ＩｎＰ
ブロック層５，ｎ−ＩｎＰブロック層６で埋め込まれ、
全体がｐ−ＩｎＰ埋め込み層７、ｐ−ＩｎＧａＡｓコン
タクト層８で覆われている。活性層導波路部は、メサ９
とＳｉＯ2 膜１０でチップのその他の部分と電気的に分
離され、素子容量の低減が図られている。また、電流注
入用の電極１１のうちｐ側電極はパターニングされ、や
はり素子容量の低減が図られている。
【００２７】次に図４に示すλ／４シフトＤＦＢ−ＬＤ
の製造方法について説明する。まず図５（ａ）に示すよ
うに、１００ｎ−ＩｎＰ基板１に（０１１）面２０２と
平行になる位置２０２’にマーカ２０１を密着露光法と
ドライエッチングで形成する。このマーカ２０１は長さ
70μm、 太さ5μm、深さ2μm の十字パターンとし、300μ
m ピッチで並ばせる（図５（ｂ））。このマーカ２０１
は、ＥＢ露光時のマーカとなるものである。
の製造方法について説明する。まず図５（ａ）に示すよ
うに、１００ｎ−ＩｎＰ基板１に（０１１）面２０２と
平行になる位置２０２’にマーカ２０１を密着露光法と
ドライエッチングで形成する。このマーカ２０１は長さ
70μm、 太さ5μm、深さ2μm の十字パターンとし、300μ
m ピッチで並ばせる（図５（ｂ））。このマーカ２０１
は、ＥＢ露光時のマーカとなるものである。
【００２８】次に、ＳｉＯ2 で全体を覆い、ＥＢ用レジ
スト５２を塗布する（図示せず）。次に、ＥＢ露光でλ
／４シフト回折格子のパターンとＶ溝用のパターンと
を、図６に示す様な位置関係で露光現像する。すなわち
回折格子用の露光位置を、λ／４シフト位置から順番
に、１，２，３・・・と仮に番号を付けるとすると、例
えば７３３番目の位置に合わせてＶ溝用の露光を始め、
７４７番目のところまで露光したとすれば、回折格子パ
ターンの抜け幅の奇数倍（×１５）にマスク幅の偶数倍
（×１４）を足し算した長さとなり、Ｖ溝の底は回折格
子の谷と一致することになる。例えば回折格子のピッチ
は、２０２７Åで回折格子を形成する幅は10μmとし、
一方、一つのＶ溝の幅は、約3μm 、長さ160μm とす
る。
スト５２を塗布する（図示せず）。次に、ＥＢ露光でλ
／４シフト回折格子のパターンとＶ溝用のパターンと
を、図６に示す様な位置関係で露光現像する。すなわち
回折格子用の露光位置を、λ／４シフト位置から順番
に、１，２，３・・・と仮に番号を付けるとすると、例
えば７３３番目の位置に合わせてＶ溝用の露光を始め、
７４７番目のところまで露光したとすれば、回折格子パ
ターンの抜け幅の奇数倍（×１５）にマスク幅の偶数倍
（×１４）を足し算した長さとなり、Ｖ溝の底は回折格
子の谷と一致することになる。例えば回折格子のピッチ
は、２０２７Åで回折格子を形成する幅は10μmとし、
一方、一つのＶ溝の幅は、約3μm 、長さ160μm とす
る。
【００２９】次にこのレジストのパターンをＳｉＯ2 ５
２に転写し（図２（ｂ）参照）、ウェットエッチを行っ
て回折格子１０１とＶ溝１０２の一部を形成する（図２
（ｃ）参照）。そして全体をレジスト５３で覆い、Ｖ溝
部のみ露出する様にパターニングする（図２（ｄ）参
照）。次にウェットエッチを施してＶ溝を完全に形成し
（図２（ｅ）参照）、レジストと誘電体薄膜とを除去
し、回折格子と回折格子の谷部がＶ溝の底に一致したＶ
溝を得る（図２（ｆ）参照）。そして選択気相成長法に
より活性層を含む導波路を直接形成する。
２に転写し（図２（ｂ）参照）、ウェットエッチを行っ
て回折格子１０１とＶ溝１０２の一部を形成する（図２
（ｃ）参照）。そして全体をレジスト５３で覆い、Ｖ溝
部のみ露出する様にパターニングする（図２（ｄ）参
照）。次にウェットエッチを施してＶ溝を完全に形成し
（図２（ｅ）参照）、レジストと誘電体薄膜とを除去
し、回折格子と回折格子の谷部がＶ溝の底に一致したＶ
溝を得る（図２（ｆ）参照）。そして選択気相成長法に
より活性層を含む導波路を直接形成する。
【００３０】図７（ａ）〜（ｈ）は、図２のＣ−Ｃ’断
面、Ｄ−Ｄ’断面における活性部とＶ溝部の形成過程を
示す図である。上述のようにして回折格子とＶ溝が形成
された基板全体をＳｉＯ2 で覆い、回折格子１０１の直
上の［０１１］方向に、一対のＳｉＯ2 ストライプマス
ク２１を形成すると共に、Ｖ溝部１０２は被覆したまま
パターニングを行う（図６（ａ））。ＳｉＯ2 ストライ
プマスクの開口幅３１は例えば1.5μm 、マスク幅は5μ
m とする。またＶ溝部を覆うＳｉＯ2 はＶ溝部と5μm
のマージンをもつ。次にこの開口部３１へ歪量子井戸を
活性層とする導波路層を有機金属気相成長法を用いて形
成するが、回折格子の高さを制御するためにＰＨ3 と共
にＡｓＨ3で昇温する。
面、Ｄ−Ｄ’断面における活性部とＶ溝部の形成過程を
示す図である。上述のようにして回折格子とＶ溝が形成
された基板全体をＳｉＯ2 で覆い、回折格子１０１の直
上の［０１１］方向に、一対のＳｉＯ2 ストライプマス
ク２１を形成すると共に、Ｖ溝部１０２は被覆したまま
パターニングを行う（図６（ａ））。ＳｉＯ2 ストライ
プマスクの開口幅３１は例えば1.5μm 、マスク幅は5μ
m とする。またＶ溝部を覆うＳｉＯ2 はＶ溝部と5μm
のマージンをもつ。次にこの開口部３１へ歪量子井戸を
活性層とする導波路層を有機金属気相成長法を用いて形
成するが、回折格子の高さを制御するためにＰＨ3 と共
にＡｓＨ3で昇温する。
【００３１】そして波長組成1.05μmのｎ−ＩｎＧａＡ
ｓＰガイド層２（厚さ90nm，濃度 1×1018cm-3）を成長
した後、波長組成1.13μmのＩｎＧａＡｓＰ障壁層（厚
さ10nm、ノンドープ）で分離させられた波長組成1.27μ
mのＩｎＧａＡｓＰに１％の圧縮歪を導入した量子井戸
層（ノンドープ、厚さ5nm ）を７層積層したＭＱＷ活性
層３とｐ−ＩｎＰクラッド層４（厚さ0.2μm 、濃度7
×1017cm-3）とを成長させ、導波路を形成する（図６
（ｂ））。当然ながらＶ溝部には結晶成長は起こらず、
Ｖ溝は保存されたままとなる。
ｓＰガイド層２（厚さ90nm，濃度 1×1018cm-3）を成長
した後、波長組成1.13μmのＩｎＧａＡｓＰ障壁層（厚
さ10nm、ノンドープ）で分離させられた波長組成1.27μ
mのＩｎＧａＡｓＰに１％の圧縮歪を導入した量子井戸
層（ノンドープ、厚さ5nm ）を７層積層したＭＱＷ活性
層３とｐ−ＩｎＰクラッド層４（厚さ0.2μm 、濃度7
×1017cm-3）とを成長させ、導波路を形成する（図６
（ｂ））。当然ながらＶ溝部には結晶成長は起こらず、
Ｖ溝は保存されたままとなる。
【００３２】次に、再度ＳｉＯ2 ２２で全体を被覆する
（図６（ｃ））。斜面部と平坦部でＳｉＯ2 の膜厚が異
なることを利用し、斜面部のみが露出する様にＳｉＯ2
膜をエッチングし、導波路部及びＶ溝部をレジスト２３
で覆う（図６（ｄ））。そしてその他のＳｉＯ2 を除去
する（図６（ｅ））。このとき、レジストと半導体との
密着を十分にとれば、導波路層の直上とＶ溝部にのみＳ
ｉＯ2 マスクを残すことが可能となる。
（図６（ｃ））。斜面部と平坦部でＳｉＯ2 の膜厚が異
なることを利用し、斜面部のみが露出する様にＳｉＯ2
膜をエッチングし、導波路部及びＶ溝部をレジスト２３
で覆う（図６（ｄ））。そしてその他のＳｉＯ2 を除去
する（図６（ｅ））。このとき、レジストと半導体との
密着を十分にとれば、導波路層の直上とＶ溝部にのみＳ
ｉＯ2 マスクを残すことが可能となる。
【００３３】次に導波路部直上とＶ溝部以外をｐ−Ｉｎ
Ｐブロック層５（厚さ0.6μm ，濃度3 ×1017cm-3）及
びｉ−ＩｎＰ層６（厚さ0.3mm 、ノンドープ）ｎ−Ｉｎ
Ｐブロック層７（厚さ0.6 μm、濃度1 ×1018cm-3）で
埋め込む（図６（ｆ））。次にＶ溝部のみをレジスト２
４で覆い（図６（ｇ））、導波路層直上のＳｉＯ2 マス
クを除去し、ｐ−ＩｎＰ埋め込み層７（厚さ5μm 、濃
度7 ×1017cm-3）で全体を埋め込んだ後、コンタクト用
にＩｎＧａＡｓキャップ層８（厚さ1μm 、濃度3 ×10
18cm-3）を形成する（図６（ｈ））。
Ｐブロック層５（厚さ0.6μm ，濃度3 ×1017cm-3）及
びｉ−ＩｎＰ層６（厚さ0.3mm 、ノンドープ）ｎ−Ｉｎ
Ｐブロック層７（厚さ0.6 μm、濃度1 ×1018cm-3）で
埋め込む（図６（ｆ））。次にＶ溝部のみをレジスト２
４で覆い（図６（ｇ））、導波路層直上のＳｉＯ2 マス
クを除去し、ｐ−ＩｎＰ埋め込み層７（厚さ5μm 、濃
度7 ×1017cm-3）で全体を埋め込んだ後、コンタクト用
にＩｎＧａＡｓキャップ層８（厚さ1μm 、濃度3 ×10
18cm-3）を形成する（図６（ｈ））。
【００３４】こうすることで回折格子の位相情報を有す
る劈開用Ｖ溝を持つエピタキシャルウェハを作成するこ
とができる。以下の電極プロセスは従来と同様にすれば
良いが、選択成長時にＶ溝部に形成されたオーバーハン
グが気になるときは、まずそのオーバーハング部をエッ
チオフしてしまえば良い。そしてＶ溝部をガイドとして
劈開することで回折格子の端面位相が所望の位相に制御
されたバーを得ることがでる。そして両端面にＳｉＮの
ＡＲコート（反射率１％以下）を塗布してλ／４シフト
ＤＦＢ−ＬＤを完成させる。
る劈開用Ｖ溝を持つエピタキシャルウェハを作成するこ
とができる。以下の電極プロセスは従来と同様にすれば
良いが、選択成長時にＶ溝部に形成されたオーバーハン
グが気になるときは、まずそのオーバーハング部をエッ
チオフしてしまえば良い。そしてＶ溝部をガイドとして
劈開することで回折格子の端面位相が所望の位相に制御
されたバーを得ることがでる。そして両端面にＳｉＮの
ＡＲコート（反射率１％以下）を塗布してλ／４シフト
ＤＦＢ−ＬＤを完成させる。
【００３５】完成したλ／４シフトＤＦＢ−ＬＤの光出
力特性を測定したところ、室温での閾値8mＡ、スローブ
効率0.35Ｗ／Ａ以上が得られ、前方後方出力比は1.3
倍、光出力5mＷ時の副モード抑圧比（ＳＭＳＲ）は48ｄ
Ｂ以上であった。またスロープ効率0.33Ｗ／Ａ以上でＳ
ＭＳＲが45ｄＢ以上の高効率、高単一軸モードの素子の
割合は、従来の端面位相がランダムなλ／４シフトＤＦ
Ｂの40％から80％に増大した。
力特性を測定したところ、室温での閾値8mＡ、スローブ
効率0.35Ｗ／Ａ以上が得られ、前方後方出力比は1.3
倍、光出力5mＷ時の副モード抑圧比（ＳＭＳＲ）は48ｄ
Ｂ以上であった。またスロープ効率0.33Ｗ／Ａ以上でＳ
ＭＳＲが45ｄＢ以上の高効率、高単一軸モードの素子の
割合は、従来の端面位相がランダムなλ／４シフトＤＦ
Ｂの40％から80％に増大した。
【００３６】実施形態２．次に本発明の実施形態２につ
いて図面を参照して説明する。図８は、本発明の実施形
態２を説明するための図であり、ＥＢ露光とウェットエ
ッチによって回折格子１０１、劈開用Ｖ溝１０２を形成
し終えた半導体基板１の一部を示している。回折格子１
０１、劈開用Ｖ溝１０２とを有することは実施形態１と
同様であるが、劈開用のＶ溝１０２が各素子ごとではな
くウェハの一部に形成され、ＥＢ露光のスループットを
向上させていることに特徴がある。
いて図面を参照して説明する。図８は、本発明の実施形
態２を説明するための図であり、ＥＢ露光とウェットエ
ッチによって回折格子１０１、劈開用Ｖ溝１０２を形成
し終えた半導体基板１の一部を示している。回折格子１
０１、劈開用Ｖ溝１０２とを有することは実施形態１と
同様であるが、劈開用のＶ溝１０２が各素子ごとではな
くウェハの一部に形成され、ＥＢ露光のスループットを
向上させていることに特徴がある。
【００３７】Ｖ溝１０２をガイドにして劈開を行う場
合、実施形態１の様に各素子にＶ溝がある場合には、Ｖ
溝の長さは100μm 程度あれば十分であるが、図８に示
すように部分的に形成されたＶ溝を起点として劈開する
場合は、Ｖ溝の長さは300μm以上、できれば450μm 以
上あることが望ましい。またＶ溝１０２を形成した部分
が素子として使えないことを考慮すると、600μm以下で
あることが好ましい。
合、実施形態１の様に各素子にＶ溝がある場合には、Ｖ
溝の長さは100μm 程度あれば十分であるが、図８に示
すように部分的に形成されたＶ溝を起点として劈開する
場合は、Ｖ溝の長さは300μm以上、できれば450μm 以
上あることが望ましい。またＶ溝１０２を形成した部分
が素子として使えないことを考慮すると、600μm以下で
あることが好ましい。
【００３８】実施例２．図８は、ＥＢ露光とウェットエ
ッチによって回折格子１０１、劈開用Ｖ溝１０２を形成
し終えた半導体基板１の一部分を示したものである。製
造方法は、実施例１と同じであり、Ｖ溝部１０２は２素
子分の面積に渡って形成され、その長さは560μm であ
る。Ｖ溝が形成される部分の比率は４０素子に対して２
素子分となる。このようにＶ溝を形成することで、ＥＢ
露光のスループットを向上させることができる。実施例
１と比べると、Ｖ溝を形成する面積は約１／１０以下に
なる。
ッチによって回折格子１０１、劈開用Ｖ溝１０２を形成
し終えた半導体基板１の一部分を示したものである。製
造方法は、実施例１と同じであり、Ｖ溝部１０２は２素
子分の面積に渡って形成され、その長さは560μm であ
る。Ｖ溝が形成される部分の比率は４０素子に対して２
素子分となる。このようにＶ溝を形成することで、ＥＢ
露光のスループットを向上させることができる。実施例
１と比べると、Ｖ溝を形成する面積は約１／１０以下に
なる。
【００３９】なお上述の実施形態及び実施例では、Ｖ溝
の底部と回折格子の谷とを一致させる場合について説明
しているが、本発明は端面での回折格子の位相を所望の
位相にすることを要旨とするものであり、Ｖ溝の底が必
ずしも回折格子の山や谷と一致していなければならない
と言うことはない。また上述の実施例の説明では、活性
層を含む導波路及び埋め込み成長をＭＯＶＥ法で行って
いるが、Ｖ溝を保護して結晶成長できるならばその成長
方法は問われない。
の底部と回折格子の谷とを一致させる場合について説明
しているが、本発明は端面での回折格子の位相を所望の
位相にすることを要旨とするものであり、Ｖ溝の底が必
ずしも回折格子の山や谷と一致していなければならない
と言うことはない。また上述の実施例の説明では、活性
層を含む導波路及び埋め込み成長をＭＯＶＥ法で行って
いるが、Ｖ溝を保護して結晶成長できるならばその成長
方法は問われない。
【００４０】
【発明の効果】以上述べたように本発明の光半導体素子
及びその製造方法は、半導体内部に回折格子を有する光
半導体素子の端面の位相を所望の位相にすることができ
ると言う効果がある。従ってＤＦＢ−ＬＤに実施した場
合、回折格子の端面位相に強く依存する発振モードの閾
値利得差、Ｉ−Ｌ曲線のリニアリティ及び閾値、スロー
プ効率等の特性を、回折格子の位相を制御することで制
御できるようになり、従来のＤＦＢ−ＬＤに比べ、単一
軸モード性，相互変調歪特性に優れたＤＦＢ−ＬＤが得
られると共に、製造上の歩留まりの向上も図れる等、特
に顕著な効果を有する。
及びその製造方法は、半導体内部に回折格子を有する光
半導体素子の端面の位相を所望の位相にすることができ
ると言う効果がある。従ってＤＦＢ−ＬＤに実施した場
合、回折格子の端面位相に強く依存する発振モードの閾
値利得差、Ｉ−Ｌ曲線のリニアリティ及び閾値、スロー
プ効率等の特性を、回折格子の位相を制御することで制
御できるようになり、従来のＤＦＢ−ＬＤに比べ、単一
軸モード性，相互変調歪特性に優れたＤＦＢ−ＬＤが得
られると共に、製造上の歩留まりの向上も図れる等、特
に顕著な効果を有する。
【図１】本発明の原理を説明するための図である。
【図２】本発明の実施形態１を説明するための図であ
る。
る。
【図３】本発明の実施形態１を説明するための図であ
る。
る。
【図４】本発明の実施例１を説明するための図である。
【図５】本発明の実施例１を説明するための図である。
【図６】本発明の実施例１を説明するための図である。
【図７】本発明の実施例１を説明するための図である。
【図８】本発明の実施形態２及び実施例２を説明するた
めの図である。
めの図である。
１ 化合物半導体基板（１００ ｎ−ＩｎＰ基板） ２ ｎ−ＩｎＧａＡｓＰガイド層 ３ ＭＱＷ層 ４ ｐ−ＩｎＰクラッド層 ５ ｐ−ＩｎＰブロック層 ６ ｎ−ＩｎＰブロック層 ７ ｐ−ＩｎＰ埋め込み層 ８ ｐ−ＩｎＧａＡｓコンタクト層 ９ 高速応答用メサ溝 １０，２１，２２ ＳｉＯ2 膜 １１ 電極 １５ 回折格子 ２３，５２，５２ レジスト ５１ 誘電体薄膜（ＳｉＯ2 膜） １０１ 回折格子 １０２ Ｖ溝部 ２０１ ＥＢ用マーカ ２０２ ０１１面
Claims (7)
- 【請求項１】 半導体内部に回折格子を有し、その透過
特性もしくは反射特性を用いて波長の選択を行う光半導
体素子において、 劈開されて当該光半導体素子が複数形成されるウェハ
に、その横幅寸法の調整によって当該光半導体素子の端
面での前記回折格子の位相が決定される劈開用Ｖ溝を備
えたことを特徴とする光半導体素子。 - 【請求項２】 半導体内部に回折格子を有し、その透過
特性もしくは反射特性を用いて波長の選択を行う光半導
体素子において、 劈開されて分布帰還型半導体レーザが当該光半導体素子
として複数形成されるウェハに、その横幅寸法の調整に
よって当該分布帰還型半導体レーザの端面での前記回折
格子の位相が決定される劈開用Ｖ溝を備えたことを特徴
とする光半導体素子。 - 【請求項３】 前記劈開用Ｖ溝は、前記回折格子を規定
するレジスト上の電子ビーム露光パターンの幅及び繰り
返し数に基づいてその横幅寸法が調整されて当該レジス
ト上に電子ビームで露光されて形成されることを特徴と
する請求項１ないし請求項２の何れかに記載の光半導体
素子。 - 【請求項４】 前記劈開用Ｖ溝は、前記光半導体素子が
複数形成される前記ウェハに、各光半導体素子ごとに設
けられることを特徴とする請求項１，請求項２ないし請
求項３の何れかに記載の光半導体素子。 - 【請求項５】 前記劈開用Ｖ溝は、前記光半導体素子が
複数形成される前記ウェハに、複数の光半導体素子ごと
に設けられることを特徴とする請求項１，請求項２ない
し請求項３の何れかに記載の光半導体素子。 - 【請求項６】 電子ビーム露光法で回折格子用パターン
をレジスト上に露光することによって、半導体内部にそ
の透過特性もしくは反射特性を用いて波長の選択を行う
回折格子が形成される光半導体素子の製造方法におい
て、 少なくとも、 当該光半導体素子が複数形成されるウェハのレジスト上
に前記回折格子用パターンを露光する工程で、前記パタ
ーンの幅及び繰り返し数に基づいてその横幅寸法を調整
した劈開用Ｖ溝を当該レジスト上に露光する工程を備え
たことを特徴とする光半導体素子の製造方法。 - 【請求項７】 電子ビーム露光法によって回折格子用パ
ターンをレジスト上に露光することによって、半導体内
部にその透過特性もしくは反射特性を用いて波長の選択
を行う回折格子が形成された分布帰還型半導体レーザを
製造する光半導体素子の製造方法において、 少なくとも、 前記分布帰還型半導体レーザが複数形成されるウェハの
レジスト上に前記回折格子用パターンを露光する工程
で、前記パターンの幅及び繰り返し数に基づいてその横
幅寸法を調整した劈開用Ｖ溝を当該レジスト上に露光す
る工程を備えたことを特徴とする光半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341968A JP2953449B2 (ja) | 1997-11-28 | 1997-11-28 | 光半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9341968A JP2953449B2 (ja) | 1997-11-28 | 1997-11-28 | 光半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163465A JPH11163465A (ja) | 1999-06-18 |
| JP2953449B2 true JP2953449B2 (ja) | 1999-09-27 |
Family
ID=18350166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9341968A Expired - Fee Related JP2953449B2 (ja) | 1997-11-28 | 1997-11-28 | 光半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953449B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610950B1 (ko) * | 2005-02-25 | 2006-08-09 | 엘에스전선 주식회사 | 열방출 구조가 개선된 레이저 다이오드 및 그 제조방법 |
| JP2011040687A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体レーザの製造方法 |
| JP5927916B2 (ja) * | 2012-01-11 | 2016-06-01 | 三菱電機株式会社 | 半導体レーザ素子の製造方法 |
-
1997
- 1997-11-28 JP JP9341968A patent/JP2953449B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163465A (ja) | 1999-06-18 |
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