JP2953449B2 - Optical semiconductor device and method of manufacturing the same - Google Patents
Optical semiconductor device and method of manufacturing the sameInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体内部に回折格
子を有する光半導体素子及びその製造方法に関し、特
に、半導体内部に回折格子を有する分布帰還型半導体レ
ーザ(Distributed Feedback Laser diode :DFB−L
D) に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical semiconductor device having a diffraction grating inside a semiconductor and a method of manufacturing the same, and more particularly, to a distributed feedback laser diode (DFB-L) having a diffraction grating inside the semiconductor.
D).
【0002】[0002]
【従来の技術】本発明は、半導体内部に回折格子を有す
る光半導体素子に広く適用される技術であるが、以下、
分布帰還型半導体レーザを用いて従来の技術及び本発明
を説明する。単一軸モードで発振する分布帰還型半導体
レーザは、光ファイバ通信に広く用いられるようになっ
てきている。然しながら、デジタル光ファイバ通信に用
いる分布帰還型半導体レーザでは大容量の情報を長距離
伝送する必要性から、より高い単一軸モード性と高い光
出力の両方が求められており、また、光CATVに用い
るアナログ用の分布帰還型半導体レーザではより低い相
互変調歪特性と、より高い光出力との両立が求められ
る。2. Description of the Related Art The present invention is a technique widely applied to an optical semiconductor device having a diffraction grating inside a semiconductor.
The prior art and the present invention will be described using a distributed feedback semiconductor laser. Distributed feedback semiconductor lasers that oscillate in a single-axis mode have been widely used for optical fiber communication. However, distributed feedback semiconductor lasers used in digital optical fiber communications require both higher single-axis mode and higher optical output due to the need to transmit large amounts of information over long distances. The analog distributed feedback semiconductor laser used is required to have both lower intermodulation distortion characteristics and higher optical output.
【0003】現在実用化されている一般的な分布帰還型
半導体レーザは、活性層の下部もしくは上部に均一な回
折格子を形成し、それを異なった組成で埋め込み、導波
路に周期的な屈折率の変動をもたらすことで、各モード
間の閾値利得差を得る構成となっている。そして高い単
一軸モード特性を得るためには、回折格子の位相を共振
器内部でπだけずらす、いわゆるλ/4シフト構造を有
する回折格子を用いることが一般的であり、λ/4シフ
ト構造で高い単一軸モード性を保ったまま高い光出力を
得るためには、両端面での回折格子の位相を制御する必
要がある( 例えば、IEEEJOURNAL QUANTUM ELECTRONICS.
Vol.QE-22,No.7 july 1986 pp1042〜1051 参照)。A general distributed feedback semiconductor laser currently in practical use forms a uniform diffraction grating below or above an active layer and embeds it with a different composition to form a periodic refractive index in a waveguide. , The threshold gain difference between the modes is obtained. In order to obtain high single-axis mode characteristics, it is common to use a diffraction grating having a so-called λ / 4 shift structure in which the phase of the diffraction grating is shifted by π inside the resonator. In order to obtain high light output while maintaining high single-axis mode, it is necessary to control the phase of the diffraction grating at both end faces (for example, IEEE JOURNAL QUANTUM ELECTRONICS.
Vol. QE-22, No. 7 july 1986 pp. 1042-1051).
【0004】またアナログ用には、より高い光出力を得
るため均一回折格子を用い、前方端面に無反射膜を、後
方端面に高反射多層膜をコーティングすることが多い。
この場合、閾値利得差や相互変調歪特性に大きな影響を
与える軸方向の光強度分布は、後方端面の回折格子の位
相に極めて強く依存していることが知られている(例え
ば特開平9−64456号参照)。すなわち発振モード
の閾値利得差、I−L曲線のリニアリティ及び閾値、ス
ロープ効率等の特性は回折格子の端面位相に強く依存し
ている。従ってこのような光半導体素子では、回折格子
端面の位相制御が重要な問題となる。For analog applications, a uniform diffraction grating is often used to obtain a higher light output, and a front end face is coated with a non-reflective film and a rear end face is coated with a highly reflective multilayer film.
In this case, it is known that the light intensity distribution in the axial direction, which greatly affects the threshold gain difference and the intermodulation distortion characteristics, depends extremely strongly on the phase of the diffraction grating on the rear end face (for example, see Japanese Patent Application Laid-Open No. 64456). That is, the characteristics such as the threshold gain difference of the oscillation mode, the linearity and threshold of the IL curve, and the slope efficiency depend strongly on the end face phase of the diffraction grating. Therefore, in such an optical semiconductor device, controlling the phase of the end face of the diffraction grating is an important problem.
【0005】次に従来のDFB−LDの製造方法につい
て説明する。λ/4シフトDFB−LDの場合には、n
−InP基板上にλ/4シフト位置を示すマーカをホト
リソグラフとエッチングで形成する。マーカの幅は5μm
,深さは3μm 程度とする。そしてこのマーカに合わせ
て位相シフト膜を形成し、干渉露光法とウェットエッチ
ングを用いて回折格子を形成する。Next, a method of manufacturing a conventional DFB-LD will be described. In the case of λ / 4 shift DFB-LD, n
-A marker indicating a λ / 4 shift position is formed on the InP substrate by photolithography and etching. Marker width is 5 μm
And the depth is about 3 μm. Then, a phase shift film is formed in accordance with the marker, and a diffraction grating is formed using interference exposure and wet etching.
【0006】次に有機金属気相成長法(MOVPE法)
等で、n−InGaAsPガイド層,ノンドープのIn
GaAsP系MOW活性層,p−InPクラッド層を形
成する。次いでホトリソグラフとウェットエッチングで
活性層幅1.5μm の導波路を形成した後、液相成長法等
で活性層の上部以外のところにp−InPとn−InP
からなるブロック相を成長し、最後に全体をp−InP
で埋め込み成長し、コンタクト層であるp−InGaA
sを成長する。Next, metal organic chemical vapor deposition (MOVPE)
For example, n-InGaAsP guide layer, non-doped In
A GaAsP-based MOW active layer and a p-InP cladding layer are formed. Next, a waveguide having an active layer width of 1.5 μm is formed by photolithography and wet etching, and then p-InP and n-InP
Is grown, and finally the whole is p-InP
Buried growth with p-InGaAs as a contact layer
grow s.
【0007】このウェハに電極を形成するには、λ/4
シフト位置をウェハ表面に転写する必要がある。λ/4
シフト位置がチップ中央に正確な位置に設定されなけれ
ば単一モード性が劣化するからである。そこで選択エッ
チングにより基板までエッチングを施し、λ/4シフト
位置マーカを露出させ、このマーカに目合わせをしてウ
ェハ表面にλ/4シフト位置を示す基準マーカを形成す
る。以降の高速用のメサ形成,コンタクト用の窓形成,
電極金属のパターンニング等の電極形成プロセスは、こ
のウェハ表面上の基準マーカを用いて実施して行く。To form an electrode on this wafer, λ / 4
It is necessary to transfer the shift position to the wafer surface. λ / 4
This is because if the shift position is not set at an accurate position in the center of the chip, the single-mode property is deteriorated. Therefore, the substrate is etched by selective etching to expose the λ / 4 shift position marker, and this marker is aligned to form a reference marker indicating the λ / 4 shift position on the wafer surface. Subsequent high-speed mesa formation, contact window formation,
An electrode forming process such as patterning of the electrode metal is performed using the reference markers on the wafer surface.
【0008】電極形成後のウェハは、基準マーカを基に
して、λ/4シフト位置をチップ中央に位置させるよう
ウェハ端部の劈開位置に傷入した後、劈開されバーにな
る。この場合劈開位置は位相シフト位置に対してのみの
位置決めで行われ、従って劈開面の回折格子の位相は全
くランダムになる。引き続き、各バーの端面に無反射コ
ートを施し、ペレッタイズして一つのλ/4シフトDF
B−LDが製造される。After the electrode is formed, the wafer is cleaved into a bar after being damaged at the cleavage position at the edge of the wafer so that the λ / 4 shift position is located at the center of the chip based on the reference marker. In this case, the cleavage position is determined only with respect to the phase shift position, so that the phase of the diffraction grating on the cleavage plane becomes completely random. Subsequently, an anti-reflection coat is applied to the end face of each bar, and pelletized to form one λ / 4 shift DF.
A B-LD is manufactured.
【0009】均一回折格子の場合は特にマーカを設ける
ことなく、干渉露光とウェットエッチングで回折格子を
直接基板に形成する。その後の結晶成長はλ/4シフト
と同じであり、電極形成は回折格子の位相とは全く独立
に行われ、劈開は電極のパターンを認識してウェハ端部
の劈開位置に傷入れした後に実施され、バーになる。そ
して各バーの端面に無反射コートと高反射コートを施
し、ペレッタイズして一つのDFB−LDが製造され
る。従来のDFB−LDは上述のようにして製造され、
回折格子端面の位相制御が重要であるにも関わらず、λ
/4シフト回折格子を有する場合でも均一回折格子を有
する場合でも劈開面の回折格子の位相は全くランダムに
なる。In the case of a uniform diffraction grating, the diffraction grating is formed directly on the substrate by interference exposure and wet etching without providing a marker. Subsequent crystal growth is the same as the λ / 4 shift, electrode formation is performed completely independently of the phase of the diffraction grating, and cleavage is performed after recognizing the electrode pattern and damaging the cleavage position at the edge of the wafer. Become a bar. Then, a non-reflective coat and a high-reflective coat are applied to the end face of each bar, and pelletized to produce one DFB-LD. A conventional DFB-LD is manufactured as described above,
Despite the importance of controlling the phase of the grating end face, λ
The phase of the diffraction grating on the cleavage plane becomes completely random regardless of whether it has a / 4 shift diffraction grating or a uniform diffraction grating.
【0010】[0010]
【発明が解決しようとする課題】上記のように従来の半
導体内部に回折格子を有する光半導体素子では、回折格
子端面での位相が考慮されておらずランダムであるとい
う問題点があった。上述のように回折格子端面での位相
は、例えばDFB−LDの特性に強い影響を与えるにも
関わらずランダムなため、製造歩留まりが上がらない、
主モードと副モードの閾値利得差が取れない、特性の均
一性が得られない、I−L曲線のリニアリティが制御で
きない等の問題が生じる。従って回折格子端面での位相
を制御する必要性があるが、例えば電子ビーム(EB)
露光法で、回折格子の位相を示すマーカを形成したとし
ても、そのマーカを利用し傷入れして劈開し、端面位相
を制御することはほぼ不可能に近い。その理由は通常の
光通信に用いられるDFBレーザの回折格子のピッチ
は、0.2〜0.24μm程度であり、π/2の精度で回折格子
の位相を制御するためには、0.05μmのマーカの転写精
度と劈開位置精度とが必要になり、現実困難である。As described above, the conventional optical semiconductor device having a diffraction grating inside a semiconductor has a problem that the phase at the end surface of the diffraction grating is not taken into consideration and is random. As described above, since the phase at the end face of the diffraction grating is random, for example, despite having a strong influence on the characteristics of the DFB-LD, the production yield does not increase.
Problems such as a difference in threshold gain between the main mode and the sub mode cannot be obtained, uniformity of characteristics cannot be obtained, and linearity of the IL curve cannot be controlled. Therefore, it is necessary to control the phase at the end face of the diffraction grating. For example, an electron beam (EB)
Even if a marker indicating the phase of the diffraction grating is formed by the exposure method, it is almost impossible to control the end face phase by using the marker to cut and cleave. The reason is that the pitch of the diffraction grating of the DFB laser used for ordinary optical communication is about 0.2 to 0.24 μm, and in order to control the phase of the diffraction grating with an accuracy of π / 2, a 0.05 μm marker is transferred. Accuracy and cleavage position accuracy are required, which is difficult in practice.
【0011】本発明はかかる問題点を解決するためにな
されたものであり、端面での回折格子の位相を所望の位
相に制御した光半導体素子及びその製造方法を提供する
ことを目的としている。The present invention has been made to solve such a problem, and an object of the present invention is to provide an optical semiconductor device in which the phase of a diffraction grating at an end face is controlled to a desired phase, and a method of manufacturing the same.
【0012】[0012]
【課題を解決するための手段】本発明にかかる光半導体
素子は、半導体内部に回折格子を有し、その透過特性も
しくは反射特性を用いて波長の選択を行う光半導体素子
において、劈開されて当該光半導体素子が複数形成され
るウェハに、その横幅寸法の調整によって当該光半導体
素子の端面での前記回折格子の位相が決定される劈開用
V溝を備えたことを特徴とする。SUMMARY OF THE INVENTION An optical semiconductor device according to the present invention is a semiconductor device having a diffraction grating inside a semiconductor and selecting a wavelength by using its transmission characteristic or reflection characteristic. A wafer on which a plurality of optical semiconductor elements are formed is provided with a cleavage V-groove in which the phase of the diffraction grating at the end face of the optical semiconductor element is determined by adjusting the width of the wafer.
【0013】また半導体内部に回折格子を有し、その透
過特性もしくは反射特性を用いて波長の選択を行う光半
導体素子において、劈開されて分布帰還型半導体レーザ
が当該光半導体素子として複数形成されるウェハに、そ
の横幅寸法の調整によって当該分布帰還型半導体レーザ
の端面での前記回折格子の位相が決定される劈開用V溝
を備えたことを特徴とする。In an optical semiconductor device having a diffraction grating inside a semiconductor and selecting a wavelength using its transmission characteristics or reflection characteristics, a plurality of distributed feedback semiconductor lasers are formed as the optical semiconductor device by being cleaved. The wafer is provided with a cleavage V-groove in which the phase of the diffraction grating on the end face of the distributed feedback semiconductor laser is determined by adjusting the width of the wafer.
【0014】また前記劈開用V溝は、前記回折格子を規
定するレジスト上の電子ビーム露光パターンの幅及び繰
り返し数に基づいてその横幅寸法が調整されて当該レジ
スト上に電子ビームで露光されて形成されることを特徴
とする。The width of the cleavage V-groove is adjusted based on the width and repetition number of the electron beam exposure pattern on the resist that defines the diffraction grating, and the resist is exposed to the electron beam and formed on the resist. It is characterized by being performed.
【0015】また前記劈開用V溝は、前記光半導体素子
が複数形成される前記ウェハに、各光半導体素子ごとに
設けられることを特徴とする。Further, the cleavage V-groove is provided for each optical semiconductor element on the wafer on which the plurality of optical semiconductor elements are formed.
【0016】さらに前記劈開用V溝は、前記光半導体素
子が複数形成される前記ウェハに、複数の光半導体素子
ごとに設けられることを特徴とする。Further, the cleavage V-groove is provided for each of a plurality of optical semiconductor elements on the wafer on which the plurality of optical semiconductor elements are formed.
【0017】本発明の光半導体素子の製造方法は、電子
ビーム露光法で回折格子用パターンをレジスト上に露光
することによって、半導体内部にその透過特性もしくは
反射特性を用いて波長の選択を行う回折格子が形成され
る光半導体素子の製造方法において、少なくとも、当該
光半導体素子が複数形成されるウェハのレジスト上に前
記回折格子用パターンを露光する工程で、前記パターン
の幅及び繰り返し数に基づいてその横幅寸法を調整した
劈開用V溝を当該レジスト上に露光する工程を備えたこ
とを特徴とする。In the method of manufacturing an optical semiconductor device according to the present invention, a diffraction grating pattern is exposed on a resist by an electron beam exposure method to select a wavelength in a semiconductor using its transmission characteristic or reflection characteristic. In the method of manufacturing an optical semiconductor element in which a grating is formed, at least in the step of exposing the diffraction grating pattern on a resist of a wafer on which a plurality of the optical semiconductor elements are formed, based on the pattern width and the number of repetitions. A step of exposing the cleavage V-groove whose width is adjusted to the resist is provided.
【0018】また電子ビーム露光法によって回折格子用
パターンをレジスト上に露光することによって、半導体
内部にその透過特性もしくは反射特性を用いて波長の選
択を行う回折格子が形成された分布帰還型半導体レーザ
を製造する光半導体素子の製造方法において、少なくと
も、前記分布帰還型半導体レーザが複数形成されるウェ
ハのレジスト上に前記回折格子用パターンを露光する工
程で、前記パターンの幅及び繰り返し数に基づいてその
横幅寸法を調整した劈開用V溝を当該レジスト上に露光
する工程を備えたことを特徴とする。A distributed feedback semiconductor laser in which a diffraction grating pattern is formed on a resist by exposing a diffraction grating pattern on a resist by an electron beam exposure method, and a diffraction grating for selecting a wavelength using its transmission characteristics or reflection characteristics is formed inside the semiconductor. In the method of manufacturing an optical semiconductor device, at least, in the step of exposing the diffraction grating pattern on a resist of a wafer on which the plurality of distributed feedback semiconductor lasers are formed, based on the width and the number of repetitions of the pattern. A step of exposing the cleavage V-groove whose width is adjusted to the resist is provided.
【0019】本発明の光半導体素子及びその製造方法
は、上述のような構成とすることで、劈開されて形成さ
れた光半導体素子の端面での回折格子の位相を制御でき
るようになる。The optical semiconductor device and the method of manufacturing the same according to the present invention can control the phase of the diffraction grating at the end face of the optical semiconductor device formed by cleavage by employing the above-described configuration.
【0020】[0020]
【発明の実施の形態】始めに本発明の原理について説明
する。図1は、本発明の動作原理を説明するための回折
格子の位相(図1(a))と劈開用V溝の底(図1
(b))との関係を示す図であり、101は回折格子、
102は劈開用V溝部、51はSiO2 誘電体被膜を示
す。本発明では、EB露光法を用いて、回折格子のパタ
ーンを露光するのと同じ工程で劈開用V溝のパターンを
露光する。このとき回折格子のパターンに合わせてEB
の露光を開始するが、この場合に劈開用V溝のパターン
の寸法幅を、例えば、回折格子パターンの抜け幅の奇数
倍にマスク幅の偶数倍を足し算した長さに定めた場合、
図1の実線に示すように、形成される劈開用V溝の底が
回折格子の谷と一致させることができる。また、劈開用
V溝の寸法幅を、例えば回折格子パターンの抜け幅の偶
数倍にマスク幅の奇数倍を足した長さとした場合、図1
の波線に示すように劈開用V溝の底が回折格子の山と一
致させることができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, the principle of the present invention will be described. FIG. 1 shows the phase of the diffraction grating (FIG. 1A) and the bottom of the cleavage V-groove (FIG. 1) for explaining the operation principle of the present invention.
FIG. 3B is a diagram illustrating a relationship with (b)), where 101 is a diffraction grating,
102 denotes a cleavage V-groove, and 51 denotes a SiO 2 dielectric film. In the present invention, the pattern of the cleavage V-groove is exposed using the EB exposure method in the same step as the exposure of the pattern of the diffraction grating. At this time, EB is adjusted according to the pattern of the diffraction grating.
In this case, when the dimension width of the pattern of the cleavage V-groove is determined to be a length obtained by adding an even multiple of the mask width to an odd multiple of the pass-through width of the diffraction grating pattern, for example,
As shown by the solid line in FIG. 1, the bottom of the formed cleavage V-groove can be matched with the valley of the diffraction grating. When the dimensional width of the cleavage V-groove is set to, for example, a length obtained by adding an odd multiple of the mask width to an even multiple of the pass-through width of the diffraction grating pattern, FIG.
The bottom of the cleavage V-groove can coincide with the peak of the diffraction grating as shown by the wavy line.
【0021】従って劈開用V溝のパターン形成時に、E
B露光を開始する点を回折格子パターンの位置を基準に
して定め、且つ露光する幅を決めてEB露光を行えば、
決定した幅によって、劈開したバーの端面での回折格子
の位相を所望の位相とすることができる。本発明はこの
原理を用いて端面での回折格子の位相を所望の位相とし
た光半導体素子を得るものである。Therefore, when forming the pattern of the cleavage V-groove,
If the point at which the B exposure is started is determined with reference to the position of the diffraction grating pattern, and the width to be exposed is determined and the EB exposure is performed,
With the determined width, the phase of the diffraction grating at the end face of the cleaved bar can be set to a desired phase. The present invention is to obtain an optical semiconductor device in which the phase of the diffraction grating at the end face is set to a desired phase by using this principle.
【0022】実施形態1.以下、本発明の実施の形態を
図面を参照して説明する。図2は、本発明の実施形態1
を説明するための図であり、EB露光とウェットエッチ
によって、回折格子101,劈開用V溝102,を形成
し終えた半導体基板1の一部分を示す図である。図中の
201に示す十字のパターンはEB用のマーカ、点線で
囲まれた領域は、1素子分を示す。また、図3(a)〜
(f)は、図2のそれぞれA−A’、B−B’断面での
回折格子101とV溝102を形成する工程を示す図で
ある。Embodiment 1 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 2 shows Embodiment 1 of the present invention.
FIG. 7 is a diagram illustrating a part of the semiconductor substrate 1 on which a diffraction grating 101 and a cleavage V-groove 102 have been formed by EB exposure and wet etching. A cross pattern 201 shown in the drawing indicates an EB marker, and a region surrounded by a dotted line indicates one element. In addition, FIG.
(F) is a diagram showing a process of forming the diffraction grating 101 and the V-groove 102 in the AA ′ and BB ′ cross sections of FIG. 2, respectively.
【0023】図3に示すように、半導体基板1を誘電体
薄膜51で被覆し、その上にEB用レジスト52を塗布
し、EB露光で回折格子のパターンと劈開用V溝のパタ
ーンとを、図2(a)の様な位置関係で露光現像する。
すなわち上述のように、この工程においてEB露光を開
始する点を回折格子パターンの位置を基準にして定め、
且つ露光する幅を、劈開端面の回折格子の位相が所望す
る位相となるように(山か谷かその間か)決定し、決定
した幅(例えば谷となるように決定した幅)を露光現像
する。As shown in FIG. 3, a semiconductor substrate 1 is covered with a dielectric thin film 51, an EB resist 52 is applied thereon, and a pattern of a diffraction grating and a pattern of a V-groove for cleavage are formed by EB exposure. Exposure and development are performed in a positional relationship as shown in FIG.
That is, as described above, the point at which EB exposure is started in this step is determined based on the position of the diffraction grating pattern,
In addition, the width to be exposed is determined so that the phase of the diffraction grating on the cleavage end face becomes a desired phase (whether a peak or a valley or between the peaks), and the determined width (for example, the width determined to be a valley) is exposed and developed. .
【0024】次にこのレジストのパターンを誘電体薄膜
51に転写し(図2(b))、次にウェットエッチを行
って回折格子とV溝の一部を形成する(図2(c))。
そして全体をレジスト53で覆い、V溝のみが露出する
ようにパターニングする(図2(d))。次いでウェッ
トエッチを行ってV溝を完全に形成し(図2(e))、
レジストと誘電体薄膜とを除去し、回折格子と回折格子
の谷部がV溝の底に一致したV溝を得ることができる
(図2(f))。Next, this resist pattern is transferred to the dielectric thin film 51 (FIG. 2B), and then wet etching is performed to form a part of the diffraction grating and V-groove (FIG. 2C). .
Then, the whole is covered with a resist 53 and patterned so that only the V-groove is exposed (FIG. 2D). Next, a V-groove is formed completely by performing wet etching (FIG. 2E).
By removing the resist and the dielectric thin film, it is possible to obtain a diffraction grating and a V-groove in which the trough of the diffraction grating coincides with the bottom of the V-groove (FIG. 2 (f)).
【0025】実施例1.以下、本発明をλ/4シフトD
FB−LDに実施する場合の実施例1を、図4〜図7を
参照して説明する。図4(a)〜(d)は、λ/4シフ
トDFB−LDを示す図である。n−InP基板1上
に、回折格子101と劈開用V溝102とを有し、λ/
4シフト位置103は素子の中央に位置しており、V溝
の底は回折格子の谷と一致していて端面での回折格子は
谷になっている。素子中央の回折格子の位相を0とした
場合、この端面の位相はπだけずれている。Embodiment 1 Hereinafter, the present invention will be described using a λ / 4 shift D
First Embodiment A case in which the present invention is applied to an FB-LD will be described with reference to FIGS. FIGS. 4A to 4D are diagrams illustrating a λ / 4 shift DFB-LD. A diffraction grating 101 and a cleavage V-groove 102 are provided on an n-InP substrate 1 and λ /
The 4 shift position 103 is located at the center of the element, the bottom of the V-groove coincides with the valley of the diffraction grating, and the diffraction grating at the end face is a valley. Assuming that the phase of the diffraction grating at the center of the element is 0, the phase of this end face is shifted by π.
【0026】この回折格子の上にInGaAsPからな
るガイド層2、MQW活性層3、p−InPクラッド層
4が形成されている。活性層導波路以外は、p−InP
ブロック層5,n−InPブロック層6で埋め込まれ、
全体がp−InP埋め込み層7、p−InGaAsコン
タクト層8で覆われている。活性層導波路部は、メサ9
とSiO2 膜10でチップのその他の部分と電気的に分
離され、素子容量の低減が図られている。また、電流注
入用の電極11のうちp側電極はパターニングされ、や
はり素子容量の低減が図られている。On this diffraction grating, a guide layer 2 made of InGaAsP, an MQW active layer 3, and a p-InP clad layer 4 are formed. Except for the active layer waveguide, p-InP
Embedded in the block layer 5 and the n-InP block layer 6,
The whole is covered with a p-InP buried layer 7 and a p-InGaAs contact layer 8. The active layer waveguide section has a mesa 9
The SiO 2 film 10 electrically separates the other portions of the chip from each other, thereby reducing the element capacitance. In addition, the p-side electrode of the current injection electrode 11 is patterned so that the element capacitance is also reduced.
【0027】次に図4に示すλ/4シフトDFB−LD
の製造方法について説明する。まず図5(a)に示すよ
うに、100n−InP基板1に(011)面202と
平行になる位置202’にマーカ201を密着露光法と
ドライエッチングで形成する。このマーカ201は長さ
70μm、 太さ5μm、深さ2μm の十字パターンとし、300μ
m ピッチで並ばせる(図5(b))。このマーカ201
は、EB露光時のマーカとなるものである。Next, a λ / 4 shift DFB-LD shown in FIG.
A method of manufacturing the device will be described. First, as shown in FIG. 5A, a marker 201 is formed on a 100 n-InP substrate 1 at a position 202 ′ parallel to a (011) plane 202 by a contact exposure method and dry etching. This marker 201 has a length
70μm, 5μm thick, 2μm deep cross pattern, 300μ
They are arranged at m pitches (Fig. 5 (b)). This marker 201
Is a marker at the time of EB exposure.
【0028】次に、SiO2 で全体を覆い、EB用レジ
スト52を塗布する(図示せず)。次に、EB露光でλ
/4シフト回折格子のパターンとV溝用のパターンと
を、図6に示す様な位置関係で露光現像する。すなわち
回折格子用の露光位置を、λ/4シフト位置から順番
に、1,2,3・・・と仮に番号を付けるとすると、例
えば733番目の位置に合わせてV溝用の露光を始め、
747番目のところまで露光したとすれば、回折格子パ
ターンの抜け幅の奇数倍(×15)にマスク幅の偶数倍
(×14)を足し算した長さとなり、V溝の底は回折格
子の谷と一致することになる。例えば回折格子のピッチ
は、2027Åで回折格子を形成する幅は10μmとし、
一方、一つのV溝の幅は、約3μm 、長さ160μm とす
る。Next, the whole is covered with SiO 2 and an EB resist 52 is applied (not shown). Next, at EB exposure,
The pattern of the / 4 shift diffraction grating and the pattern for the V groove are exposed and developed in a positional relationship as shown in FIG. That is, assuming that the exposure positions for the diffraction grating are numbered in order from the λ / 4 shift position as 1, 2, 3,..., For example, the exposure for the V-groove is started at the 733rd position.
If the exposure is performed up to the 747th position, the length becomes the sum of an odd multiple (× 15) of the aperture width of the diffraction grating pattern and an even multiple (× 14) of the mask width, and the bottom of the V-groove is a valley of the diffraction grating. Will match. For example, the pitch of the diffraction grating is 2027 °, and the width of forming the diffraction grating is 10 μm.
On the other hand, one V-groove has a width of about 3 μm and a length of 160 μm.
【0029】次にこのレジストのパターンをSiO2 5
2に転写し(図2(b)参照)、ウェットエッチを行っ
て回折格子101とV溝102の一部を形成する(図2
(c)参照)。そして全体をレジスト53で覆い、V溝
部のみ露出する様にパターニングする(図2(d)参
照)。次にウェットエッチを施してV溝を完全に形成し
(図2(e)参照)、レジストと誘電体薄膜とを除去
し、回折格子と回折格子の谷部がV溝の底に一致したV
溝を得る(図2(f)参照)。そして選択気相成長法に
より活性層を含む導波路を直接形成する。Next, the pattern of this resist was changed to SiO 2 5
2 (see FIG. 2B) and wet etching is performed to form a part of the diffraction grating 101 and the V groove 102 (FIG. 2).
(C)). Then, the whole is covered with a resist 53 and patterned so that only the V-groove portion is exposed (see FIG. 2D). Next, a V-groove is formed completely by wet etching (see FIG. 2 (e)), the resist and the dielectric thin film are removed, and the diffraction grating and the V-shape whose valleys coincide with the bottom of the V-groove are formed.
A groove is obtained (see FIG. 2 (f)). Then, a waveguide including an active layer is directly formed by a selective vapor deposition method.
【0030】図7(a)〜(h)は、図2のC−C’断
面、D−D’断面における活性部とV溝部の形成過程を
示す図である。上述のようにして回折格子とV溝が形成
された基板全体をSiO2 で覆い、回折格子101の直
上の[011]方向に、一対のSiO2 ストライプマス
ク21を形成すると共に、V溝部102は被覆したまま
パターニングを行う(図6(a))。SiO2 ストライ
プマスクの開口幅31は例えば1.5μm 、マスク幅は5μ
m とする。またV溝部を覆うSiO2 はV溝部と5μm
のマージンをもつ。次にこの開口部31へ歪量子井戸を
活性層とする導波路層を有機金属気相成長法を用いて形
成するが、回折格子の高さを制御するためにPH3 と共
にAsH3で昇温する。FIGS. 7A to 7H are views showing the process of forming the active portion and the V-groove in the cross section taken along the line CC 'and the line DD' in FIG. The entire substrate on which the diffraction grating and the V-groove are formed as described above is covered with SiO 2 , and a pair of SiO 2 stripe masks 21 are formed in the [011] direction immediately above the diffraction grating 101, and the V-groove portion 102 is formed. Patterning is performed with the coating (FIG. 6A). The opening width 31 of the SiO 2 stripe mask is, for example, 1.5 μm, and the mask width is 5 μm.
m. The SiO 2 covering the V-groove is 5 μm
With a margin of Next, a waveguide layer having a strained quantum well as an active layer is formed in the opening portion 31 by using a metal organic chemical vapor deposition method. In order to control the height of the diffraction grating, the temperature is increased by using AsH 3 together with PH 3. I do.
【0031】そして波長組成1.05μmのn−InGaA
sPガイド層2(厚さ90nm,濃度 1×1018cm-3)を成長
した後、波長組成1.13μmのInGaAsP障壁層(厚
さ10nm、ノンドープ)で分離させられた波長組成1.27μ
mのInGaAsPに1%の圧縮歪を導入した量子井戸
層(ノンドープ、厚さ5nm )を7層積層したMQW活性
層3とp−InPクラッド層4(厚さ0.2μm 、濃度7
×1017cm-3)とを成長させ、導波路を形成する(図6
(b))。当然ながらV溝部には結晶成長は起こらず、
V溝は保存されたままとなる。Then, n-InGaAs having a wavelength composition of 1.05 μm
After growing the sP guide layer 2 (thickness 90 nm, concentration 1 × 10 18 cm −3 ), the wavelength composition 1.27 μm separated by the InGaAsP barrier layer (thickness 10 nm, non-doped) having the wavelength composition 1.13 μm.
An MQW active layer 3 in which seven quantum well layers (non-doped, 5 nm thick) in which 1% compressive strain is introduced into InGaAsP having a thickness of m and a p-InP cladding layer 4 (thickness 0.2 μm, concentration 7)
× 10 17 cm −3 ) to form a waveguide (FIG. 6).
(B)). Naturally, crystal growth does not occur in the V groove,
The V-groove remains preserved.
【0032】次に、再度SiO2 22で全体を被覆する
(図6(c))。斜面部と平坦部でSiO2 の膜厚が異
なることを利用し、斜面部のみが露出する様にSiO2
膜をエッチングし、導波路部及びV溝部をレジスト23
で覆う(図6(d))。そしてその他のSiO2 を除去
する(図6(e))。このとき、レジストと半導体との
密着を十分にとれば、導波路層の直上とV溝部にのみS
iO2 マスクを残すことが可能となる。Next, the whole is again covered with SiO 2 22 (FIG. 6C). By utilizing the fact that the film thickness of SiO 2 is different slant portion and the flat part, as only the inclined surface portion is exposed SiO 2
The film is etched, and the waveguide portion and the V-groove portion are resisted.
(FIG. 6D). Then, other SiO 2 is removed (FIG. 6E). At this time, if the adhesion between the resist and the semiconductor is sufficient, the S
It is possible to leave the iO 2 mask.
【0033】次に導波路部直上とV溝部以外をp−In
Pブロック層5(厚さ0.6μm ,濃度3 ×1017cm-3)及
びi−InP層6(厚さ0.3mm 、ノンドープ)n−In
Pブロック層7(厚さ0.6 μm、濃度1 ×1018cm-3)で
埋め込む(図6(f))。次にV溝部のみをレジスト2
4で覆い(図6(g))、導波路層直上のSiO2 マス
クを除去し、p−InP埋め込み層7(厚さ5μm 、濃
度7 ×1017cm-3)で全体を埋め込んだ後、コンタクト用
にInGaAsキャップ層8(厚さ1μm 、濃度3 ×10
18cm-3)を形成する(図6(h))。Next, p-In was applied to portions other than immediately above the waveguide portion and the V-groove portion.
P blocking layer 5 (thickness 0.6 μm, concentration 3 × 10 17 cm −3 ) and i-InP layer 6 (thickness 0.3 mm, non-doped) n-In
Embedding is performed with a P block layer 7 (thickness: 0.6 μm, concentration: 1 × 10 18 cm −3 ) (FIG. 6F). Next, resist 2 is applied only to the V groove.
4 (FIG. 6 (g)), the SiO 2 mask immediately above the waveguide layer is removed, and the whole is buried with a p-InP buried layer 7 (thickness 5 μm, concentration 7 × 10 17 cm −3 ). InGaAs cap layer 8 (1 μm thick, concentration 3 × 10
18 cm -3 ) (FIG. 6 (h)).
【0034】こうすることで回折格子の位相情報を有す
る劈開用V溝を持つエピタキシャルウェハを作成するこ
とができる。以下の電極プロセスは従来と同様にすれば
良いが、選択成長時にV溝部に形成されたオーバーハン
グが気になるときは、まずそのオーバーハング部をエッ
チオフしてしまえば良い。そしてV溝部をガイドとして
劈開することで回折格子の端面位相が所望の位相に制御
されたバーを得ることがでる。そして両端面にSiNの
ARコート(反射率1%以下)を塗布してλ/4シフト
DFB−LDを完成させる。Thus, an epitaxial wafer having a cleavage V-groove having phase information of a diffraction grating can be manufactured. The following electrode process may be performed in the same manner as in the related art. However, if the overhang formed in the V-groove during the selective growth is a concern, the overhang may be etched off first. Then, by cleaving using the V-groove portion as a guide, a bar in which the phase of the end face of the diffraction grating is controlled to a desired phase can be obtained. Then, an AR coat of SiN (reflectance of 1% or less) is applied to both end surfaces to complete a λ / 4 shift DFB-LD.
【0035】完成したλ/4シフトDFB−LDの光出
力特性を測定したところ、室温での閾値8mA、スローブ
効率0.35W/A以上が得られ、前方後方出力比は1.3
倍、光出力5mW時の副モード抑圧比(SMSR)は48d
B以上であった。またスロープ効率0.33W/A以上でS
MSRが45dB以上の高効率、高単一軸モードの素子の
割合は、従来の端面位相がランダムなλ/4シフトDF
Bの40%から80%に増大した。When the optical output characteristics of the completed λ / 4 shift DFB-LD were measured, a threshold value of 8 mA at room temperature and a lobe efficiency of 0.35 W / A or more were obtained, and the front-to-back output ratio was 1.3.
Double mode suppression ratio (SMSR) at optical output 5mW is 48d
B or more. S with slope efficiency of 0.33W / A or more
The ratio of the high-efficiency, high single-axis mode element having an MSR of 45 dB or more is the same as that of the conventional λ / 4 shift DF having a random end face phase
B increased from 40% to 80%.
【0036】実施形態2.次に本発明の実施形態2につ
いて図面を参照して説明する。図8は、本発明の実施形
態2を説明するための図であり、EB露光とウェットエ
ッチによって回折格子101、劈開用V溝102を形成
し終えた半導体基板1の一部を示している。回折格子1
01、劈開用V溝102とを有することは実施形態1と
同様であるが、劈開用のV溝102が各素子ごとではな
くウェハの一部に形成され、EB露光のスループットを
向上させていることに特徴がある。Embodiment 2 FIG. Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 8 is a view for explaining the second embodiment of the present invention, and shows a part of the semiconductor substrate 1 on which the diffraction grating 101 and the cleavage V-groove 102 have been formed by EB exposure and wet etching. Diffraction grating 1
01, having the cleavage V-groove 102 as in the first embodiment, but the cleavage V-groove 102 is formed not on each element but on a part of the wafer to improve the EB exposure throughput. It has special features.
【0037】V溝102をガイドにして劈開を行う場
合、実施形態1の様に各素子にV溝がある場合には、V
溝の長さは100μm 程度あれば十分であるが、図8に示
すように部分的に形成されたV溝を起点として劈開する
場合は、V溝の長さは300μm以上、できれば450μm 以
上あることが望ましい。またV溝102を形成した部分
が素子として使えないことを考慮すると、600μm以下で
あることが好ましい。When cleavage is performed using the V-groove 102 as a guide, if each element has a V-groove as in the first embodiment,
It is sufficient if the length of the groove is about 100 μm. However, as shown in FIG. 8, when cleaving from a partially formed V-groove as a starting point, the length of the V-groove must be 300 μm or more, preferably 450 μm or more. Is desirable. In consideration of the fact that the portion where the V-shaped groove 102 is formed cannot be used as an element, the thickness is preferably 600 μm or less.
【0038】実施例2.図8は、EB露光とウェットエ
ッチによって回折格子101、劈開用V溝102を形成
し終えた半導体基板1の一部分を示したものである。製
造方法は、実施例1と同じであり、V溝部102は2素
子分の面積に渡って形成され、その長さは560μm であ
る。V溝が形成される部分の比率は40素子に対して2
素子分となる。このようにV溝を形成することで、EB
露光のスループットを向上させることができる。実施例
1と比べると、V溝を形成する面積は約1/10以下に
なる。Embodiment 2 FIG. FIG. 8 shows a part of the semiconductor substrate 1 on which the diffraction grating 101 and the cleavage V-groove 102 have been formed by EB exposure and wet etching. The manufacturing method is the same as that of the first embodiment. The V-shaped groove 102 is formed over the area of two elements, and has a length of 560 μm. The ratio of the portion where the V groove is formed is 2 for 40 elements.
It is equivalent to an element. By forming the V-groove in this way, EB
Exposure throughput can be improved. Compared with the first embodiment, the area for forming the V groove is about 1/10 or less.
【0039】なお上述の実施形態及び実施例では、V溝
の底部と回折格子の谷とを一致させる場合について説明
しているが、本発明は端面での回折格子の位相を所望の
位相にすることを要旨とするものであり、V溝の底が必
ずしも回折格子の山や谷と一致していなければならない
と言うことはない。また上述の実施例の説明では、活性
層を含む導波路及び埋め込み成長をMOVE法で行って
いるが、V溝を保護して結晶成長できるならばその成長
方法は問われない。In the above embodiments and examples, the case where the bottom of the V-groove coincides with the valley of the diffraction grating has been described. However, the present invention sets the phase of the diffraction grating at the end face to a desired phase. This does not mean that the bottom of the V-groove must necessarily coincide with the peak or valley of the diffraction grating. In the description of the above-described embodiment, the waveguide including the active layer and the buried growth are performed by the MOVE method. However, the growth method is not limited as long as the crystal can be grown while protecting the V-groove.
【0040】[0040]
【発明の効果】以上述べたように本発明の光半導体素子
及びその製造方法は、半導体内部に回折格子を有する光
半導体素子の端面の位相を所望の位相にすることができ
ると言う効果がある。従ってDFB−LDに実施した場
合、回折格子の端面位相に強く依存する発振モードの閾
値利得差、I−L曲線のリニアリティ及び閾値、スロー
プ効率等の特性を、回折格子の位相を制御することで制
御できるようになり、従来のDFB−LDに比べ、単一
軸モード性,相互変調歪特性に優れたDFB−LDが得
られると共に、製造上の歩留まりの向上も図れる等、特
に顕著な効果を有する。As described above, the optical semiconductor device and the method of manufacturing the same according to the present invention have an effect that the phase of the end face of the optical semiconductor device having the diffraction grating inside the semiconductor can be set to a desired phase. . Therefore, when the present invention is applied to a DFB-LD, characteristics such as a threshold gain difference of an oscillation mode, a linearity and a threshold of an IL curve, and a slope efficiency which strongly depend on an end face phase of the diffraction grating are controlled by controlling a phase of the diffraction grating. This makes it possible to obtain a DFB-LD having superior single-axis mode characteristics and intermodulation distortion characteristics as compared with the conventional DFB-LD, and to improve the production yield. .
【図1】本発明の原理を説明するための図である。FIG. 1 is a diagram for explaining the principle of the present invention.
【図2】本発明の実施形態1を説明するための図であ
る。FIG. 2 is a diagram for explaining Embodiment 1 of the present invention.
【図3】本発明の実施形態1を説明するための図であ
る。FIG. 3 is a diagram for describing Embodiment 1 of the present invention.
【図4】本発明の実施例1を説明するための図である。FIG. 4 is a diagram for explaining the first embodiment of the present invention.
【図5】本発明の実施例1を説明するための図である。FIG. 5 is a diagram for explaining the first embodiment of the present invention.
【図6】本発明の実施例1を説明するための図である。FIG. 6 is a diagram for explaining Example 1 of the present invention.
【図7】本発明の実施例1を説明するための図である。FIG. 7 is a diagram for explaining the first embodiment of the present invention.
【図8】本発明の実施形態2及び実施例2を説明するた
めの図である。FIG. 8 is a diagram for explaining Embodiment 2 and Example 2 of the present invention.
1 化合物半導体基板(100 n−InP基板) 2 n−InGaAsPガイド層 3 MQW層 4 p−InPクラッド層 5 p−InPブロック層 6 n−InPブロック層 7 p−InP埋め込み層 8 p−InGaAsコンタクト層 9 高速応答用メサ溝 10,21,22 SiO2 膜 11 電極 15 回折格子 23,52,52 レジスト 51 誘電体薄膜(SiO2 膜) 101 回折格子 102 V溝部 201 EB用マーカ 202 011面Reference Signs List 1 compound semiconductor substrate (100 n-InP substrate) 2 n-InGaAsP guide layer 3 MQW layer 4 p-InP clad layer 5 p-InP block layer 6 n-InP block layer 7 p-InP buried layer 8 p-InGaAs contact layer Reference Signs List 9 Mesa groove for high-speed response 10, 21, 22 SiO 2 film 11 Electrode 15 Diffraction grating 23, 52, 52 Resist 51 Dielectric thin film (SiO 2 film) 101 Diffraction grating 102 V groove 201 Marker for EB 202 011 surface
Claims (7)
特性もしくは反射特性を用いて波長の選択を行う光半導
体素子において、 劈開されて当該光半導体素子が複数形成されるウェハ
に、その横幅寸法の調整によって当該光半導体素子の端
面での前記回折格子の位相が決定される劈開用V溝を備
えたことを特徴とする光半導体素子。1. An optical semiconductor device having a diffraction grating inside a semiconductor and selecting a wavelength by using its transmission characteristic or reflection characteristic. An optical semiconductor device comprising: a cleavage V-groove for determining a phase of the diffraction grating at an end face of the optical semiconductor device by adjusting dimensions.
特性もしくは反射特性を用いて波長の選択を行う光半導
体素子において、 劈開されて分布帰還型半導体レーザが当該光半導体素子
として複数形成されるウェハに、その横幅寸法の調整に
よって当該分布帰還型半導体レーザの端面での前記回折
格子の位相が決定される劈開用V溝を備えたことを特徴
とする光半導体素子。2. An optical semiconductor device having a diffraction grating inside a semiconductor and selecting a wavelength using its transmission characteristics or reflection characteristics, wherein a plurality of distributed feedback semiconductor lasers are cleaved and formed as the optical semiconductor device. An optical semiconductor device, comprising: a wafer having a cleavage V-groove in which the phase of the diffraction grating at the end face of the distributed feedback semiconductor laser is determined by adjusting the width of the wafer.
するレジスト上の電子ビーム露光パターンの幅及び繰り
返し数に基づいてその横幅寸法が調整されて当該レジス
ト上に電子ビームで露光されて形成されることを特徴と
する請求項1ないし請求項2の何れかに記載の光半導体
素子。3. The cleavage V-groove whose width is adjusted based on the width and the number of repetitions of an electron beam exposure pattern on a resist that defines the diffraction grating, is exposed to an electron beam on the resist. The optical semiconductor device according to claim 1, wherein the optical semiconductor device is formed.
複数形成される前記ウェハに、各光半導体素子ごとに設
けられることを特徴とする請求項1,請求項2ないし請
求項3の何れかに記載の光半導体素子。4. The semiconductor device according to claim 1, wherein said cleavage V-groove is provided for each optical semiconductor element on said wafer on which a plurality of said optical semiconductor elements are formed. The optical semiconductor device according to any one of the above.
複数形成される前記ウェハに、複数の光半導体素子ごと
に設けられることを特徴とする請求項1,請求項2ない
し請求項3の何れかに記載の光半導体素子。5. The semiconductor device according to claim 1, wherein the cleavage V-groove is provided for each of the plurality of optical semiconductor elements on the wafer on which the plurality of optical semiconductor elements are formed. The optical semiconductor device according to any one of the above.
をレジスト上に露光することによって、半導体内部にそ
の透過特性もしくは反射特性を用いて波長の選択を行う
回折格子が形成される光半導体素子の製造方法におい
て、 少なくとも、 当該光半導体素子が複数形成されるウェハのレジスト上
に前記回折格子用パターンを露光する工程で、前記パタ
ーンの幅及び繰り返し数に基づいてその横幅寸法を調整
した劈開用V溝を当該レジスト上に露光する工程を備え
たことを特徴とする光半導体素子の製造方法。6. An optical semiconductor device in which a diffraction grating for selecting a wavelength using a transmission characteristic or a reflection characteristic thereof is formed in a semiconductor by exposing a diffraction grating pattern on a resist by an electron beam exposure method. In the manufacturing method, at least in the step of exposing the diffraction grating pattern on a resist of a wafer on which a plurality of the optical semiconductor elements are formed, the cleavage V whose lateral width is adjusted based on the width and the number of repetitions of the pattern. A method for manufacturing an optical semiconductor device, comprising a step of exposing a groove on the resist.
ターンをレジスト上に露光することによって、半導体内
部にその透過特性もしくは反射特性を用いて波長の選択
を行う回折格子が形成された分布帰還型半導体レーザを
製造する光半導体素子の製造方法において、 少なくとも、 前記分布帰還型半導体レーザが複数形成されるウェハの
レジスト上に前記回折格子用パターンを露光する工程
で、前記パターンの幅及び繰り返し数に基づいてその横
幅寸法を調整した劈開用V溝を当該レジスト上に露光す
る工程を備えたことを特徴とする光半導体素子の製造方
法。7. A distributed feedback semiconductor in which a diffraction grating pattern is formed on a resist by exposing a diffraction grating pattern onto a resist by an electron beam exposure method, and a diffraction grating for selecting a wavelength is formed in the semiconductor using its transmission characteristics or reflection characteristics. In the method for manufacturing an optical semiconductor device for manufacturing a laser, at least a step of exposing the diffraction grating pattern on a resist of a wafer on which a plurality of the distributed feedback semiconductor lasers are formed, based on a width of the pattern and the number of repetitions. Exposing the cleavage V-groove having its width dimension adjusted on the resist.
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Application Number | Priority Date | Filing Date | Title |
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JP9341968A JP2953449B2 (en) | 1997-11-28 | 1997-11-28 | Optical semiconductor device and method of manufacturing the same |
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