JP2951162B2 - 自己消弧機能を有する半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、自己消弧機能を有する
半導体装置に係わり、特に、半導体装置のターンオフ損
失を低減させる場合、エミッタ層の厚さや低抵抗の短絡
領域の厚さ等を考慮して、点弧特性の異常を生じないよ
うにした自己消去機能を有する半導体装置に関する。

【０００２】

【従来の技術】一般に、自己消去機能を有する半導体装
置として、ゲートターンオフサイリスタ（以下、これを
ＧＴＯサイリスタという）が知られている。このＧＴＯ
サイリスタは、ｐ型のエミッタ層、ｎ型のベース層、ｐ
型のベース層及びｎ型のエミッタ層が順に積層された４
層構造からなる半導体基体を備え、ｐ型のエミッタ層に
はアノード電極、ｐ型のベース層にはゲート電極、ｎ型
のエミッタ層にはカソード電極がそれぞれ接続配置され
て１ユニット（単位）が形成され、このユニット（単
位）が複数個集合配置された構造を有している。

【０００３】そして、このＧＴＯサイリスタを製造する
場合には、まず、ｎ型のベース層を基板とし、この基板
にそれぞれ不純物を注入拡散させることによって、一方
の表面側にｐ型のベース層とｎ型のエミッタ層を順に形
成し、他方の表面側にｐ型のエミッタ層を形成させて前
記半導体基体を得ているものである。そして、ｐ型のベ
ース層を形成する際には、注入拡散させる不純物とし
て、例えば、ガリウムが用いられ、ｎ型のエミッタ層を
形成する際には、注入拡散させる不純物として、例え
ば、リンが用いられる。また、不純物の注入拡散工程を
簡便にするために、ｐ型のエミッタ層とｐ型のベース層
は、同時に行われる不純物の注入拡散によって同時に形
成される。

【０００４】かかるＧＴＯサイリスタにおいては、その
動作特性の１つにターンオフ損失がある。このターンオ
フ損失は、ｎ型のベース層とｐ型のエミッタ層との接合
（以下、これをＪ１接合という）部において、ｎ型のベ
ース層内に存在する残留キャリアがＧＴＯサイリスタの
ターンオフ時にテイル電流として掃き出されるために生
ずるもので、このターンオフ損失を低減させるために
は、ｐ型のエミッタ層から注入されるキャリアの注入効
率を抑制し、Ｊ１接合部におけるｎ型のベース層内に存
在するキャリアの密度を低下させればよいことが知られ
ており、ｐ型のエミッタ層からのキャリアのキャリアの
注入効率を抑制する手段についても、いくつかの手段が
知られている。

【０００５】ここにおいて、前記注入効率を抑制する手
段の１つは、アノード電極とｎ型のベース層とを低抵抗
のｎ型の短絡領域によって部分的に短絡させるアノード
短絡法であって、この低抵抗のｎ型の短絡領域は、ｐ型
のエミッタ層の一部の個所にリン等の不純物を多量に注
入拡散させ、ｐ型のエミッタ層を低抵抗のｎ型の短絡領
域に替えることにより形成させるものである。なお、こ
のｎ型の短絡領域を形成する際に、不純物の注入拡散に
より、ｐ型のエミッタ層とｐ型のベースとを同時に形成
するものであるときには、この不純物の注入拡散に先立
って、前記ｎ型の短絡領域を形成するようにしている。
また、前記注入効率を抑制する手段の他の１つは、薄い
ｐ型のエミッタ層を形成するものであって、この薄いｐ
型のエミッタ層は、低抵抗のｎ型の短絡領域を含んだ種
々の層を、不純物の注入拡散によって形成した後で、例
えば、ボロン等を追加注入拡散することによって形成さ
れるものである。このような形成手段を採れば、数μｍ
程度の厚さのｐ型のエミッタ層を形成することができ、
それによってｐ型のエミッタ層から注入されるキャリア
の注入効率が抑制される。

【０００６】この他に、ＧＴＯサイリスタにおけるター
ンオフ損失を低減させる手段としては、キャリアのライ
フタイム制御を行う手段が知られており、このライフタ
イム制御を行う手段の中には、金等の重金属を拡散させ
ることによりキャリアのライフタイム制御を行うもの、
または、γ線や電子線を照射することによりキャリアの
ライフタイム制御を行うもの等があって、これらの手段
はいずれもキャリアのライフタイムを短縮させ、キャリ
アの減少を速めるようにしているものである。ところ
が、前記キャリアのライフタイム制御を行う手段は、い
ずれのものも、ＧＴＯサイリスタの内部に存在する全て
のキャリアのライフタイムを短縮してしまうものである
ため、ｎ型のベース層とｐ型のベース層との接合（以
下、これをＪ２接合という）部の近傍のｎ型のベース層
内のキャリア濃度が電流導通状態のときに減少してしま
い、Ｊ１接合部側のキャリア密度とあまり変わらない
か、またはより低くなる。このため、ＧＴＯサイリスタ
のターンオフ損失は低減するものの、同時に、ターンオ
ン電圧が著しく増大するという問題が生じる。

【０００７】この問題を解決するために、ＧＴＯサイリ
スタにプロトン等の重荷電粒子の打ち込みを行い、局所
的にキャリアのライフタイム制御を行うものが、特開昭
６４−９６５８号によって開示されている。このプロト
ン等の重荷電粒子の打ち込みによりキャリアのライフタ
イム制御を行う手段は、γ線や電子線を照射させるもの
に比べて、ＧＴＯサイリスタ内部への透過率が著しく小
さくなるため、打ち込んだプロトン等の重荷電粒子を半
導体基体の所定の深さのところで停止させることができ
る。そして、プロトン等の重荷電粒子の打ち込み領域に
おいては、ライフタイムキラーとなる発生再結合中心が
数多く形成されるため、キャリアのライフタイムを局所
的に制御することが可能になるもので、例えば、前記Ｊ
１接合部近傍のｎ型のベース層のキャリアのライフタイ
ムのみを選択的に短縮させれば、ターンオン電圧の増大
を招くことなく、ターンオフ損失を低減することが可能
になる。

【０００８】

【発明が解決しようとする課題】一般に、ＧＴＯサイリ
スタにおいては、高耐圧特性を確立させるため、ｐ型の
ベース層を形成する際に、高温度において長時間にわた
る不純物の拡散が行われる。例えば、不純物としてガリ
ウムを選択し、ガリウムの注入拡散によってｐ型のベー
ス層を形成する場合には、１２５０℃の高温度の酸素雰
囲気中で、２３時間に及ぶ拡散が行われ、ｎ型ベース層
との接合（Ｊ２接合）部の深さは、ｎ型のエミッタ層の
表面から６０μｍ程度に達する。また、ｐ型のエミッタ
層とｐ型のベース層とを同時に不純物の拡散によって形
成する場合には、ｐ型のエミッタ層も６０μｍ程度の厚
さに形成される。ところで、このような酸素雰囲気中に
おける高温度の長時間に及ぶ不純物の拡散時には、ＧＴ
Ｏサイリスタの半導体基体内に酸素が入り込み、表面か
ら３０μｍ程度の深さにまで達するｎ型の拡散酸素領域
が生成されるようになる。このとき、ｐ型のエミッタ層
側に生成されたｎ型の拡散酸素領域は、拡散酸素の濃度
がｐ型のエミッタ層のキャリア濃度に比べて桁違いに小
さく、かつ、その存在範囲がｐ型のエミッタ層の内部に
限られているため、前記ｎ型の拡散酸素領域の生成によ
る影響は殆んど現れない。

【０００９】しかるに、ＧＴＯサイリスタのターンオフ
損失を減少させるため、薄いｐ型のエミッタ層を形成し
たときには、前述の場合と異なる状況になる。即ち、ｐ
型のエミッタ層の厚さを数μｍ程度にしたときには、ｎ
型の拡散酸素領域が薄いｐ型のエミッタ層を超えてｎ型
のベース層の内部にまで入り込み、ｎ型のベース層内に
酸素を拡散させるようになる。このｎ型のベース層内に
拡散した酸素の濃度はｎ型のベース層の不純物濃度より
も高くなるため、ｎ型の拡散酸素領域の影響を無視する
ことができなくなる。通常、ＧＴＯサイリスタの製造過
程においては、不純物の拡散工程を終了した後にもいく
つかの熱処理工程を経ることになるが、そのときの熱処
理温度が４００℃近傍であると、ＧＴＯサイリスタの半
導体基体中に拡散した酸素が活性化してドナー化する。
その結果、前記半導体基体は単なるｐｎｐｎの４層構造
ではなく、それらの間に絶縁体層ｉ（実際は高抵抗のｎ
層）を介在させたｐｎｉｐｎの５層構造になり、ゲート
トリガ電流が異常なＧＴＯサイリスタ、例えば、点弧感
度の鈍いＧＴＯサイリスタ、または、ゲートトリガ電流
を大きくしても点弧しないＧＴＯサイリスタが得られる
ことになる。このように、薄いｐ型のエミッタ層を備え
たＧＴＯサイリスタにおいては、キャリアの注入効率を
抑制してターンオフ損失を減少できる代わりに、半導体
基体の内部に形成されるｎ型の拡散酸素領域の影響を受
けるようになり、点弧状態が不十分なＧＴＯサイリスタ
が得られることがあるという問題を有している。

【００１０】一方、プロトン等の重荷電粒子の打ち込み
により、局所的にキャリアのライフタイム制御を行うも
のは、これまで前記重荷電粒子の打ち込みの深さや打ち
込み量については一応の考慮が払われていたが、前記重
荷電粒子を打ち込んだ後のプロファイル、特に、前記重
荷電粒子の分布領域の最深部と、ｐ型のエミッタ層の厚
さや低抵抗のｎ型の短絡領域の厚さ等の関係について
は、何等の考慮が払われていなかったため、前記低抵抗
のｎ型の短絡領域の形成と併用する際に、必ずしも、充
分な機能を発揮させることができないという問題を有し
ている。

【００１１】本発明は、前述の各問題点を除くものであ
って、その目的は、ゲートトリガ電流の異常を生じるこ
とがなく、各機能を充分に発揮させ、ターンオフ損失を
低減させるようにした自己消弧機能を有する半導体装置
を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１導電型のエミッタ層、第２導電型の
ベース層、第１導電型のベース層、第２導電型のエミッ
タ層の順に積層された４層構造を有し、前記４層構造の
両面がそれぞれ第１及び第２主表面となる半導体基体を
備え、前記半導体基体の第１主表面側は、第１導電型の
エミッタ層が互いに分離された複数の短冊形のもので構
成され、これら分離された複数の第１導電型のエミッタ
層の間に第２導電型のベース層が露出形成され、前記半
導体基体の第２主表面側は、第２導電型のエミッタ層
と、第１導電型のベース層まで達し、第１導電型のベー
ス層よりも低抵抗の第１導電型の短絡領域とが交互に露
出形成されており、第２導電型のエミッタ層の厚さは、
１０μｍ乃至３０μｍの範囲内であって、第１導電型の
ベース層の形成時に生成される酸素の拡散領域の厚さの
１／３以上、かつ、酸素の拡散領域の厚さを超えない範
囲内にあり、低抵抗の短絡領域の厚さは、第２導電型の
エミッタ層の厚さよりも２０μｍ以上厚くなるように構
成した第１の手段を備える。

【００１３】また、前記目的を達成するために、本発明
は、前記第１の手段において、半導体基体の第１主表面
側から重荷電粒子の打ち込みを行い、この打ち込みによ
って形成された重荷電粒子の分布領域の最深部が、第１
導電型の短絡領域の厚さよりも浅く、かつ、第２導電型
のエミッタ層の厚さよりも深いところにあるようにした
第２の手段を備える。

【００１４】

【００１５】

【作用】前記第１の手段によれば、第２導電型のエミッ
タ層の厚さを１０μｍ乃至３０μｍの範囲内にあるよう
に構成し、かつ、低抵抗の第１導電型の短絡領域の厚さ
を前記第２導電型のエミッタ層の厚さより少なくとも２
０μｍ以上厚くなるように構成している。このため、比
較的薄く形成されている第２導電型のエミッタ層からの
キャリアの注入効率が効果的に抑制されるとともに、低
抵抗の第１導電型の短絡領域の本来の機能を充分に発揮
させることができるので、自己消弧機能を有する半導体
装置のターンオフ損失を著しく低減させることが可能に
なる。

【００１６】また、前記第１の手段によれば、第２導電
型のエミッタ層の厚さを、第１導電型のベース層の形成
時に生成される酸素の拡散領域の厚さの１／３以上で、
かつ、その厚さを超えない範囲内にあるように構成して
いる。このため、第２導電型のベース層の形成時に半導
体基体（第１導電型のベース層）内に拡散した酸素は、
半導体基体の表面から数μｍまでの範囲内において半導
体基体の不純物濃度よりも充分高い濃度になっているだ
けで、半導体基体の表面から約１０μｍを超える範囲に
なると、半導体基体の不純物濃度との差が小さくなり、
半導体基体内に拡散した酸素がその後の熱処理によって
半導体基体内でドナー化しても、そのドナー化した拡散
酸素の影響を受けるのは半導体基体の表面から約１０μ
ｍ以下の領域に限られるので、結果的に、前記拡散した
酸素及びドナー化した拡散酸素領域の影響を受けること
がなくなり、点弧感度が低下したり、点弧しない等のゲ
ートトリガ電流の異常を生じることなしに、自己消弧機
能を有する半導体装置のターンオフ損失を著しく低減さ
せることが可能になる。

【００１７】さらに、前記第２の手段によれば、重荷電
粒子の分布領域の最深部が、低抵抗の第１導電型の短絡
領域の厚さよりも浅く、かつ、第２導電型のエミッタ層
の厚さよりも深いところにあるように構成している。こ
のため、重荷電粒子の打ち込みにより形成される発生再
結合を有効に利用することができるので、点弧感度が低
下したり、点弧しない等のゲートトリガ電流の異常を生
じることなしに、自己消弧機能を有する半導体装置のタ
ーンオフ損失を著しく低減させることが可能になる。

【００１８】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１９】図１は、本発明による自己消弧機能を有す
る半導体装置の第１の実施例の構成の一部を示す横断面
図であって、自己消弧機能を有する半導体装置としてＧ
ＴＯサイリスタを構成している例を示すものである。

【００２０】図１において、１はｎ型（第１導電型）の
ベース層、２はｐ型（第２導電型）のベース層、３はｎ
型のエミッタ層、４はｐ型のエミッタ層、５は低抵抗の
高濃度ｎ型（ｎ＋型）の短絡領域、６は高濃度ｐ型（ｐ
＋型）のゲートコンタクト領域、７は第１主表面、８は
第２主表面である。

【００２１】そして、ｐ型のエミッタ層４、ｎ型のベー
ス層１、ｐ型のベース層２、ｎ型のエミッタ層３は、順
に積層された形の４層構造の半導体基体を構成してお
り、この半導体基体のｎ型のエミッタ層３側が第１主表
面７を形成し、ｐ型のエミッタ層４側が第２主表面８を
形成している。第１主表面７側において、ｎ型のエミッ
タ層３は互いに分離配置された複数の短冊型のもので構
成され、それぞれのｎ型のエミッタ層３の間にある露出
されたｐ型のベース層２の上にそれぞれｐ＋型のゲート
コンタクト領域６が形成される。第２表面側８におい
て、ｐ型のエミッタ層４と低抵抗のｎ＋型の短絡領域５
とが交互に露出するように配置形成され、このｎ＋型の
短絡領域５の非露出部はｎ型のベース層１内に侵入して
いる。ここにおいて、ｐ型のエミッタ層４は、その厚み
が１０μｍ乃至３０μｍの範囲内になるように選択的に
形成され、ｎ＋型の短絡領域５は、その厚みがｐ型のエ
ミッタ層４の厚みよりも２０μｍ以上厚くなるように選
択的に形成される。なお、図示が省略されているが、ｎ
型のエミッタ層３の表面にはカソード電極が、ｐ型のエ
ミッタ層４及びｎ＋型の短絡領域５の表面にはアノード
電極が、ｐ＋型のゲートコンタクト領域６の表面にはゲ
ート電極がそれぞれ設けられており、全体としてＧＴＯ
サイリスタが構成されている。

【００２２】続く、図２（ａ）乃至（ｄ）及び図３
（ａ）乃至（ｄ）は、第１の実施例のＧＴＯサイリスタ
を製造する場合の一例を示す各製造工程を示す工程説明
図である。ただし、説明の便宜上、図２及び図３には、
ＧＴＯサイリスタの１ユニット（単位）の構造だけを示
している。

【００２３】図２及び図３において、図１に示された構
成要素と同じ構成要素には、同じ符号を付けている。

【００２４】第１の実施例のＧＴＯサイリスタは、概
要、以下のようにして製造される。

【００２５】最初の工程１においては、図２（ａ）に示
すように、ほぼ一定の不純物濃度を有しており、ｎ型の
ベース層１となる高抵抗特性のシリコン基板を用意し、
このシリコン基板の第１表面７側に不純物として適量の
ガリウムを注入（デポジション）し、続いて、酸素雰囲
気内において１２５０℃の温度下で２３時間にわたるガ
リウムの拡散を行い、シリコン基板の第１表面７側にｐ
型のベース層２を形成する。このとき、ｐ型のベース層
２の厚さは約６０μｍである。

【００２６】続く、工程２においては、図２（ｂ）に示
すように、シリコン基板の第２表面８側に不純物として
適量のリンを選択的に複数の個所に注入（デポジショ
ン）し、このリンの注入個所にｎ＋型の短絡領域５を形
成する。

【００２７】次いで、工程３においては、図２（ｃ）に
示すように、既に形成してあるｐ型のベース層２の表面
に、不純物として適量のリンを注入（デポジション）
し、ｎ型のエミッタ層３を形成する。

【００２８】次に、工程４においては、図２（ｄ）に示
すように、前記工程３において形成したｎ型のエミッタ
層３を部分的にエッチング除去し、これら除去した部分
にｐ型のベース層２を露出させる。

【００２９】続く、工程５においては、図３（ａ）に示
すように、前記工程４において露出したｐ型のベース層
２の表面に不純物として適量のリンを選択的に注入（デ
ポジション）し、このリンの注入によってｐ＋型のゲー
トコンタクト領域６を形成する。

【００３０】次いで、工程６においては、図３（ｂ）に
示すように、酸素雰囲気内において１２００℃の温度下
で約１５乃至３５時間にわたる第１回目の各不純物の拡
散を行い、これによってｐ＋型のゲートコンタクト領域
６だけでなく、ｎ型のエミッタ層３及びｎ＋型の短絡領
域５の厚みが増大する。

【００３１】続いて、工程７においては、図３（ｃ）に
示すように、シリコン基板の第２表面８側のｎ＋型の短
絡領域５の非配置部分に、不純物として適量のボロンを
選択的に注入（デポジション）し、このボロンの注入個
所にｐ型のエミッタ層４を形成する。このとき、ｐ型の
エミッタ層４の厚さは約４μｍである。

【００３２】次に、工程８においては、図３（ｄ）に示
すように、酸素雰囲気内において１２００℃の温度下で
約１５乃至２０時間にわたる第２回目の各不純物の拡散
を行い、これによってｎ型のエミッタ層３、ｐ型のエミ
ッタ層４、ｎ＋型の短絡領域５、ｐ＋型のゲートコンタ
クト領域６の厚みが増大するが、特に、ｐ型のエミッタ
層４の厚さは約２０μｍに、ｎ＋型の短絡領域５の厚さ
は約４５μｍになる。

【００３３】なお、前記工程１乃至前記工程８において
は、シリコン基板の厚さの調整や、洗浄、酸化、ホトエ
ッチング等の工程が含まれているが、説明を簡単にする
ために、これらの工程については説明を省略している。

【００３４】また、前記工程１乃至工程８が終えた後
は、酸化膜等の保護膜形成工程、アルミニウム（Ａｌ）
等で形成されるカソード電極、アノード電極、ゲート電
極を、それぞれ、ｎ型のエミッタ層３の表面、ｐ型のエ
ミッタ層４の表面、ｐ＋型のゲートコンタクト領域６の
表面に形成する電極形成工程、ウエハからペレットを切
出すペレット切出し工程、ライフタイム制御工程、パッ
ケージング工程等を経て、ＧＴＯサイリスタの各製造工
程が完了する。

【００３５】続く、図４は、第１の実施例のＧＴＯサイ
リスタにおける第２主表面８側（アノード側）のｐ型の
エミッタ層４配置部分の不純物濃度を示す不純物分布特
性図である。

【００３６】図４において、横軸は第２主表面８（アノ
ード面）からの深さ（μｍ）であり、縦軸は各不純物濃
度の大きさである。この場合、アノード面からの深さが
０乃至２０μｍの範囲は、ｐ型のエミッタ層４の形成領
域であり、アノード面からの深さが２０μｍを超える範
囲は、ｎ型のベース層１の形成領域である。

【００３７】そして、図４の実線で示されるように、
ｐ型のエミッタ層４の形成領域における不純物濃度は、
アノード面からの深さが０（表面）のところが最大であ
って、アノード面からの深さが深くなるに応じて減少
し、アノード面からの深さが２０μｍのところになる
と、ほぼ０になる。ｎ型のベース層１の形成領域におけ
る不純物濃度は、アノード面からの深さが２０μｍのと
ころがほぼ０であって、アノード面からの深さが２０μ
ｍを僅かに超えると、ある値まで急激に増大し、以下、
アノード面からの深さが深くなっても前記ある値を維持
するような分布になっている。

【００３８】また、前記工程１におけるｐ型のベース層
２の形成時に、酸素雰囲気中において１２５０℃の温度
下で２３時間にわたる不純物拡散処理が行われると、Ｇ
ＴＯサイリスタの内部に酸素が拡散されることは前述の
とおりであるが、この拡散した酸素は、図４の点線で
示されるように、アノード面からの深さが０（表面）の
ところが最大であって、アノード面からの深さが深くな
るに応じて僅かづつ減少してゆき、アノード面からの深
さが３０μｍのところになると、ほぼ０になる。即ち、
拡散した酸素は、アノード面から約３０μｍのところま
で浸入するが、第１の実施例においては、ｐ型のエミッ
タ層４の厚さが２０μｍになるように構成しているた
め、ｐ型のエミッタ層４とｎ型のベース層１との間のＪ
１接合部の近傍における拡散した酸素がドナー化したこ
とによる不純物濃度の増加をもたらすことがない。

【００３９】このように、第１の実施例によれば、点弧
感度の低下や点弧失敗を起こすというようなゲートトリ
ガ電流の異常を生じることなく、ターンオフ損失を低減
させたＧＴＯサイリスタが得られる。

【００４０】続いて、図５は、第１の実施例において、
ｐ型のエミッタ層４の厚さを１０μｍに構成した本発明
の第２の実施例のＧＴＯサイリスタにおける第２主表面
８側（アノード側）のｐ型のエミッタ層４配置部分の不
純物濃度を示す不純物分布特性図である。

【００４１】図５において、横軸は第２主表面８（アノ
ード面）からの深さ（μｍ）であり、縦軸は各不純物濃
度の大きさである。この第２の実施例の場合には、アノ
ード面からの深さが０乃至１０μｍの範囲は、ｐ型のエ
ミッタ層４の形成領域であり、アノード面からの深さが
１０μｍを超える範囲は、ｎ型のベース層１の形成領域
である。この場合、ｐ型のエミッタ層４の厚さを、第１
の実施例の２０μｍよりも薄い１０μｍに形成するため
には、前記工程８における１２００℃の高温下での第２
回目の不純物の拡散の時間を、約１５乃至２０時間より
も短かくなるように設定すればよい。

【００４２】そして、図５の実線で示されるように、
ｐ型のエミッタ層４の形成領域における不純物濃度は、
アノード面からの深さが０（表面）のところが最大であ
って、アノード面からの深さが深くなるに応じて急激に
減少し、アノード面からの深さが１０μｍのところでほ
ぼ０になる。ｎ型のベース層１の形成領域における不純
物濃度は、アノード面からの深さが１０μｍのところが
ほぼ０であって、アノード面からの深さが１０μｍを僅
かに超えると、ある値まで急激に増大し、以下、アノー
ド面からの深さが深くなっても前記ある値を維持するよ
うな分布になっている。

【００４３】また、第２の実施例においては、拡散した
酸素は、図５の実線で示されるように、アノード面か
らの深さが０（表面）のところが最大であって、アノー
ド面からの深さが深くなるに応じて次第に減少してゆ
き、アノード面からの深さが３０μｍのところでほぼ０
になるもので、第２の実施例においても、拡散した酸素
はアノード面から約３０μｍのところまで浸入するもの
である。このために、アノード面からの深さが１０μｍ
のところにある、ｐ型のエミッタ層４とｎ型のベース層
１との間のＪ１接合部の近傍のｎ型のベース層１内にド
ナー化した拡散酸素が少々現れるようになり、このドナ
ー化した拡散酸素の分だけ不純物濃度が増大するように
なるが、前記ドナー化した拡散酸素の量はさほど大きな
ものではないので、前記ドナー化した拡散酸素の影響を
殆んど受けることがない。

【００４４】このように、第２の実施例によれば、ゲー
トトリガ電流が設計値に対してやや大きめになることは
あるものの、点弧感度の低下や点弧失敗を起こすという
ようなゲートトリガ電流の異常を生じることなく、第１
の実施例の場合と同様、ターンオフ損失を低減したＧＴ
Ｏサイリスタが得られる。

【００４５】次に、図６は、第１の実施例において、前
記工程８における１２００℃の高温度での第２回目の不
純物の拡散を省略し、ｐ型のエミッタ層４の厚さが約４
μｍになるように構成したＧＴＯサイリスタの第１の参
考例（不適切例）を示すもので、（ａ）はそのＧＴＯサ
イリスタの一部の構成を示す横断面図、（ｂ）はそのＧ
ＴＯサイリスタにおける第２主表面８側（アノード側）
のｐ型のエミッタ層４配置部分の不純物濃度を示す不純
物分布特性図である。

【００４６】図６において、９はドナー化した拡散酸素
を含むｎ型の層であり、その他、図１に示された構成要
素と同じ構成要素には同じ符号を付けている。

【００４７】そして、この第１の参考例においては、Ｇ
ＴＯサイリスタの第２主表面８側に、厚さ４μｍのｐ型
のエミッタ層４とそれよりも厚いｎ＋型の短絡領域５と
が設けられ、さらに、ｎ＋型の短絡領域５の最深部より
深い、ｎ型のベース層１の内部にまでドナー化した拡散
酸素を含むｎ型の層９が形成される。

【００４８】この第１の参考例のＧＴＯサイリスタによ
れば、ｐ型のエミッタ層４の厚さが約４μｍというよう
に薄すぎているため、図６（ｂ）に示すように、Ｊ１接
合部の近傍のｎ型のベース層１内にドナー化した拡散酸
素が多く発生し、そのドナー化した拡散酸素の量はｎ型
のベース層１内の不純物濃度に比べて無視できないもの
になる。このような状態のときには、図６（ａ）に示す
ように、ドナー化した拡散酸素によるｎ層２１がｐ型の
エミッタ層４（及びｎ＋型の短絡領域５）とｎ型のベー
ス層１の間に形成され、実質的にｐｎｉｐｎからなる５
層構造になる。

【００４９】このため、第１の参考例のＧＴＯサイリス
タは、ゲートトリガ電流が極めて大きくなるばかりか、
点弧感度が著しく低下するようになり、さらに、点弧失
敗を生じるようになる。

【００５０】ここで、図７は、ＧＴＯサイリスタにおけ
るｐ型のエミッタ層４の厚さとゲートトリガ電流及びタ
ーンオフ損失との相関関係の１つの実例を示した特性図
である。

【００５１】図７において、横軸はｐ型のエミッタ層４
の厚さ（μｍ）であり、縦軸はゲートトリガ電流及びタ
ーンオフ損失の各量を示すものである。なお、ゲートト
リガ電流は、各ｐ型のエミッタ層４の厚さに対する設計
値を１としており、ターンオフ損失は、オン電圧が同一
になるように構成したものを対象にしている。

【００５２】図７に示される特性図によれば、ゲートト
リガ電流については、ｐ型のエミッタ層４の厚さが３０
μｍ以上になると、ｐ型のベース層２の形成時に拡散し
た酸素の拡散深さが約３０μｍであるため、前記拡散し
た酸素の影響を受けることがなくなり、設計値に一致す
るようになっている。次いで、ｐ型のエミッタ層４の厚
さを３０μｍより薄くしてゆくと、最初の間は前述の場
合と同様に前記拡散した酸素の影響を受けないので、ゲ
ートトリガ電流はその設計値に一致しているが、前記層
４の厚さが約２０μｍ以下になってくると、前記拡散し
た酸素の影響を次第に受けるようになり、ゲートトリガ
電流は順次その設計値よりも大きくなってゆく。そし
て、ｐ型のエミッタその４の厚さが約１０μｍ以下にま
で薄くなると、前記拡散した酸素の影響をまともに受
け、ゲートトリガ電流はその設計値よりも極端に増大す
るようになる。

【００５３】一方、ターンオフ損失については、ｐ型の
エミッタ層４の厚さが薄いときには、ｐ型のエミッタ層
４からのキャリアの注入効率が抑制されるため、比較的
小さな値に維持されているが、ｐ型のエミッタ層４の厚
さが厚くなると、その厚さの増大にしたがって前記キャ
リアの注入効率の抑制の効力が次第に弱くなるので、タ
ーンオフ損失は順次増大し、ある点から比較的大きく増
大するようになる。そして、前記ターンオフ損失の増大
の勾配が大きくなる分岐点は、ｐ型のエミッタ層４の厚
さが約３０μｍの近傍である。

【００５４】以上総合すると、ゲートトリガ電流につい
ては、その好ましい範囲はｐ型のエミッタ層４の厚さが
約１０μｍ以上であり、また、ターンオフ損失について
は、その好ましい範囲はｐ型のエミッタ層４の厚さが約
３０μｍ以下であって、ゲートトリガ電流とターンオフ
損失の双方にとって好ましい範囲は、ｐ型のエミッタ層
４の厚さが１０μｍ乃至３０μｍの範囲内であり、その
ため、本発明においては、ｐ型のエミッタ層４の厚さを
１０μｍ乃至３０μｍの範囲内にあるように選択構成し
ているものである。

【００５５】また、本発明において、ｐ型のエミッタ層
４の厚さを前記１０μｍ乃至３０μｍの範囲内になるよ
うに選んだ理由は、前記理由の他に、次のような理由に
もよる。

【００５６】後に述べるように、ｎ＋型の短絡領域５を
形成する場合には、その厚さをｐ型のエミッタ層４の厚
さよりも少なくとも２０μｍ以上とすることが好まし
い。そこで、ｐ型のエミッタ層４の厚さを３０μｍ以上
のものにしようとすれば、ｎ＋型の短絡領域５の厚さを
５０μｍ以上にしなければならないが、このように厚い
ｎ＋型の短絡領域５を形成しようとすると、通常の製造
工程では形成することができず、特殊な工程を用いねば
ならない。このため、ｎ＋型の短絡領域５の厚さを５０
μｍ以上にしたＧＴＯサイリスタを製造したとしても、
製造コストが上昇するようになるので、ｎ＋型の短絡領
域５の厚さを５０μｍ以上にすることは現実的でなく、
ｐ型のエミッタ層４の厚さは１０μｍ乃至３０μｍの範
囲内に留めることが望ましい。

【００５７】ところで、ｐ型のエミッタ層４の厚さ１０
μｍは、ｐ型のベース層２の形成時に生成される酸素の
拡散領域の厚さのほぼ１／３に対応し、ｐ型のエミッタ
層４の厚さ３０μｍは、前記酸素の拡散領域の厚さにほ
ぼ対応しているもので、もし、前記第１の実施例で用い
ている熱処理条件と異なる熱処理条件を用いてＧＴＯサ
イリスタを製造するような場合には、ｐ型のエミッタ層
４の厚さを１０μｍ乃至３０μｍの範囲内に選択する旨
の規定を行う代わりに、ｐ型のエミッタ層４の厚さを、
ｐ型のベース層２の形成時に生成される酸素の拡散領域
の厚さの略１／３以上で、前記酸素の拡散領域の厚さを
超えない範囲内にする旨の規定を行ってもよい。

【００５８】続いて、図８は、ｐ型のエミッタ層４の厚
さを１０μｍに構成した本発明によるＧＴＯサイリスタ
の第３の実施例を示すもので、（ａ）はその一部の横断
面図、（ｂ）は第２主表面８側（アノード側）の発生再
結合を含んだ不純物濃度を示す不純物分布特性図であっ
て、横軸は第２主表面８（アノード面）からの深さ（μ
ｍ）であり、縦軸は各不純物濃度及び発生再結合の大き
さである。なお、図８（ｂ）においては、説明を簡単化
するために拡散した酸素についての図示を省略してい
る。

【００５９】図８において、１０はドナー化したプロト
ンの存在領域（低抵抗領域）であり、その他、図１に示
された構成要素と同じ構成要素には同じ符号を付けてい
る。

【００６０】そして、図８（ｂ）に示すように、この第
３の実施例は、アノード面からの深さが０μｍ（表面）
乃至１０μｍの範囲は、ｐ型のエミッタ層４の形成領域
であり、アノード面からの深さが１０μｍを超える範囲
は、ｎ型のベース層１の形成領域である。この場合も、
ｐ型のエミッタ層４の厚さを１０μｍに形成するため、
前記工程８における１２００℃の高温下での第２回目の
不純物の拡散の時間を、約１５乃至２０時間よりも短か
くなるように設定したものである。

【００６１】第３の実施例に係わるＧＴＯサイリスタに
よれば、図８（ｂ）の実線で示されるように、ｐ型の
エミッタ層４の形成領域における不純物濃度は、アノー
ド面からの深さが０μｍ（表面）のところが最大であっ
て、アノード面からの深さが深くなるに応じて急激に減
少し、アノード面からの深さが１０μｍのところでほぼ
０になる。また、図８（ｂ）の実線で示されるよう
に、ｎ型のベース層１の形成領域における不純物濃度
は、アノード面からの深さが１０μｍのところがほぼ０
であって、アノード面からの深さが１０μｍを僅かに超
えると、ある値まで急激に増大し、以下、アノード面か
らの深さが深くなっても前記ある値を維持するような分
布になっている。一方、図８（ｂ）の点線に示される
ように、ｎ＋型の短絡領域５における不純物濃度は、ア
ノード面からの深さが０μｍ（表面）のところが最大で
あって、アノード面からの深さが深くなるに応じて次第
に減少し、アノード面からの深さが４５μｍのところで
ほぼ０になっている。

【００６２】この場合、プロトンの打ち込みにより生成
された発生再結合は、図８（ｂ）の実線に示されるよ
うに、アノード面からの深さが０μｍ（表面）のところ
が比較的少なく、アノード面からの深さが深くなるに応
じて次第に増大してゆき、アノード面からの深さが２５
μｍのところで最大（発生再結合中心）になり、アノー
ド面からの深さが２５μｍを超えるに応じて急激に減少
し、アノード面からの深さが４０μｍのところでほぼ０
になるものである。なお、図８（ｂ）の特性を得るた
め、第３の実施例においては、プロトンの打ち込み量を
１×１０¹²／ｃｍ² とし、かつ、プロトンの打ち込み後
に温度３５０℃で３時間の加熱処理を行って、プロトン
の打ち込みの深さの中心（発生再結合中心）が２５μｍ
になるようにしたものである。

【００６３】このように、第３の実施例によるＧＴＯサ
イリスタは、プロトンの打ち込みの深さの中心（発生再
結合中心）が前記Ｊ１接合部よりも１５μｍも深いｎ型
のベース層１の内部にあり、図８（ｂ）に示されるよう
に、前記Ｊ１接合部の近傍及びその前後、即ち、アノー
ド面からの深さが０μｍ（表面）乃至約２０μｍの範囲
内における発生再結合密度の増分は極めて少なく、略一
定の発生再結合密度になっている。そして、発生再結合
密度がほぼ一定な領域においては、拡散した酸素のドナ
ー化が生じないので、第３の実施例によるＧＴＯサイリ
スタは、アノード面からの深さが０μｍ乃至約２０μｍ
の範囲内にドナー化した拡散酸素が生じることがなく、
そのためにゲートトリガ電流の異常も生じなかった。

【００６４】また、第３の実施例によるＧＴＯサイリス
タは、ｎ＋型の短絡領域５の厚さが４５μｍであり、そ
の最深部が前記Ｊ１接合部よりも３５μｍ程度深くなっ
ているため、プロトン打ち込みで生じた発生再結合中心
は完全にｎ＋型の短絡領域５の厚さの範囲内に留まって
いる。そして、プロトンの打ち込みで得られた発生再結
合中心は、図８（ａ）に示すように、その後の熱処理に
よりドナー化して低抵抗領域１０になり、このドナー化
した低抵抗領域１０は、分離配置されている各ｎ＋型の
短絡領域５間を低抵抗で結ぶように働くので、ｎ＋型の
短絡領域５の本来の機能が増大されるようになる。この
ため、第３の実施例によるＧＴＯサイリスタは、ゲート
トリガ電流が若干大きくなることがあるとしても、ター
ンオフ損失はプロトンの打ち込みを行わないものに比べ
て、著しく低減させることができる。

【００６５】次いで、図９は、第１の実施例において、
前記工程６における１２００℃の高温度での第１回目の
不純物の拡散を省略し、ｐ型のエミッタ層４の厚さが約
１０μｍであり、ｎ＋型の短絡領域５の厚さが約２０μ
ｍになるように構成したＧＴＯサイリスタの第２の参考
例（不適切例）を示すもので、（ａ）はそのＧＴＯサイ
リスタの一部の構成を示す横断面図、（ｂ）はそのＧＴ
Ｏサイリスタにおける第２主表面８側（アノード側）の
不純物濃度を示す不純物分布特性図である。

【００６６】図９において、図８（ａ）に示された構成
要素と同じ構成要素には同じ符号を付けている。

【００６７】そして、図９（ｂ）に示すように、この第
２の参考例は、アノード面からの深さが０μｍ（表面）
乃至１０μｍの範囲は、ｐ型のエミッタ層４の形成領域
であり、アノード面からの深さが１０μｍを超える範囲
は、ｎ型のベース層１の形成領域である。

【００６８】この第２の参考例に係わるＧＴＯサイリス
タによれば、図９（ｂ）の実線で示されるように、ｐ
型のエミッタ層４の形成領域における不純物濃度は、ア
ノード面からの深さが０μｍ（表面）のところが最大で
あって、アノード面からの深さが深くなるに応じて急激
に減少し、アノード面からの深さが１０μｍのところで
ほぼ０になる。また、図９（ｂ）の実線で示されるよ
うに、ｎ型のベース層１の形成領域における不純物濃度
は、アノード面からの深さが１０μｍのところがほぼ０
であって、アノード面からの深さが１０μｍを僅かに超
えると、ある値まで急激に増大し、以下、アノード面か
らの深さが深くなっても前記ある値を維持するような分
布になっている。さらに、図９（ｂ）の点線で示され
るように、ｎ＋型の短絡領域５における不純物濃度は、
アノード面からの深さが０μｍ（表面）のところが最大
であって、アノード面からの深さが深くなるに応じて次
第に減少し、アノード面からの深さが約２０μｍのとこ
ろでほぼ０になっている。このとき、第２の参考例に対
し、第３の実施例で行ったと同様の条件でプロトンの打
ち込みを行ったところ、図９（ｂ）の実線に示される
ように、プロトン打ち込みで生じた発生再結合中心はア
ノード面からの深さが約２５μｍのところになり、その
発生再結合中心はｎ＋型の短絡領域５の厚さの範囲を超
えるようになった。

【００６９】この第２の参考例のＧＴＯサイリスタは、
ｐ型のエミッタ層４の厚さが最低許容範囲の１０μｍを
満たしているものの、ｎ＋型の短絡領域５の厚さがｐ型
のエミッタ層４の厚さよりも２０μｍという規定を満た
していないので、図９（ａ）に示されるように、プロト
ン打ち込み後の熱処理によりドナー化した低抵抗領域１
０は、ｎ＋型の短絡領域５よりも深い部分に存在するよ
うになる。このため、ドナー化した低抵抗領域１０は、
分離配置されている各ｎ＋型の短絡領域５間を低抵抗で
結ぶ働きをなさず、ｎ＋型の短絡領域５の本来の機能を
増大させることがない。なお、第２の参考例のＧＴＯサ
イリスタは、ゲートトリガ電流の増加をもたらすことは
ないが、ターンオフ損失を第３の実施例ほど顕著に低減
させることはできず、前記ＧＴＯサイリスタは、参考例
に留まるものである。

【００７０】続く、図１０は、ｐ型のエミッタ層４の厚
さが約１０μｍであり、ｎ＋型の短絡領域５の厚さが約
２０μｍになるように構成し、かつ、プロトン打ち込み
のエネルギを第２の参考例のものよりも小さくしたＧＴ
Ｏサイリスタの第３の参考例（不適切例）を示すもの
で、（ａ）はそのＧＴＯサイリスタの一部の構成を示す
横断面図、（ｂ）はそのＧＴＯサイリスタにおける第２
主表面８側（アノード側）の不純物濃度を示す不純物分
布特性図である。

【００７１】図１０において、図９（ａ）に示された構
成要素と同じ構成要素には同じ符号を付けている。

【００７２】そして、この第３の参考例は、第２の参考
例のものに比べて、プロトン打ち込みのエネルギを小さ
くし、発生再結合中心（打ち込みの深さの中心）をアノ
ード面からの深さが約１２μｍになるようにして、発生
再結合中心がｎ＋型の短絡領域５の厚さよりも浅い位置
にあるようにしている。この場合、第３の参考例は、第
３の実施例と同様に、発生再結合中心がｎ＋型の短絡領
域５の厚さよりも浅い位置に存在するものであるが、ｐ
型のエミッタ層４の厚さが１０μｍであるため、Ｊ１接
合部の近傍まで発生再結合中心が存在している。そのた
めに、第３の参考例によるＧＴＯサイリスタは、プロト
ン打ち込み後の熱処理により、図１０（ａ）に示される
ように、Ｊ１接合部の近傍まで拡散した酸素のドナー化
が生じ、第１の参考例のものと同様に、ゲートトリガ電
流が異常に増加したり、点弧感度が低下したり、場合に
よっては全く点弧しない場合もあったりするようなゲー
トトリガ電流の異常が見られた。さらに、第３の参考例
によるＧＴＯサイリスタは、プロトン打ち込みによる局
所的なライフタイム制御を施さず、γ線もしくは電子線
照射によるライフタイム制御を施した既知のものに比べ
て、ターンオフ損失はさほど低減せず、このＧＴＯサイ
リスタも、参考例に留まるものである。

【００７３】ここにおいて、図１１は、ＧＴＯサイリス
タのターンオン電圧とターンオフ損失との関係を示す特
性図である。

【００７４】図１１において、横軸はターンオン電圧、
縦軸はターンオフ損失をそれぞれ表し、プロトン打ち込
みの深さ及びｎ＋型の短絡領域５の厚さをそれぞれパラ
メータとしたもので、曲線はプロトン打ち込みによる
局所的なライフタイム制御を施さず、γ線もしくは電子
線照射によるライフタイム制御を施した既知のＧＴＯサ
イリスタのもの、曲線は第３の参考例によるＧＴＯサ
イリスタのもの、曲線は第２の参考例によるＧＴＯサ
イリスタのもの、曲線は第３の実施例によるＧＴＯサ
イリスタのものである。

【００７５】図１１によれば、曲線に示されるよう
に、発生再結合中心がＪ１接合部よりも深い位置であっ
て、ｎ＋型の短絡領域５の厚さよりも浅い位置にある第
３の実施例のＧＴＯサイリスタにおけるターンオフ損失
は、曲線に示されるように、プロトン打ち込みによる
ライフタイム制御を行わず、γ線もしくは電子線照射に
よるライフタイム制御を行っている既知のＧＴＯサイリ
スタの呈するターンオフ損失に比べて、著しい低減効果
が得られることが判る。これに対して、曲線に示され
るように、発生再結合中心の位置がｎ＋型の短絡領域５
の厚さよりも深い位置にある第２の参考例のＧＴＯサイ
リスタ、あるいは、曲線に示されるように、発生再結
合中心の位置がｎ＋型の短絡領域５の厚さよりも浅い位
置にあるものの、Ｊ１接合部と発生再結合中心が充分離
間していない第３の参考例のＧＴＯサイリスタは、曲線
に示される既知のＧＴＯサイリスタに比べれば、ター
ンオフ損失の低減効果はあるものの、曲線に示される
第３の実施例のＧＴＯサイリスタに比べると、ターンオ
フ損失の低減効果は小さくなっている。

【００７６】以上の結果によれば、プロトン等の重荷電
粒子打ち込みによる局部的なライフタイム制御を施す場
合は、発生再結合中心がＪ１接合部よりもかなり深い位
置にあり、しかも、ｎ＋型の短絡領域５の厚さよりも浅
い位置にあれば、ゲートトリガ電流の異常を生じること
なく、ターンオフ損失を著しく低減させることが可能な
ＧＴＯサイリスタが得られることが判る。そして、前記
ＧＴＯサイリスタを得るためには、ｎ＋型の短絡領域５
の厚さが少なくともｐ型のエミッタ層の厚さよりも２０
μｍ以上厚いことが必要である。

【００７７】これまでの説明においては、ｐ型のエミッ
タ層４とｎ＋型の短絡領域５の各厚さが予め正確に判っ
ており、かつ、プロトン打ち込み深さにおいてばらつき
がないことを前提にしたものである。ところで、実際に
ＧＴＯサイリスタを製造する場合、ｐ型のエミッタ層４
とｎ＋型の短絡領域５の各厚さについては、プロセス設
計段階においてＪ１接合部とｎ＋型の短絡領域５の厚さ
の最小差を設定すれば足りる。しかるに、プロトン打ち
込み深さについては、その打ち込みのエネルギ及び基板
表面の電極層の厚みのばらつき等によって、設計値に対
してほぼ±５μｍの打ち込みの深さにばらつきが生じる
が、この±５μｍの打ち込みの深さのバラツキを考慮し
ても、プロトン打ち込み深さの設計値をｐ型のエミッタ
層４の厚さよりも少なくとも２０μｍ以上深くすればよ
い。

【００７８】なお、前記各実施例及び前記各参考例にお
いては、ｎ＋型の短絡領域５をｎ型のエミッタ層４より
も先に沈積（デポジション）するものとして説明した
が、この順序は逆であってもよく、あるいは同時であっ
てもよい。

【００７９】また、前記各実施例は、自己消弧機能を有
する半導体装置としてＧＴＯサイリスタを例に挙げて説
明したが、本発明は、前記自己消弧機能を有する半導体
装置がＧＴＯサイリスタに限られるものではなく、他の
類似の自己消弧機能を有する半導体装置にも同様に適用
できることは勿論である。

【００８０】

【発明の効果】以上述べたように、本発明によれば、第
２導電型（ｐ型）のエミッタ層４の厚さを１０μｍ乃至
３０μｍの範囲内にあるように構成し、かつ、低抵抗の
第１導電型（ｎ型）の短絡領域５の厚さを第２導電型の
エミッタ層４の厚さより少なくとも２０μｍ以上厚くな
るように構成しているので、比較的薄く形成される第２
導電型のエミッタ層４からのキャリアの注入効率が効果
的に抑制されるとともに、低抵抗の第１導電型の短絡領
域５の本来の機能を充分に発揮させることができ、自己
消弧機能を有する半導体装置のターンオフ損失を著しく
低減させることが可能になるという効果がある。また、
本発明によれば、第２導電型のエミッタ層の厚さを、第
１導電型のベース層の形成時に生成される酸素の拡散領
域の厚さの１／３以上で、かつ、その厚さを超えない範
囲内にあるように構成しているので、第２導電型のベー
ス層の形成時に半導体基体（第１導電型のベース層）内
に拡散した酸素は、半導体基体の表面から数μｍまでの
範囲内において半導体基体の不純物濃度よりも充分高い
濃度になっているだけで、半導体基体の表面から約１０
μｍを超える範囲になると、半導体基体の不純物濃度と
の差が小さくなり、半導体基体内に拡散した酸素がその
後の熱処理によって半導体基体内でドナー化しても、そ
のドナー化した拡散酸素の影響を受けるのは半導体基体
の表面から約１０μｍ以下の領域に限られるようにな
り、その結果、前記拡散した酸素及びドナー化した拡散
酸素領域の影響を受けることがなくなり、点弧感度が低
下したり、点弧しない等のゲートトリガ電流の異常を生
じることなしに、自己消弧機能を有する半導体装置のタ
ーンオフ損失を著しく低減させることが可能になるとい
う効果がある。

【００８１】また、本発明によれば、重荷電粒子（プロ
トン）の分布領域が、低抵抗の第１導電型の短絡領域５
の厚さよりも浅い位置で、かつ、第２導電型のエミッタ
層４の厚さよりも深い位置にあるように構成されている
ので、重荷電粒子の打ち込みにより形成される発生再結
合を有効に利用することができ、点弧感度が低下した
り、点弧しない等のゲートトリガ電流の異常を生じさせ
ることなく、自己消弧機能を有する半導体装置のターン
オフ損失を著しく低減させることが可能になるという効
果がある。

【図面の簡単な説明】

【図１】本発明による自己消弧機能を有する半導体装置
（ＧＴＯサイリスタ）の第１の実施例の構成の一部を示
す横断面図である。

【図２】図１に示されたＧＴＯサイリスタを製造する場
合の一例を示す各製造工程の中の前半の工程を示す工程
説明図である。

【図３】図１に示されたＧＴＯサイリスタを製造する場
合の一例を示す各製造工程の中の後半の工程を示す工程
説明図である。

【図４】図１に示されたＧＴＯサイリスタにおける第２
主表面側のｐ型のエミッタ層配置部分の不純物濃度を示
す不純物分布特性図である。

【図５】本発明によるＧＴＯサイリスタの第２の実施例
における第２主表面側のｐ型のエミッタ層配置部分の不
純物濃度を示す不純物分布特性図である。

【図６】ｐ型のエミッタ層の厚さが約４μｍになるよう
に構成したＧＴＯサイリスタの第１の参考例を示す構成
図及び特性図である。

【図７】ＧＴＯサイリスタにおけるｐ型のエミッタ層の
厚さとゲートトリガ電流及びターンオフ損失との相関関
係の１つの実例を示す特性図である。

【図８】ｐ型のエミッタ層４の厚さが１０μｍになるよ
うに構成した本発明によるＧＴＯサイリスタの第３の実
施例を示す構成図及び特性図である。

【図９】ｐ型のエミッタ層４の厚さが１０μｍで、ｎ＋
型の短絡領域５の厚さが２０μｍになるように構成した
ＧＴＯサイリスタの第２の参考例を示す構成図及び特性
図である。

【図１０】図９に示された第２の参考例において、プロ
トン打ち込みのエネルギを小さくしたＧＴＯサイリスタ
の第３の参考例を示す構成図及び特性図である。

【図１１】ＧＴＯサイリスタのターンオン電圧とターン
オフ損失との関係を示す特性図である。

【符号の説明】

１ ｎ型（第１導電型）のベース層 ２ ｐ型（第２導電型）のベース層 ３ ｎ型のエミッタ層 ４ ｐ型のエミッタ層 ５ 低抵抗の高濃度ｎ型（ｎ＋型）の短絡領域 ６ 高濃度ｐ型（ｐ＋型）のゲートコンタクト領域 ７ 第１主表面 ８ 第２主表面 ９ ドナー化した拡散酸素を含むｎ型の層 １０ ドナー化したプロトンの存在領域（低抵抗領域）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型のエミッタ層、第２導電型の
   ベース層、第１導電型のベース層、第２導電型のエミッ
   タ層の順に積層された４層構造を有し、前記４層構造の
   両面がそれぞれ第１及び第２主表面となる半導体基体を
   備え、前記半導体基体の第１主表面側は、第１導電型の
   エミッタ層が互いに分離された複数の短冊形のもので構
   成され、これら分離された複数の第１導電型のエミッタ
   層の間に第２導電型のベース層が露出形成され、前記半
   導体基体の第２主表面側は、第２導電型のエミッタ層
   と、第１導電型のベース層まで達し、第１導電型のベー
   ス層よりも低抵抗の第１導電型の短絡領域とが交互に露
   出形成されており、前記第２導電型のエミッタ層の厚さ
   は、１０μｍ乃至３０μｍの範囲内であって、第１導電
   型のベース層の形成時に生成される酸素の拡散領域の厚
   さの１／３以上、かつ、前記酸素の拡散領域の厚さを超
   えない範囲内にあり、前記低抵抗の短絡領域の厚さは、
   前記第２導電型のエミッタ層の厚さよりも２０μｍ以上
   厚くなるように構成したことを特徴とする自己消去機能
   を有する半導体装置。
2. 【請求項２】 請求項１記載の自己消去機能を有する半
   導体装置において、半導体基体の第１主表面側から重荷
   電粒子の打ち込みを行い、この打ち込みによって形成さ
   れた重荷電粒子の分布領域の最深部が、第１導電型の短
   絡領域の厚さよりも浅く、かつ、第２導電型のエミッタ
   層の厚さよりも深いところにあることを特徴とする自己
   消去機能を有する半導体装置。