JP2947320B2

JP2947320B2 - 信号入力装置および信号通信装置

Info

Publication number: JP2947320B2
Application number: JP7419593A
Authority: JP
Inventors: 忍亀岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-03-31
Filing date: 1993-03-31
Publication date: 1999-09-13
Anticipated expiration: 2014-09-13
Also published as: JPH06292275A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号入力装置および信
号通信装置に係わり、更に詳しくは、工作機械や産業機
械と数値制御装置とを接続する装置として有用な信号入
力装置および信号通信装置に係わる。

【０００２】

【従来の技術】まず、一般的な構成について説明する。
図２５において、数値制御装置１は、制御ユニット１０
と、操作ボード２０と、サーボＡＭＰ３０とを具備して
いる。機械４０は、前記数値制御装置１に制御されるも
ので、モータ４０１と、リミットスイッチやリレー接点
等の接点入力４０２と、リレーやソレノイド等の接点出
力４０３とを具備している。

【０００３】数値制御装置１の制御ユニット１０におい
て、１１は、制御ユニット１０と、接点入力４０２と、
接点出力４０３とに直流電流を供給するＡＶＲ（ＤＣ電
源装置）である。１０１は、ＣＰＵである。１０２は、
プログラムを記憶しているＰＬＣメモリである。このプ
ログラムは、接点入力４０２と、操作ボード２０に取り
付けられたメカニカルスイッチ等の接点入力（図示せ
ず）と、数値制御装置の内部状態とにより、シーケンス
演算を行い、接点出力４０３と、操作ボード２０に取り
付けられたランプ（図示せず）とに、出力を行うための
プログラムであり、機械の種類により異なり、通常は機
械メーカにより作成される。１０３は、数値制御装置１
自身を制御するコントロールプログラムが入っているシ
ステムメモリである。

【０００４】１０４は、操作ボード２０とのインタフェ
ースを司る操作ボードＩ／Ｆであり、グラフィックコン
トローラやＣＲＴコントローラのような表示部を含み、
また、操作ボード２０に取り付けられた操作ボード制御
プリント板と通信するマン・マシンインタフェース部を
含んでいる。なお、数値制御装置によっては前記表示部
を含まない場合もある。この場合、前記操作ボード制御
プリント板にグラフィックコントローラやＣＲＴコント
ローラが含まれる。１０５は、サーボＡＭＰ３０とのイ
ンタフェースを司るサーボＩ／Ｆである。数値制御装置
１の制御する軸数が多い場合や、高速・高精度が要求さ
れる場合には、サーボＩ／Ｆ１０５中にサブＣＰＵを持
ち、補間計算を行う。１０６は、ユーザが作成した加工
プログラムが入っている加工プログラムメモリである。
１０７は、機械入出力Ｉ／Ｆであり、接点入力４０２の
入力回路や、接点出力４０３の出力回路や、熱変位補正
等のアナログ入力回路や、インバータ等へのアナログ出
力回路や、計測用の高速ディジタル信号の入力回路を含
んでいる。

【０００５】１０８は、Ｉ／Ｏチャネルであり、ＲＳ−
２３２／４２２入出力機器５１が接続される。前記ＲＳ
−２３２／４２２入出力機器５１には、例えばテープリ
ーダ、テープパンチャ、カセットテープ装置、フロッピ
ディスク装置、ＰＬＣプログラム作成装置、加工プログ
ラム作成装置等がある。１０９は、予備Ｉ／Ｏチャネル
であり、接続される機器専用のインタフェースや、ＳＣ
ＳＩや、ＲＳ−２３２や、イーサネットや、ＭＡＰ等の
通信インタフェースを含み、２次メモリ５２や、計算機
５３や、シーケンサ５４や、Ｎetwork上の各種機器５５
が接続される。前記２次メモリ５２には、例えばフロッ
ピディスク装置や、ハードディスク装置や、ＩＣカード
等がある。前記Ｎetwork上の各種機器５５には、例えば
リモート入出力、セルコントローラ、通信機能付インバ
ータ等がある。

【０００６】図２６は、ＣＰＵ１０１の内部構成を説明
するブロック図である。１０１１は、ＭＰＵである。１
０１２は、ＭＰＵ１０１１のコプロセッサとして機能す
るＰＬＣ（プログラマブル・ロジック・コントロールＩ
Ｃ）であり、ヒット演算命令等のシーケンス命令を高速
処理する機能を持つ。１０１３は、電源投入時の最初の
飛び先番地に相当するプログラムや、オフラインで使用
するモニタが入っているブーツＲＯＭである。１０１４
は、ワークＲＡＭである。１０１５は、ＥＥＰＲＯＭで
あり、機械毎に異なるパラメータを記憶している。１０
１６はタイマ、１０１７は割込制御回路、１０１８はシ
ステムＢＵＳコネクタ、１０１９はＰＬＣＢＵＳコネク
タである。

【０００７】図２７は、操作ボード２０の外観図であ
る。２０１は、ＣＲＴや、液晶表示装置や、エレクトロ
ルミネセンスや、プラズマディスプレイ等の表示画面で
ある。２０２はアルファベットキー、２０３はテンキ
ー、２０４はメニューキーであり、これらの総称をＮＣ
操作ボードという。２０５は、機械操作ボードであり、
機械毎に異なり、通常は機械メーカが製作する。２０６
はメカニカルスイッチ、２０７はランプである。

【０００８】次に、動作について説明する。操作ボード
２０に取り付けられた電源ＯＮスイッチ（図示せず）を
押すと、ＡＶＲ１１がＯＮし、ＣＰＵ１０１はブーツＲ
ＯＭ１０１３を経て、予めシステムメモリ１０３やＰＬ
Ｃメモリ１０２に書き込まれているコントロールプログ
ラムを順に１命令ずつ実行して、処理を進める。

【０００９】前記コントロールプログラムには、機械４
０に対する入出力処理を行う機械制御プログラムや、補
間処理を行う補間プログラムや、前記処理に必要なデー
タを計算する加工プログラムの解読処理や演算処理など
を行う演算プログラムや、操作ボード２０の表示画面２
０１に設定表示されたデータなどの処理を行う設定表示
プログラム等がある。これらを総称して、ＣＮＣプログ
ラムと云う。なお、ＰＬＣメモリ１０２には、機械メー
カが作成したユーザＰＬＣプログラムが入っており、Ｐ
ＬＣ１０１２と共に数値制御装置内蔵シーケンサを構成
している。これらのプログラムは、緊急度により優先順
位を有している。あるプログラムの実行中に優先順位の
高い別のプログラムの処理要求（割込み）があれば、現
在実行中のプログラムを中断して、優先順位の高いプロ
グラムの実行に移り、そのプログラムが終わると、先に
中断したプログラムに実行に戻る。この管理は、ＯＳに
より行われる。

【００１０】ＯＳの管理の下、ユーザＰＬＣプログラム
は、接点入力４０２の情報を機械入出力Ｉ／Ｆ１０７を
介して受け取る。また、ＣＮＣプログラムの機械制御プ
ログラムから情報を受け取る。また、設定表示プログラ
ムから操作ボード２０のメカニカルスイッチ情報を受け
取る。そして、受け取った情報とラダー図とに従って、
ビット演算を行う。そして、機械入出力Ｉ／Ｆ１０７を
介して、接点出力４０３に出力する。また、操作ボード
２０のランプ２０７の表示情報を、設定表示プログラム
に渡す。また、数値制御装置の動作に必要な信号を、Ｃ
ＮＣプログラムの機械制御プログラムに渡す。機械制御
プログラムは、渡された情報に従って各種の判断と制御
とを行う。

【００１１】演算プログラムは、加工プログラムメモリ
１０６に入っているＮＣ指令を解読し、これが軸移動指
令であれば、一定時間に移動すべき移動量の演算を行
い、補間プログラムに渡す。補間プログラムは、更に細
分化された時間に移動すべき移動量を各軸毎に算出し、
順にサーボＡＭＰ３０に送信する。サーボＡＭＰ３０
は、前記情報を受け取り、その内容に応じてモータ４０
１を駆動する。

【００１２】設定表示プログラムは、操作ボード２０と
の間のインタフェースを受け持ち、操作ボード２０内の
ＮＣ操作ボードの各種キー情報や機械操作ボード２０５
のメカニカルスイッチ情報を、操作ボードＩ／Ｆ１０４
より受け取る。そして、受け取った情報に基づいて処理
を行う。また、操作ボードＩ／Ｆ１０４を通じて、機械
操作ボード２０５内のランプ２０７への出力処理を行
う。更に、表示画面２０１への表示情報の作成と送信を
行う。なお、操作ボードＩ／Ｆ１０４にグラフィックコ
ントローラやＣＲＴコントローラを有している場合は、
表示情報をビデオ信号で表示画面２０１に出力する。一
方、これらのコントローラを有しない場合は、機械操作
ボード２０５のランプへの出力信号と同様に、シリアル
通信線を通じて、操作ボード２０に送信する。シリアル
通信線で送信する場合は、通信のためのＣＰＵを操作ボ
ード２０に設けるのが一般的である。

【００１３】次に、サーボＡＭＰ３０について説明す
る。図２８は、サーボＡＭＰ３０の内部構成を説明する
ブロック図である。３０１はＭＰＵ、３０３はＲＡＭ、
３０４ＡはＲＯＭである。ＭＰＵ３０１とＲＡＭ３０３
とＲＯＭ３０４Ａで、ＣＰＵを形成している。３０５は
Ａ／Ｄ変換器、３０６は制御回路である。３０７は、制
御ユニット１０のサーボＩ／Ｆ１０５とデータの受渡し
をする通信Ｉ／Ｆ回路である。３１３Ａは、制御ユニッ
ト１０または前段のサーボＡＭＰに接続されるコネクタ
である。３１３Ｂは、後段のサーボＡＭＰに接続される
コネクタである。３０８は電流検出回路、３０９は点弧
回路、３１０はパワー回路である。３１１は、モータ４
０１に接続されるコネクタである。３１２は、モータ４
０１に取り付けられたエンコーダに接続されるコネクタ
である。３１４は、軸番号選択スイッチであり、複数の
サーボＡＭＰ３０が接続される場合に、各々を区別する
のに使用される。３１５は、サーボＡＭＰ種類設定スイ
ッチである。サーボＡＭＰ種類は、ハードウエアが決ま
ると自動的に決まるため、サーボＡＭＰ種類設定スイッ
チ３１５にせずに、ハードウエア毎に固定してもよい。
なお、サーボＡＭＰは、サーボ軸ＡＭＰと主軸ＡＭＰの
総称である。

【００１４】ＭＰＵ３０１は、制御ユニット１０からの
指令を通信Ｉ／Ｆ回路３０７を介して受け取り、その内
容に応じて指令を制御回路３０６に渡し、点弧回路３０
９を介して、パワー回路３１０のトランジスタ等のスイ
ッチング素子のＯＮ／ＯＦＦ制御を行い、コネクタ３１
１を介してモータを駆動する。Ａ／Ｄ変換器３０５と電
流検出回路３０８は、電流ループを組むのに使用され
る。コネクタ３１２より入力されるエンコーダＦ／Ｂ信
号は、速度ループと位置ループを組むのに使用される。
これらの制御を司っているのが、ＲＯＭ３０４Ａに入っ
ているサーボＡＭＰファームウエアである。

【００１５】次に、従来の信号入力回路について説明す
る。図２９は、従来よく使用されている信号入力回路の
ブロック図である（例えば、特開昭６３−１８７９１１
号公報に開示されている）。４０２は、接点入力であ
る。１０７１は、信号電圧を規定する抵抗である。１０
７２は、サージ電圧を排除し、チャタリング期間の電圧
の波高値を減少するアナログフィルタである。

【００１６】１０７３Ａは、サンプリング周期毎に、入
力信号を認識する入力信号認識手段である。１０７４Ａ
は、第１の記憶手段であり、前記入力信号認識手段１０
７３Ａが認識した信号のデータを記憶する。１０７５Ａ
は、第２の記憶手段であり、サンプリング周期毎に、前
記第１の記憶手段１０７４Ａに記憶されているデータを
受け取る。１０７６Ａは、演算手段であり、前記第１の
記憶手段１０７４Ａに記憶されているデータと、前記第
２の記憶手段１０７５Ａに記憶されているデータとが、
同一か否かを判定して、同一である時（つまり、入力信
号認識手段１０７３Ａが、２回続いて発生するサンプリ
ングにおいて続けて同一の信号を認識した時）には、真
正な入力信号であるとみなす。一方、同一でない時（つ
まり、入力信号認識手段１０７３Ａが、２回続いて発生
するサンプリングにおいて異なる信号を認識した時）
に、真正な入力信号でないとみなす。

【００１７】なお、抵抗１０７１とアナログフィルタ１
０７２は、図２５の機械入出力Ｉ／Ｆ１０７にあると考
えてよい。また、入力信号認識手段１０７３Ａと演算手
段１０７６Ａは、図２６のＭＰＵ１０１１と考えてよ
い。また、第１の記憶手段１０７４Ａと第２の記憶手段
１０７５Ａは、図２６のワークＲＡＭ１０１４の特定領
域と考えてよい。

【００１８】図３０は、上記信号入力回路の動作を説明
するフローチャートである。Ｓtep201で、停止するか否
か判定する。停止なら動作を終了する。停止でないなら
Ｓtep202に進む。Ｓtep202で、第１の記憶手段１０７４
Ａ（Ｍ１）に記憶されているデータを第２の記憶手段１
０７５Ａ（Ｍ２）に移送する。Ｓtep203で、入力信号認
識手段１０７３Ａは、アナログフィルタ１０７２を通過
した入力信号を認識し、そのデータを第１の記憶手段１
０７４Ａ（Ｍ１）に記憶する。Ｓtep204で、第１の記憶
手段１０７４Ａ（Ｍ１）の記憶するデータと第２の記憶
手段１０７５Ａ（Ｍ２）の記憶するデータとを比較す
る。同一であれば、Ｓtep205で、当該データを真正出力
とする。同一でなければ、Ｓtep206で、サンプリング周
期経過を待ち、前記Ｓtep201に戻る。

【００１９】なお、サンプリング周期は可変になってい
る（例えば、特開平３−９４３０２号公報に開示されて
いる）。

【００２０】図３１は、機械入出力Ｉ／Ｆが、数値制御
装置１に内蔵される機械入出力Ｉ／Ｆホスト１０７と、
機械４０の接点入力や接点出力のすぐ近くに分散されて
取り付けられる機械入出力Ｉ／Ｆリモート４０４とに分
れた構成例を示している。機械入出力Ｉ／Ｆリモート４
０４には、数値制御装置１と通信するためのＣＰＵが設
けられている。

【００２１】

【発明が解決しようとする課題】従来の信号入力回路
は、サンプリング周期毎に入力信号をソフトウエアで読
み込み、そのデータを記憶し、前回のデータとを比較す
るディジタルフィルタ方式をとっていたので、ソフトウ
エアが複雑になる問題点があった。

【００２２】また、サンプリング周期はソフトウエアに
より可変であるが、最適のサンプリング周期を設定する
ためには、複雑なソフトウエアを組み込まなければなら
ない問題点があった。

【００２３】また、機械入出力Ｉ／Ｆリモートは、ＣＰ
Ｕを設けるため、ハードウエアが高価で複雑になる問題
点があった。さらに、機械入出力Ｉ／Ｆリモートが複数
の場合には、数値制御装置本体のＣＰＵのソフトウエア
と機械入出力Ｉ／ＦリモートのＣＰＵのソフトウエアと
が、非常に複雑になる問題点があった。

【００２４】また、数値制御装置とシリアル通信線を通
じて通信を行なう操作ボードは、ＣＰＵを設けるため、
ハードウエアが高価で複雑になる問題点があった。さら
に、数値制御装置本体のＣＰＵのソフトウエアが複雑に
なる問題点があった。

【００２５】また、サーボＡＭＰとの通信と操作ボード
との通信とが別系統で行われているため、ハードウエア
が高価で複雑になる問題点があった。

【００２６】本発明は、上記問題点を解消するためにな
されたもので、第１に、複雑なソフトウエアを必要とせ
ずに、接点入力を数値制御装置に入力できると共に、サ
ンプリング周期を自動調整できる信号入力装置を提供す
ることを目的とする。第２に、ＲＯＭへのアクセスと全
く同じように複数の入力信号を読み取ることができる信
号入力装置を提供することを目的とする。第３に、最小
の時間遅れで入力信号の変化を知ることができる信号入
力装置を提供することを目的とする。第４に、機械入力
Ｉ／Ｆリモートとして使用でき、ハードウエアが安価で
簡単になり、ソフトウエアが簡単になる信号入力装置を
提供することを目的とする。第５に、シリアル信号を誤
りなく伝送でき、複数の信号入力装置をチェイン接続で
きる信号入力装置を提供することを目的とする。第６
に、ＲＡＭへのアクセスと全く同じように複数の出力デ
ータを出力することができる信号入力装置を提供するこ
とを目的とする。第７に、機械出力Ｉ／Ｆリモートとし
て使用でき、ハードウエアが安価で簡単になり、ソフト
ウエアが簡単になる信号入力装置を提供することを目的
とする。第８に、数値制御装置と操作ボードの通信に使
用でき、ハードウエアが安価で簡単になり、ソフトウエ
アが簡単になる信号入力装置を提供することを目的とす
る。第９に、信号入力装置とシリアル通信線で接続で
き、ハードウエアが安価で簡単になり、ＲＯＭへのアク
セスと全く同じように入力信号を読み取ることができる
信号通信装置を提供することを目的とする。第１０に、
信号入力装置とシリアル通信線で接続でき、ハードウエ
アが安価で簡単になり、ＲＡＭへのアクセスと全く同じ
ように出力データを出力することができる信号通信装置
を提供することを目的とする。第１１に、サーボアンプ
との通信と操作ボードとの通信とを同じシリアル通信線
で行なえ、ハードウエアが安価で簡単になる信号通信装
置を提供することを目的とする。

【００２７】

【課題を解決するための手段】第１に、本発明は、サン
プリング周期を変更可能にサンプリングクロックを出力
するサンプリングクロック回路と、入力信号をサンプリ
ング周期毎にサンプリングしてそのデータを記憶する第
１の記憶回路と、ｉ＝２、…、ｎでｎ≧２のとき第（ｉ
−１）の記憶回路の記憶しているデータをサンブリング
周期毎に記憶する第ｉの記憶回路と、前記第１の記憶回
路から第ｎの記憶回路が記憶しているデータの一致を検
出する一致検出回路と、一定クロック数以上のデータの
不一致が発生しないサンプリング周期からサンプリング
周期を徐々に短くしていき、一定クロック数の不一致を
検出することによりサンプリング周期が不適切であるこ
とを検知する不一致検出回路と、その不一致検出回路で
一定クロック数以上のデータの不一致が検出されるよう
になるサンブリング周期より所定の余裕分だけ長いサン
ブリング周期となるように前記サンブリングクロック回
路を制御するサンブリング周期調整制御回路とを具備
し、前記一致検出回路でデータの一致を検出したときの
前記記億回路のデータを真性出力とすることを特徴とす
る信号入力装置を提供する。

【００２８】第２に、本発明は、上記第１の信号入力装
置において、前記第１〜ｎの記憶回路と前記一致検出回
路とからなるデジタルフィルタを複数の入力信号に対応
して複数具備すると共に、ＲＯＭのもつインタフェース
を模擬してデータバスに複数の真正出力をパラレル出力
するパラレルインタフェース回路を具備したことを特徴
とする信号入力装置を提供する。第３に、本発明は、上
記第２の信号入力装置において、前記パラレルインタフ
ェース回路は、複数のデジタルフィルタのいずれかで入
力信号の変化があった時に割り込み信号を発生すること
を特徴とする信号入力装置を提供する。

【００２９】第４に、本発明は、上記第１の信号入力装
置において、前記第１〜ｎの記憶回路と前記一致検出回
路とからなるデジタルフィルタを複数の入力信号に対応
して複数具備すると共に、複数の真正出力をシリアル信
号に変換してシリアル通信線に送出するシリアルインタ
フェースを具備したことを特徴とする信号入力装置を提
供する。第５に、本発明は、上記第４の信号入力装置に
おいて、前記シリアルインタフェースは、シリアル信号
の最初と最後を知らせるＦＬＡＧ、自己の局番およびエ
ラーチェックコードを、複数の真正出力に付加してシリ
アル信号とすることを特徴とする信号入力装置を提供す
る。

【００３０】第６に、本発明は、上記第１〜第５の信号
入力装置において、ＲＡＭのもつインタフェースを模擬
してデータバスから出力データパラレル信号を取り込む
パラレルインタフェース回路と、前記取り込んだ出力デ
ータパラレル信号から複数の出力データを取り出して保
持し並列に出力する記憶回路とを具備したことを特徴と
する信号入力装置を提供する。第７に、本発明は、上記
第１〜第５の信号入力装置において、シリアル通信線か
ら出力データシリアル信号を取り込むシリアルインタフ
ェース回路と、前記取り込んだ出力シリアル信号から複
数の出力データを取り出して保持し並列に出力する記憶
回路とを具備したことを特徴とする信号入力装置を提供
する。第８に、本発明は、上記第６または第７の信号入
力装置において、前記出力データをマトリクス入力装置
へのスキャン信号として出力し、前記マトリクス入力装
置からの入力信号を複数の入力信号とすることを特徴と
する信号入力装置を提供する。

【００３１】第９に、本発明は、上記第４または第５の
信号入力装置から出力されたシリアル信号をシリアル通
信線から取り込むシリアルインタフェース回路と、取り
込んだ出力シリアル信号から複数の真正出力を取り出し
て保持し且つＲＯＭのもつインタフェースを模擬してデ
ータバスに複数の真正出力をパラレル出力するパラレル
インタフェース回路を具備したことを特徴とする信号通
信装置を提供する。第１０に、本発明は、ＲＡＭのもつ
インタフェースを模擬してデータバスから出力データパ
ラレル信号を取り込むパラレルインタフェース回路と、
前記取り込んだ出力データパラレル信号から複数の出力
データを取り出し上記第７の信号入力装置に入力するた
めのシリアル信号に変換してシリアル通信線に送出する
シリアルインタフェースを具備したことを特徴とする信
号通信装置を提供する。第１１に、本発明は、上記第９
または第１０の信号通信装置において、サーボアンプの
通信インタフェースとして使用することを特徴とする信
号通信装置を提供する。

【００３２】

【作用】上記第１の信号入力装置は、最新のｎ（ｎ：２
以上の整数）回のデータをｎ個の記憶回路に記憶し、そ
れらのデータを一致検出回路で比較し、最新のｎ回のデ
ータが一致したときに最新のデータを真正出力とする。
従って、複雑なソフトウエアを必要とせずに、接点入力
を数値制御装置に入力することが出来る。また、サンプ
リングクロック回路を制御してサンプリング周期を変更
しながら、第１の記憶回路から第ｎの記憶回路が記憶し
ているデータを一致検出回路で比較し、不一致を検出す
るようになるサンプリング周期を得て、そのサンプリン
グ周期より所定の余裕分だけ長いサンプリング周期とな
るように前記サンプリングクロック回路をサンプリング
周期調整制御回路で制御する。従って、複雑なソフトウ
エアを必要とせずに、サンプリング周期を自動調整でき
る。

【００３３】上記第２の信号入力装置は、前記第１〜ｎ
の記憶回路と前記一致検出回路とからなるデジタルフィ
ルタを複数備えており、それらデジタルフィルタで複数
の入力信号の真正出力を得る。そして、それら複数の真
正出力を、ＲＯＭのもつインタフェースを模擬してデー
タバスにパラレル出力する。従って、ＲＯＭへのアクセ
スと全く同じように複数の入力信号を読み取ることがで
きる。上記第３の信号入力装置は、前記複数のデジタル
フィルタのいずれかで入力信号の変化があった時に割り
込み信号を発生する。従って、最小の時間遅れで入力信
号の変化を知ることができる。

【００３４】上記第４の信号入力装置は、前記第１の記
憶回路と前記一致検出回路とからなるデジタルフィルタ
を複数備えており、それらデジタルフィルタで複数の入
力信号の真正出力を得る。そして、それら複数の真正出
力をシリアルインタフェースでシリアル信号に変換し、
シリアル通信線に送出する。そこで、機械入力Ｉ／Ｆリ
モートとして使用できるが、ＣＰＵを必要としないの
で、ハードウエアが安価で簡単になる。また、ソフトウ
エアが簡単になる。上記第５の信号入力装置は、シリア
ル信号の最初と最後を知らせるＦＬＡＧ、自己の局番お
よびエラーチェックコードを、複数の真正出力に付加し
てシリアル信号とする。これにより、シリアル信号を誤
りなく伝送でき、複数の信号入力装置をチェイン接続で
きるようになる。

【００３５】上記第６の信号入力装置は、ＲＡＭのもつ
インタフェースを模擬してデータバスから出力データパ
ラレル信号を取り込み、その取り込んだ出力データパラ
レル信号から複数の出力データを取り出し、並列に出力
する。従って、ＲＡＭへのアクセスと全く同じように複
数の出力データを出力することができる。上記第７の信
号入力装置は、シリアル通信線から出力データシリアル
信号を取り込み、その取り込んだ出力シリアル信号から
複数の出力データを取り出し、並列に出力する。そこ
で、機械出力Ｉ／Ｆリモートとして使用できるが、ＣＰ
Ｕを必要としないので、ハードウエアが安価で簡単にな
る。また、ソフトウエアが簡単になる。上記第８の信号
入力装置は、前記取り出した出力データをマトリクス入
力装置へのスキャン信号として出力し、マトリクス入力
装置からの入力信号を複数の入力信号とする。そこで、
数値制御装置と操作ボードの通信に使用できるが、ＣＰ
Ｕを必要としないので、ハードウエアが安価で簡単にな
る。また、ソフトウエアが簡単になる。

【００３６】上記第９の信号通信装置は、上記第４また
は第５の信号入力装置から出力されたシリアル信号をシ
リアル通信線から取り込み、その取り込んだ出力シリア
ル信号から複数の真正出力を取り出し、ＲＯＭのもつイ
ンタフェースを模擬してデータバスにパラレル出力す
る。そこで、数値制御装置と信号通信装置とはパラレル
接続になるが、信号通信装置と信号入力装置とはシリア
ル通信線で接続でき、ハードウエアが安価で簡単になる
と共に、ＲＯＭへのアクセスと全く同じように入力信号
を読み取ることができる。上記第１０の信号通信装置
は、ＲＡＭのもつインタフェースを模擬してデータバス
から出力データパラレル信号を取り込み、その取り込ん
だ出力データパラレル信号から複数の出力データを取り
出し、上記第７の信号入力装置に入力するためのシリア
ル信号に変換し、シリアル通信線に送出する。そこで、
数値制御装置と信号通信装置とはパラレル接続になる
が、信号通信装置と信号入力装置とはシリアル通信線で
接続でき、ハードウエアが安価で簡単になると共に、Ｒ
ＡＭへのアクセスと全く同じように出力データを出力す
ることができる。上記第１１の信号通信装置は、上記第
９または第１０の信号通信装置をサーボアンプの通信イ
ンタフェースとして使用する。これにより、サーボアン
プとの通信と操作ボードとの通信とを同じシリアル通信
線で行なえるため、ハードウエアが安価で簡単になる。

【００３７】

【実施例】実施例１．図１は、本発明の実施例１に係る
サンプリング周期自動調整機能付信号入力回路のブロッ
ク図である。図２９と同一符号を符したものは、それぞ
れ同一または同効の要素を示している。１０７３は、入
力信号を認識する入力信号認識手段である。１０７４
は、第１の記憶手段であり、サンプリング周期毎に、前
記入力信号認識手段１０７３が認識した信号のデータを
記憶する。１０７５は、第２の記憶手段であり、サンプ
リング周期毎に、前記第１の記憶手段１０７４に記憶さ
れているデータを受け取り、記憶する。前記入力信号認
識手段１０７３、第１の記憶手段１０７４および第２の
記憶手段１０７５は、ハードウエアで構成されている。

【００３８】１０７６は、演算手段であり、前記第１の
記憶手段１０７４に記憶されているデータと前記第２の
記憶手段１０７５に記憶されているデータとが同一か否
かを判定して、同一である時（つまり、入力信号認識手
段１０７３が、２回続いて発生するサンプリングにおい
て続けて同一の信号を認識した時）には、真正な入力信
号であるとみなす。一方、同一でない時（つまり、入力
信号認識手段１０７３が、２回続いて発生するサンプリ
ングにおいて異なる信号を認識した時）に、真正な入力
信号でないとみなす。前記入力信号認識手段１０７３、
第１の記憶手段１０７４、第２の記憶手段１０７５およ
び演算手段１０７６により、ディジタルフィルタ１０８
４が構成される。

【００３９】１０７８は、調整モード時に、サンプリン
グ周期を変更するシーケンス回路である。１０７９は、
サンプリングクロックＣＬＫを作る元となる原クロック
ＸＣＬＫを発生するクロック発振器である。１０８０
は、非調整モード時に使用されるＮＶＲＡＭ（不揮発性
ＲＡＭ）である。１０８１は、調整モード時に使用され
る分周比設定回路であり、例えばプリセットカウンタで
あるＳＮ７４ＬＳ１９３を想定する。このＳＮ７４ＬＳ
１９３のプリセット端子には、調整モード時のスタート
分周比（例えば最大の分周比）が入力される。前記ＮＶ
ＲＡＭ１０８０および分周比設定回路１０８１は、サン
プリングクロックＣＬＫを作るために原クロックＸＣＬ
Ｋを分周する分周比を設定する役割をもっている。

【００４０】１０８２は、分周器であり、例えばプリセ
ットタウンタであるＳＮ７４ＬＳ１９３をダウンモード
で使用するものを想定する。カウント値が零になる度
に、前記ＮＶＲＡＭ１０８０または分周比設定回路１０
８１の設定値がプリセットされる。１０８３は、ディジ
タルフィルタ１０８４を機能させるために必要なクロッ
クＣＬＫ，ＣＬＫ−Ｄを、原クロックＸＣＬＫに同期し
て発生する同期回路である。前記ＮＶＲＡＭ１０８０、
分周比設定回路１０８１、分周器１０８２および同期回
路１０８３が、サンプリングクロック回路１０８５を構
成する。

【００４１】図２は、前記ディジタルフィルタ１０８４
の回路例を示す回路図である。前記入力信号認識手段１
０７３は、ＮＯＴ（ＮＯＴ GATE ）１０７３で構成され
る。前記記憶手段１０７４および１０７５は、フリップ
フロップ１０７４および１０７５で構成される。前記演
算手段１０７６は、ＥＸＮＯＲ（ＥＸCLUSIVE ＮＯＲ G
ATE ）１０７６１と、ＡＮＤ（ＡＮＤ GATE）１０７６
２と、ＥＸＯＲ（ＥＸCLUSIVE ＯＲ GATE）１０７６４
と、３入力ＡＮＤ（３入力ＡＮＤ GATE）１０７６６
と、フリップフロップ１０７６３と１０７６５と１０７
６７とから構成される。

【００４２】ＥＸＮＯＲ１０７６１は、第１の記憶手段
１０７４の記憶するデータと第２の記憶手段１０７５の
記憶するデータとを比較し、もし、同一であれば、
“１”を出力する。ＡＮＤ１０７６２は、ＥＸＮＯＲ１
０７６１から“１”が入力されると、ＣＬＫ信号より１
クロック分遅れたＣＬＫ−Ｄ信号を通過させ、フリップ
フロップ１０７６３のＴ端子をトリガする。フリップフ
ロップ１０７６３は、トリガされると、第１の記憶手段
１０７４に記憶しているデータを記憶し、結果信号とし
て出力する。これが真正信号である。

【００４３】一方、第１の記憶手段１０７４の記憶する
データと第２の記憶手段１０７５の記憶するデータとが
同一でなければ、ＥＸＮＯＲ１０７６１は、ＡＮＤ１０
７６２へ“０”を出力する。ＡＮＤ１０７６２は、ＥＸ
ＮＯＲ１０７６１から“０”が入力されると、ＣＬＫ−
Ｄ信号を通過させず、フリップフロップ１０７６３のＴ
端子をトリガしない。このため、フリップフロップ１０
７６３は、前から記憶しているデータを出力する。

【００４４】ＥＸＯＲ１０７６４は、第１の記憶手段１
０７４の記憶するデータと第２の記憶手段１０７５の記
憶するデータとを比較し、もし、同一でなければ、
“１”を出力する。フリップフロップ１０７６５は、Ｅ
ＸＯＲ１０７６４の出力信号を１クロック分遅らせたデ
ータを記憶し、出力する。３ＡＮＤ１０７６６は、ＥＸ
ＯＲ１０７６４の出力が“１”で且つフリップフロップ
１０７６５のデータが“１”であるときに、ＣＬＫ−Ｄ
信号を通過させ、フリップフロップ１０７６７のＴ端子
をトリガする。つまり、第１の記憶手段１０７４の記憶
するデータと第２の記憶手段１０７５の記憶するデータ
の不一致が２回続いたときに、ＣＬＫ−Ｄ信号を通過さ
せ、フリップフロップ１０７６７のＴ端子をトリガす
る。フリップフロップ１０７６７は、トリガされると、
“１”を不一致信号として出力し、シーケンス回路１０
７８からリセット信号を入力されると、“０”を出力す
る。不一致信号の“１”は、サンプリング周期が短すぎ
るということを意味している。

【００４５】図３は、前記ディジタルフィルタ１０８４
の各部の信号を示すタイミングチャートである。入力信
号は、アナログフィルタ１０７２から入力される信号で
ある。ＣＬＫ−Ｄ信号は、ＣＬＫ信号を１クロック分遅
らせた信号である。ＥＸＮＯＲ信号は、ＥＣＮＯＲ１０
７６１の出力信号である。結果信号は、フリップフロッ
プ１０７６３の出力信号である。不一致信号は、フリッ
プフロップ１０７６７の出力信号である。

【００４６】図４は、サンプリング周期を変更するシー
ケンス回路１０７８の動作を説明するフローチャートで
ある。電源ＯＮされると、Ｓtep101で、調整モードか否
かチェックする。調整モードでない場合は、Ｓtep120
で、分周器１０８２をリセットし、ＮＶＲＡＭ１０８０
より所定の分周比を分周器１０８２にプリセットし、分
周器１０８２のリセットを解除し、分周動作を開始させ
る。調整モードの場合は、Ｓtep102で、最大の分周比を
分周比設定回路１０８１にプリセットする。この最大の
分周比は、全ての接点入力４０２のチャッタリングを除
去するのに十分なサンプリング周期を与えるような値で
ある。

【００４７】Ｓtep103で、分周器１０８２をリセット
し、分周比設定回路１０８１のデータを分周器１０８２
にプリセット、分周器１０８２のリセットを解除し、分
周動作を開始させる。Ｓtep104で、接点入力４０２が数
回動作するために必要な一定時間待つ。Ｓtep105で、演
算手段１０７６から不一致信号“１”が出力されたか判
定する。つまり、第１の記憶手段１０７４の記憶するデ
ータと第２の記憶手段１０７５の記憶するデータの不一
致が２ＣＬＫ以上続いたかを判定する。もし、最大の分
周比で分周されたサンプリングクロックＣＬＫなら、不
一致信号“１”は出力されないので、Ｓtep106に進む。
Ｓtep106では、分周比設定回路１０８１のＤＯＷＮ端子
にパルスを与えて、分周比を下げ、前記Ｓtep103に戻
る。このループを何回か繰り返すと、サンプリングクロ
ックＣＬＫの周期は段々短くなり、やがて、不一致信号
“１”の出力が検出されるようになる。すると、Ｓtep1
05からＳtep111に進む。

【００４８】Ｓtｅp111では、ａを余裕度とするとき、
分周比設定回路１０８１のデータを（１＋ａ）倍した値
を、分周比設定回路１０８１に再セットする。（１＋
ａ）倍した数値を分周比設定回路に再セットする方法と
しては、分周比設定回路１０８１のアップ端子に適当な
数のパルスを入力して行うか、分周比設定回路１０８１
のプリセット端子を利用して直接プリセットすればよ
い。Ｓtep112では、分周器１０８２をリセットし、分周
比設定回路１０８１のデータを分周器１０８２にプリセ
ットし、また同時にＮＶＲＡＭ１０８０に書き込み、分
周器１０８２のリセットを解除し、分周動作を開始させ
る。

【００４９】図５は、ディジタルフィルタ１０８４の別
の例を示すブロック図である。このディジタルフィルタ
１０８４では、図１のディジタルフィルタ１０８４で２
段であった記憶手段がｎ段になっている。このディジタ
ルフィルタ１０８４も、ハードウエアで実現する。

【００５０】図６は、図１のサンプリング周期自動調整
機能付信号入力回路をＩＣ化した実施例のブロック図で
ある。１０９０が、サンプリング周期自動調整機能付信
号入力回路ＩＣであり、１個で６４点の接点入力に対応
できる。数値制御装置１を工作機械に適用する場合、小
型機械で接点入力４０２は６４点であるから、６４点と
した。ディジタルフィルタ１０８４は、８個が１セット
になっている。これが８セットあり、トータル６４点の
接点入力に対応している。

【００５１】１０７７は、ラッチ回路である。ディジタ
ルフィルタ１０８４の動作とＭＰＵ１０１１の動作が非
同期のため、ディジタルフィルタ１０８４の出力が、Ｍ
ＰＵ１０１１のリード中に変化する可能性がある。そこ
で、ディジタルフィルタ１０８４の出力をＭＰＵ１０１
１で直接リードせずに、ラッチ回路１０７７を介してリ
ードするようにした。ラッチ回路１０７７は、ＭＰＵ１
０１１のリード期間でない期間に、ディジタルフィルタ
１０８４の出力をラッチする。また、ラッチ回路１０７
７の出力は、３ステートである。８個のラッチ回路１０
７７の出力が、データバスに接続されている。

【００５２】１０８６は、前記ラッチ回路１０７７のい
ずれか１つを有効にし、他をハイインピーダンスにする
デコーダ回路である。シーケンス回路１０７８Ａは、図
１のシーケンス回路１０７８と同等機能であるが、６４
点のディジタルフィルタ１０８４の不一致信号をＯＲし
て入力するための６４ＯＲ回路を有している。

【００５３】図７に、６４点の接点入力とメモリアドレ
スの対応表を示す。Ｍｏｄｅ欄の“Ｒ”はリードを表
す。

【００５４】次に、上記ＩＣ１０９０の動作について説
明する。チャタリングをもった接点入力信号は、アナロ
グフィルタ１０７２で高周波をカットされた後、ディジ
タルフィルタ１０８４に入力される。ディジタルフィル
タ１０８４は、前記入力信号からチャタリングを除去
し、真正入力を保持する。この真正入力は、ラッチ回路
１０７７にラッチされる。ラッチのタイミング信号とし
ては、例えば図２のフリップフロップ１０７６３のトリ
ガとなるＣＬＫ−Ｄの後で、且つ、ＭＰＵ１０１１がリ
ードしている期間でない期間の最初のＸＣＬＫを用いる
ことが出来る。

【００５５】ＭＰＵ１０１１が、図７に示すメモリアド
レスにアクセスすると、ＩＣ１０９０に、アドレスＡ０
〜Ａ２、リード信号ＲＤ＊、外部のデコーダ（図示せ
ず）でデコードされた信号ＣＳ＊が入力される。これら
の信号より、デコーダ回路１０８６は、ラッチ回路１０
７７の１つを選択し、出力をハイインピーダンスからア
クティヴの状態に変化させる。これにより、当該ラッチ
回路１０７７の出力がデータバスに出力される。そこ
で、ＭＰＵ１０１１は、データバス上のデータを読み込
めばよい。

【００５６】以上により、ＭＰＵ１０１１は、６４点の
接点入力４０２に対し、６４ｂｉｔのＲＯＭへのアクセ
スと全く同じようにアクセスできることが判る。そこ
で、上記信号入力回路の方式を、接点入力ＲＯＭ方式と
いう。また、上記ＩＣを、接点入力ＲＯＭＩＣと呼ぶ。

【００５７】実施例２．図８は、本発明の実施例２に係
るサンプリング周期自動調整機能付接点信号入力＆出力
回路の構成を示すブロック図である。１０９０Ａは、サ
ンプリング周期自動調整機能付接点信号入力＆出力回路
ＩＣであり、１個で６４点の接点入力と６４点の接点出
力に対応できる。数値制御装置１を工作機械に適用する
場合、小型機械で接点入力４０２は６４点、接点出力４
０３は６４点であるから、６４点とした。

【００５８】１０８７は、図６のシーケンス回路１０７
８Ａとサンプリングクロック回路１０８５とを合わせた
機能をもっているサンプリングクロック＆シーケンス回
路である。１０７７Ａは、接点出力４０３へのデータを
保持するラッチ回路である。１０８８は、前記ラッチ回
路１０７７Ａの出力をＭＰＵ１０１１で読み込む際に使
用するバッファである。４０３１は、ドライバＩＣであ
り、例えばＭ５４５２２のようなダーリントントランジ
スタアレイを想定する。

【００５９】図８に、６４点の接点入力と、６４点の接
点出力と、メモリアドレスの対応表を示す。接点出力の
アドレスは、＄８〜Ｆ番地に割り付けられている。Ｍｏ
ｄｅ欄の“Ｗ／Ｒ”はライト／リードを表す。

【００６０】次に、上記ＩＣ１０９０Ａの動作について
説明する。接点信号入力に関しては、図６の接点入力Ｒ
ＯＭＩＣ１０９０と全く同じである。接点信号出力に関
しては、次のようになる。ＭＰＵ１０１１が、例えば＄
９番地の接点出力＃１１〜＃１８を書き換えたいとす
る。この場合、図２６のワークＲＡＭ１０１４に接点出
力のイメージの表を持っているので、この表の＄９番地
に相当するメモリ内容を読み出し、その値を＄９番地に
ライトすればよい。また、＄９番地をリードすれば、＃
１１〜＃１８の接点出力の現在値（実際には、ラッチ１
０７７Ａの出力値）が分かる。このエコーバック機能を
利用すれば、ＩＣ１０９０Ａの出力機能が正しく動作し
ているかをセルフチェックすることが出来る。

【００６１】以上により、ＭＰＵ１０１１は、６４点の
接点出力４０３に対し、６４ｂｉｔのＲＡＭへのアクセ
スと全く同じようにアクセスできることが判る。そこ
で、上記接点信号入力＆出力回路の方式を、接点入出力
ＲＡＭ方式という。また、上記ＩＣを、接点入出力ＲＡ
ＭＩＣと呼ぶ。

【００６２】なお、上記実施例２では、接点出力のエコ
ーバックに専用のバッファ回路１０８８を使用したが、
この代わりに、接点出力への信号をディジタルフィルタ
１０８４に入力してやれば、出力機能と同時に入力機能
のセルフチェックを行うことが出来る。但し、この場
合、接点入出力ＲＡＭＩＣ１０９０Ａに、セルフチェッ
クモードであるか否か判定するための端子を追加し、接
点入力とエコーバック入力をマルチプレクサで切り換え
る必要がある。

【００６３】実施例３．図１０は、本発明の実施例３に係るサンプリング周期自
動調整機能付接点信号入力＆出力回路の構成を示すブロ
ック図である。１０９０Ｂが、接点入出力ＲＡＭＩＣで
ある。４０２Ａは、高速接点入力であり、＃１のディジ
タルフィルタ１０８４の８つの入力がこれになってい
る。１０９１は、コマンドレジスタである。端子Ｃ／Ｄ
がハイレべルになると、このコマンドレジスタ１０９１
が選択される。前記高速接点入力４０２Ａは、トランジ
スタ等の無接点出力であり、チャタリングが無いため、
アナログフィルタ１０７２の必要はない。また、高速接
点入力４０２Ａは、いわゆるスキップ入力であり、計測
等に使用され、一刻も早くＭＰＵ１０１１に知らせる必
要があるから、ＭＰＵ１０１１に割り込みをかけてい
る。このような動作の制御を、コマンドレジスタ１０９
１が受け持っている。１０９２は、ラッチ＆割り込み発
生回路であり、前記実施例１，２のラッチ回路１０７７
の機能に加えて、８つの入力信号中のいずれかが入力さ
れると割り込みを発生する機能を有している。１０８７
Ａは、サンプリングクロック＆シーケンス回路であり、
実施例２のサンプリングクロック＆シーケンス回路１０
８７の機能に加えて、サンプリングクロックを原クロッ
クＸＣＬＫにする機能を有している。サンプリングクロ
ックを原クロックＸＣＬＫにすることは、ディジタルフ
ィルタ１０８４をＯＦＦにするのと等価である。

【００６４】図１１に、６４点の接点入力と、６４点の
接点出力と、コマンドレジスタ１０９１と、Ｃ／Ｄ信号
と、メモリアドレスと、信号の意味の対応表を示す。Ｃ
／Ｄ信号＝“１”で、コマンドレジスタ１０９１のアド
レスは、＄０〜７番地に割り付けられている。Ｍｏｄｅ
欄の“Ｗ”はライトを表す。なお、この接点入出力ＲＡ
ＭＩＣ１０９０Ｂでは、８点毎に独立にサンプリング周
期を設定するため、調整モードは、端子ではなく、コマ
ンドレジスタ１０９１に含めた。

【００６５】次に、上記接点入出力ＲＡＭＩＣ１０９０
Ｂの動作について説明する。接点信号入力および出力に
関しては、図８の接点入出力ＲＡＭＩＣ１０９０Ａと全
く同じである。高速接点信号入力に関しては、次のよう
になる。ＭＰＵ１０１１は、Ｃ／Ｄ端子をハイレベルに
し、且つ、＄０番地にアクセスし、そのｂｉｔ１とｂｉ
ｔ２を“１”の状態にする。これは、図１１に示すよう
に、ディジタルフィルタ１０８４をＯＦＦとし、割り込
みをイネーブルにするコマンドである。この状態のと
き、スキップ入力は、サンプリングクロックが原クロッ
クＸＣＬＫになっているため、ディジタルフィルタ１０
８４を実質的にスルーで通り、ラッチ＆割り込み発生回
路１０９２に渡される。ラッチ＆割り込み発生回路１０
９２は、割り込みがイネーブルであるため、割り込みを
発生する。この割り込みにより、ＭＰＵ１０１１は、割
り込みルーティンでラッチ＆割り込み発生回路１０９２
のラッチ出力をリードする。

【００６６】スキップ入力でなく、Ａ／Ｄコンバータな
どの割り込みが不要の入力を高速接点入力に使用する場
合は、ＭＰＵ１０１１は、Ｃ／Ｄ端子をハイレベルに
し、且つ、＄０番地にアクセスし、そのｂｉｔ１を
“１”とし、ｂｉｔ２を“０”の状態にする。これは、
図１１に示すように、ディジタルフィルタ１０８４をＯ
ＦＦとし、割り込みをディスエーブルにするコマンドで
ある。

【００６７】実施例４．図１２は、本発明の実施例４に
係る機械入出力Ｉ／Ｆホスト１０７と機械入出力Ｉ／Ｆ
リモート４０４の接続図である。なお、実施例４に関係
しない部分は図示を省略している。１台の機械入出力Ｉ
／Ｆホスト１０７に、８台の機械入出力Ｉ／Ｆリモート
４０４が接続されている。４０２ＢはＡ／Ｄ変換器、４
０３ＡはＤ／Ａ変換器である。

【００６８】図１３は、機械入出力Ｉ／Ｆリモート４０
４の詳細図である。１１００は、機械入出力Ｉ／Ｆリモ
ートＩＣであり、機械入出力Ｉ／Ｆリモート４０４の主
要機能をＩＣ化したものである。１０９５は、双方向シ
リアルＩ／Ｆであり、機械入出力Ｉ／Ｆホスト１０７と
接続され、シリアルデータの送受信を行う。

【００６９】１１０３は、マルチプレクサである。１０
９３は、Ｐ／Ｓ変換回路であり、パラレル／シリアル変
換回路、ＦＬＡＧや相手側局番やＣＲＣの挿入回路、デ
ータとクロックを混合する回路などからなるＨＤＬＣ送
信用の回路ブロックである。１０９９Ａはシリアルデー
タの先頭を示すＦＬＡＧ、１０９９Ｂは機械入出力Ｉ／
Ｆリモート４０４の＃１〜＃８に対応する局番、１０９
９Ｃは通信時にエラーが発生したかどうか判別するため
のＣＲＣである。

【００７０】１０９４は、Ｓ／Ｐ変換回路であり、シリ
アル／パラレル変換回路、ＦＬＡＧ識別回路、局番識別
回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受信
用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変換
回路１０９４で８ｂｉｔのパラレルデータに変換された
データを、８つのラッチ回路１０７７に、次々と送るた
めのシフトレジスタである。１０９８は、実施例３と同
様のコマンドレジスタである。１０９６は、クロックと
データの混合した受信シリアルデータよりクロック部分
を分離するクロック分離回路である。機械入出力Ｉ／Ｆ
リモートＩＣ１１００では、この分離したクロックを使
用する。１０８７Ｂは、実施例３と同様のサンプリング
クロック＆シーケンス回路である。

【００７１】図１４は、機械入出力Ｉ／Ｆホスト１０７
の詳細図である。１１１０は、機械入出力Ｉ／Ｆホスト
ＩＣであり、機械入出力Ｉ／Ｆホスト１０７の主要機能
をＩＣ化したものである。１０９５は、双方向シリアル
Ｉ／Ｆであり、機械入出力Ｉ／Ｆリモート４０４と接続
され、シリアルデータの送受信を行う。

【００７２】１０９３は、Ｐ／Ｓ変換回路であり、パラ
レル／シリアル変換回路、ＦＬＡＧや相手側局番やＣＲ
Ｃの挿入回路、データとクロックを混合する回路などか
らなるＨＤＬＣ送信用の回路ブロックである。１０９９
Ａはシリアルデータの先頭を示すＦＬＡＧ、１０９９Ｂ
は機械入出力Ｉ／Ｆリモート４０４の＃１〜＃８に対応
する局番、１０９９Ｃは通信時にエラーが発生したかど
うか判別するためのＣＲＣである。

【００７３】１１０１は、送信用レジスタファイルであ
り、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に
対応して、８個ある。各々の送信用レジスタファイル１
１０１には、図１３の機械入出力Ｉ／ＦリモートＩＣ１
１００の８個のラッチ回路１０７７Ａおよびコマンドレ
ジスタ１０９８に対応して、８個のラッチ回路１０７７
およびコマンドレジスタ１１０２がある。また、８個の
ラッチ回路１０７７およびコマンドレジスタ１１０２の
いずれかを選択するためのマルチプレクサ１１１１を有
している。１１０３は、８個の送信用レジスタファイル
１１０１のいずれかを選択するためのマルチプレクサで
ある。

【００７４】１１０４は、受信用レジスタファイルであ
り、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に
対応して、８個ある。各々の受信用レジスタファイル１
１０４には、図１３の機械入出力Ｉ／ＦリモートＩＣ１
１００の８個のラッチ回路１０７７に対応して、８個の
ラッチ回路１０７７がある。

【００７５】１０９４Ａは、Ｓ／Ｐ変換回路であり、シ
リアル／パラレル変換回路、ＦＬＡＧ識別回路、局番識
別回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受
信用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変
換回路１０９４Ａで８ｂｉｔのパラレルデータに変換さ
れたデータを、８つのラッチ回路１０７７に、次々と送
るためのシフトレジスタである。１０８６Ａは、前記送
信用レジスタファイル１１０１および前記受信用レジス
タファイル１１０４のラッチ回路１０７７のいずれか１
つを有効にし、他をハイインピーダンスにするデコーダ
回路であり、ＣＰＵ１０１で制御される。

【００７６】図１５は、機械入出力Ｉ／ＦホストＩＣ１
１１０のアドレスマップである。図１６、図１７は、通
常モードでの送信データとコマンドモードでの送信デー
タを表すタイムチャートである。図１８は、受信データ
を表すタイムチャートである。図１９は、送受信のデー
タの一例を表すタイムチャートである。

【００７７】次に、数値制御装置１から機械入出力Ｉ／
Ｆリモート４０４への出力動作について説明する。数値
制御装置１のＣＰＵ１０１は、図１５のアドレスマップ
に従い、機械入出力Ｉ／Ｆリモート＃１の接点出力＃１
〜＃８から＃７１〜＃７８までの６４点の接点出力に出
力したいデータを、＄８〜Ｆ番地にライトする。また、
機械入出力リモート＃２の接点出力＃１〜＃８から＃７
１〜＃７８までの６４点の接点出力に出力したいデータ
を、＄１８〜１Ｆ番地にライトする。以下同様に、機械
入出力リモートの接点出力に出力したいデータを、該当
する番地にライトする。すると、これらのデータは、図
１４の送信用レジスタファイル１１０１のラッチ回路１
０７７に書き込まれる。

【００７８】送信用レジスタファイル１１０１のラッチ
回路１０７７に書き込まれた６４点×８接点出力のデー
タ（６４Ｂｙｔｅ分）は、図１６の送信データ（通常モ
ード）のタイムチャートに従って送信される。すなわ
ち、機械入出力Ｉ／ＦホストＩＣ１１１０内部の制御回
路（図示せず）に従い、リフレッシュ周期中に、マルチ
プレクサ１１０３は、送信用レジスタファイル＃１〜＃
８を選択する。また、選択された送信用レジスタファイ
ル１１０１のＭＰＸ１１１１は、ラッチ回路＃７〜＃０
を順に選択する。ＭＰＸ１１１１で順に選択されたラッ
チ回路＃７〜＃０のデータ（図１６のＣ列）は、Ｐ／Ｓ
変換回路１０９３に送り込まれ、ここでＦＬＡＧ１０９
９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加され、
パケット（図１６のＢ列）に変換される。かくして、機
械入出力Ｉ／Ｆリモート＃１〜＃８へのパケット（図１
６のＢ列）が並んだシリアルデータ（図１６のＡ列）が
生成される。このシリアルデータ（図１６のＡ列）は、
双方向シリアルＩ／Ｆ１０９５を通って、図１２の機械
入出力Ｉ／Ｆリモート＃１〜＃８に送信される。

【００７９】機械入出力Ｉ／Ｆリモート４０４では、送
信されてきたシリアルデータ（図１６のＡ列）が、図１
３の双方向シリアルＩ／Ｆ１０９５を通って、機械入出
力Ｉ／ＦリモートＩＣ１１００に入力される。そして、
Ｓ／Ｐ変換回路１０９４に入力される。Ｓ／Ｐ変換回路
１０９４は、シリアルデータ（図１６のＡ列）のＦＬＡ
Ｇ、局番、ＣＲＣから判定して、自分の局番のパケット
（図１６のＢ列）のみを取り出す。そして、そのパケッ
ト（図１６のＢ列）のデータ（図１６のＣ列）を取り出
して、８ｂｉｔ×８個のパラレルデータに変換し、シフ
トレジスタ１０９７に順に送る。シフトレジスタ１０９
７は、８ｂｉｔ×８個のデータを保持した後、通常モー
ドであるため、ラッチ回路＃７〜＃０に引き渡す。ラッ
チ回路１０７７Ａは、ドライバ４０３１を介して、接点
出力４０３へ値を出力する。

【００８０】数値制御装置１から機械入出力Ｉ／Ｆリモ
ート＃１〜＃８へのコマンドの送信動作は、図１７に示
すタイムチャートを用いるが、実質的には前述の数値制
御装置１から機械入出力Ｉ／Ｆリモート＃１〜＃８への
出力動作と同様にして行われる。機械入出力Ｉ／Ｆリモ
ート４０４では、送信されてきたコマンドをコマンドレ
ジスタ１０９８にラッチし、サンプリングクロック＆シ
ーケンス回路１０８７Ｂに入力する。

【００８１】次に、機械入出力Ｉ／Ｆリモート＃１〜＃
８から数値制御装置１への入力動作について説明する。
図１３の６４点の接点入力＃１〜＃８から＃７１〜＃７
８は、ディジタルフィルタ＃１〜８から＃７１〜＃７８
でサンプリングされる。サンプリング周期はサンプリン
グクロック＆シーケンス回路１０８７Ｂにより決められ
るが、図１７のＤ列に示すコマンドにより、８個の接点
入力毎に、調整モード、フィルタＯＦＦ、マニュアル設
定等の制御が可能になっている。ディジタルフィルタ＃
１〜８から＃７１〜＃７８でサンプリングされたデータ
は、ラッチ回路＃０〜＃７にラッチされる。ラッチ＃０
〜＃７の出力は、図１８のＣ列に示すように、ラッチ回
路＃７〜＃０の順にマルチプレクサ１１０３で選択さ
れ、Ｐ／Ｓ変換回路１０９３に入力される。

【００８２】Ｐ／Ｓ変換回路１０９３は、ＦＬＡＧ１０
９９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加して
パケット（図１８のＢ列）を生成する。そして、そのパ
ケット（図１８のＢ列）を、双方向シリアルＩ／Ｆ１０
９５を介して、シリアルＢＵＳに送出する。ただし、図
１８のＡ列に示すように、リフレッシュ周期を８分割し
て各機械入出力Ｉ／Ｆリモート＃１〜＃８に割り当てて
おり、各機械入出力Ｉ／Ｆリモート４０４は、自己に割
り当てられた期間にパケット（図１８のＢ列）を送出す
る。

【００８３】シリアルＢＵＳに送出されたシリアルデー
タ（図１８のＡ列）は、図１４の双方向シリアルＩ／Ｆ
１０９５を通って、機械入出力Ｉ／ＦホストＩＣ１１１
０のＳ／Ｐ変換回路１０９４Ａに入力される。Ｓ／Ｐ変
換回路１０９４Ａは、シリアルデータ（図１８のＡ列）
を各機械入出力Ｉ／Ｆリモート＃１〜＃８のパケット
（図１８のＢ列）に分解し、そのＦＬＡＧ、局番、ＣＲ
Ｃをチェックする。次に、各パケットを８ｂｉｔごとの
パラレルデータに変換し、シフトレジスタ１０９７に送
る。シフトレジスタ１０９７は、８ｂｉｔ×８個のデー
タを保持した後、順に受信用レジスタファイル＃１から
＃８のラッチ回路＃０〜＃７に引き渡す。ラッチ回路１
０７７のラッチしているデータは、データバスを介し
て、ＣＰＵ１０１によりリードされる。

【００８４】なお、図１４のラッチ回路１０７７の出力
を、適当なタイミングで、マルチプレクサ１１０３に入
力すれば、エコーバック機能が可能になる。また、図１
６〜図１８では、送信データ、受信データがあたかも連
続して送られているように図示されているが、実際に
は、データが衝突しないように、例えば図１９のように
交互に送信／受信が繰り返される。この制御は、機械入
出力Ｉ／ＦホストＩＣ１１１０および機械入出力Ｉ／Ｆ
リモートＩＣ１１００の内部の制御回路（図示せず）に
より行われる。

【００８５】以上により、ＣＰＵ１０１のＭＰＵ１０１
１は、機械入出力Ｉ／Ｆホスト１０７のレジスタファイ
ル１００１、１１０４をリード／ライトすることで、離
れた場所に置かれた機械入出力Ｉ／Ｆリモート４０４に
接続される接点入力４０２、接点出力４０３に対して、
ＲＡＭへのアクセスと全く同じようにアクセスできるこ
とが判る。そこで、上記接点信号入力＆出力回路の方式
を、接点入出力リモートＲＡＭ方式という。

【００８６】実施例５．図２０は、本発明の実施例５に
係る機械入出力Ｉ／Ｆホスト１０７と操作ボード入出力
Ｉ／Ｆ２０１０と機械入出力Ｉ／Ｆリモート４０４の接
続図である。なお、実施例５に関係しない部分は図示を
省略している。操作ボード入出力Ｉ／Ｆ２０１０によ
り、数値制御装置１と操作ボード２０とが接続されてい
る。

【００８７】図２１は、操作ボード入出力Ｉ／Ｆ２０１
０のブロック図である。１１００Ａは、操作ボード入出
力Ｉ／ＦＩＣである。この操作ボード入出力Ｉ／ＦＩＣ
１１００Ａは、機械入出力Ｉ／ＦリモートＩＣ１１００
を一部変更して、キーボードのようなスキャンタイプの
入力装置の自動スキャンによる入力を可能にしたもので
ある。２０００は、ＮＣ操作ボードのアルファベットキ
ーのようなキーボードマトリックスである。キーボード
マトリックス２０００の部分拡大図を図２２に示す。図
２２で、２００５は、縦と横の交わる所に取り付けられ
るスイッチである。２００２は、キーボードマトリック
ス２０００より出力される８ｂｉｔデータ信号である。
２００３は、分周器であり、クロック分離回路１０９６
により分離されたクロックを分周し、キーボードをスキ
ャンするのに適した周波数のクロックを生成する。２０
０４は、デコーダであり、前記分周器２００３からのク
ロックに同期してｂｉｔ０からｂｉｔ７を１ｂｉｔだけ
順に“０”にする８ｂｉｔのスキャン信号２００１を発
生する。

【００８８】次に、動作について説明する。図２３は、
図１７のＤ列に相当するコマンドを表す図である。スキ
ャンモードにするかどうか決めるためのｂｉｔとして、
ｂｉｔ７を使用する。コマンドのｂｉｔ７を“１”にす
ると、当該コマンドに対応する８点の接点入力と８点の
接点出力が、キーボードスキャンのために使用される。
すなわち、スキャンモードに設定されると、マルチプレ
クサ１１０３は、デコーダ２００４の８ｂｉｔのスキャ
ン信号２００１をキーボードマトリックス２０００の縦
の列０〜７に与える。各スキャン信号２００１に対し
て、キーボードマトリックス２０００から、８ｂｉｔデ
ータ信号が出力される。例えば、縦の１列目と横の５行
目が交わる所のスイッチ２００５が押されたとすれば、
ｂｉｔ１を“０”にしたスキャン信号２００１に対応し
た８ｂｉｔデータ信号のｂｉｔ５が“０”になる。８ｂ
ｉｔデータ信号は、ディジタルフィルタ１０８４に入力
される。なお、サンプリングクロックは、スキャンモー
ドの場合、分周器２００３の出力を利用して作られる。
上記以外の動作は、実施例４と同じであるため説明を省
略する。

【００８９】なお、図２７の操作ボード２０において、
スキャンタイプのスイッチは、アルファベットキー２０
２およびテンキー２０３である。残りのメニューキー２
０４、メカニカルスイッチ２０６は、通常タイプの接点
入力として扱う。ランプ２０７は、接点出力として扱
う。表示画面２０１へのビデオ信号は、従来と同じく、
操作ボードＩ／Ｆ１０４より出力されるものとする。

【００９０】上記実施例では、操作ボード入出力Ｉ／Ｆ
２０１０が１台で操作ボード２０が１台としたが、大型
の工作機械にみられるように数値制御装置１台に操作ボ
ード２０が２台接続されるシステムでも、操作ボード入
出力Ｉ／Ｆ２０１０を２台にすれば、同様に対応でき
る。

【００９１】実施例６．図２４は、本発明の実施例６に係る機械入出力Ｉ／Ｆホ
スト１０７と操作ボード入出力Ｉ／Ｆ２０１０とサーボ
ＡＭＰ３０と機械入出力Ｉ／Ｆリモート４０４の接続図
である。なお、実施例６に関係しない部分は図示を省略
している。機械入出力Ｉ／Ｆホスト１０７に使用する機
械入出力Ｉ／ＦホストＩＣ１１１０（図１４）は、送信
用レジスタファイル１１０１＃１〜＃８と受信用レジス
タファイル１１０４＃１〜＃８の容量ではサーボＡＭＰ
３０のインタフェースとしては不足であるため、容量Ｕ
Ｐする。つまり、送信用レジスタファイル１１０１＃１
〜＃８に含まれるラッチ１０７７の数を増やし、受信用
レジスタファイル＃１〜＃８に含まれるラッチ１０７７
の数を増やし、図１６の送信データのＣ列のデータ量と
図１８の受信データのＣ列のデータ量を増やす。また、
機械入出力Ｉ／ＦホストＩＣ１１１０は、サーボＡＭＰ
３０の通信Ｉ／Ｆ回路３０７（図２８）としても使用す
る。但し、この場合、ホストとして機能させない様にす
るものとする。つまり、送信用レジスタファイル１１０
１の＃１のみ生かし、＃２〜＃８は使用しないものとす
る。また、コマンドレジスタ１１０２も使用しないもの
とする。受信用レジスタファイル１１０４についても、
＃１のみ生かすものとする。

【００９２】このように構成すれば、操作ボード入出力
Ｉ／Ｆ２０１０、複数の機械入出力Ｉ／Ｆリモート４０
４、複数のサーボＡＭＰ３０を、１本のシリアルライン
で接続できる。しかも、数値制御装置のＭＰＵ１０１１
より見て、操作ボード入出力Ｉ／Ｆ２０１０、複数の機
械入出力Ｉ／Ｆリモート４０４、複数のサーボＡＭＰ３
０へのアクセスを、あたかもメモリへのアクセスである
かのように実行することが出来る。

【００９３】

【発明の効果】本発明によれば、次の効果が得られる。（１）請求項１の発明では、複雑なソフトウエアを必要
とせずに、接点入力を数値制御装置に入力することが出
来る。また、複雑なソフトウエアを必要とせずに、サン
プリング周期を自動調整できる。（２）請求項２の発明では、ＲＯＭへのアクセスと全く
同じように複数の入力信号を読み取ることができる。（３）請求項３の発明では、最小の時間遅れで入力信号
の変化を知ることができる。（４）請求項４の発明では、機械入力Ｉ／Ｆリモートと
して使用でき、ＣＰＵを必要としないので、ハードウエ
アが安価で簡単になる。また、ソフトウエアが簡単にな
る。（５）請求項５の発明では、シリアル信号を誤りなく伝
送でき、複数の信号入力装置をチェイン接続できるよう
になる。（６）請求項６の発明では、ＲＡＭへのアクセスと全く
同じように複数の出力データを出力することができる。（７）請求項７の発明では、機械出力Ｉ／Ｆリモートと
して使用でき、ＣＰＵを必要としないので、ハードウエ
アが安価で簡単になる。また、ソフトウエアが簡単にな
る。（８）請求項８の発明では、数値制御装置と操作ボード
の通信に使用でき、ＣＰＵを必要としないので、ハード
ウエアが安価で簡単になる。また、ソフトウエアが簡単
になる。（９）請求項９の発明では、信号通信装置と信号入力装
置をシリアル通信線で接続でき、ハードウエアが安価で
簡単になる。また、ＲＯＭへのアクセスと全く同じよう
に入力信号を読み取ることができる。（１０）請求項１０の発明では、信号通信装置と信号入
力装置とをシリアル通信線で接続でき、ハードウエアが
安価で簡単になる。また、ＲＡＭへのアクセスと全く同
じように出力データを出力することができる。（１１）請求項１１の発明では、サーボアンプとの通信
と操作ボードとの通信とを同じシリアル通信線で行なえ
るため、ハードウエアが安価で簡単になる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る信号入力回路の構成を
示すブロック図である。

【図２】ディジタルフィルタの回路図である。

【図３】図２のディジタルフィルタの動作を説明するタ
イミングチャートである。

【図４】図１の信号入力回路のサンプリング周期の調整
動作を説明するフローチャートである。

【図５】ディジタルフィルタの別の例を示すブロック図
である。

【図６】図１の信号入力回路を応用した接点入力ＲＯＭ
ＩＣのブロック図である。

【図７】図６の接点入力ＲＯＭＩＣのアドレス図であ
る。

【図８】本発明の実施例２に係る接点入出力ＲＡＭＩＣ
のブロック図である。

【図９】図８の接点入力ＲＡＭＩＣのアドレス図であ
る。

【図１０】本発明の実施例３に係る接点入出力ＲＡＭＩ
Ｃのブロック図である。

【図１１】図１０の接点入力ＲＡＭＩＣのアドレス図で
ある。

【図１２】本発明の実施例４に係る機械入出力Ｉ／Ｆホ
ストと機械入出力Ｉ／Ｆリモートの接続図である。

【図１３】本発明の実施例４に係る機械入出力Ｉ／Ｆリ
モートＩＣを示すブロック図である。

【図１４】本発明の実施例４に係る機械入出力Ｉ／Ｆホ
ストＩＣのブロック図である。

【図１５】図１４の機械入出力Ｉ／ＦホストＩＣのアド
レス図である。

【図１６】通常モードでの送信データを表すタイムチャ
ートである。

【図１７】コマンドモードでの送信データを表すタイム
チャートである。

【図１８】受信データを表すタイムチャートである。

【図１９】送受信のデータの一例を表すタイムチャート
である。

【図２０】本発明の実施例５に係る機械入出力Ｉ／Ｆホ
ストと操作ボード入出力Ｉ／Ｆと機械入出力Ｉ／Ｆリモ
ートの接続図である。

【図２１】本発明の実施例５に係る操作ボード入出力Ｉ
／Ｆのブロック図である。

【図２２】キーボードマトリックスの部分拡大図であ
る。

【図２３】図１７のＤ列に相当するコマンドを表す説明
図である。

【図２４】本発明の実施例６に係る機械入出力Ｉ／Ｆホ
ストと操作ボード入出力Ｉ／ＦとサーボＡＭＰと機械入
出力Ｉ／Ｆリモートの接続図である。

【図２５】数値制御装置と数値制御装置により制御され
る機械や数値制御装置に接続される主要な装置の一般的
な構成を説明するブロック図である。

【図２６】数値制御装置のＣＰＵの一般的な内部構成を
説明するブロック図である。

【図２７】操作ボードの一般的な外形図である。

【図２８】サーボＡＭＰの一般的な内部構成を説明する
ブロック図である。

【図２９】従来の信号入力回路のブロック図である。

【図３０】従来の信号入力回路の機能を説明するフロー
チャートである。

【図３１】数値制御装置と数値制御装置により制御され
る機械や数値制御装置に接続される主要な装置の一般的
な構成の他の例を説明するブロック図である。

【符号の説明】

１数値制御装置１０制御ユニット１０１ＣＰＵ１０１１ＭＰＵ１０１７割込み制御回路１０４操作ボードＩ／Ｆ１０５サーボＩ／Ｆ１０７機械入出力Ｉ／Ｆホスト１０７１抵抗１０７２アナログフィルタ１０７３入力信号認識手段１０７３Ａ入力信号認識手段１０７４第１の記憶手段１０７４１〜１０７４ｎ記憶手段１０７４Ａ第１の記憶手段１０７５第２の記憶手段１０７５Ａ第２の記憶手段１０７６演算手段１０７６１ＥＸＮＯＲ１０７６２ＡＮＤ１０７６３フリップフロップ１０７６４ＥＸＯＲ１０７６５フリップフロップ１０７６６３ＡＮＤ１０７６７フリップフロップ１０７６Ａ演算手段１０７７ラッチ回路１０７７Ａラッチ回路１０７８シーケンス回路１０７８Ａシーケンス回路１０７９クロック発振器１０８０ＮＶＲＡＭ１０８１分周比設定回路１０８２分周器１０８３同期回路１０８４ディジタルフィルタ１０８５サンプリングクロック回路１０８６デコーダ回路１０８６Ａデコーダ回路１０８７サンプリングクロック＆シーケンス回路１０８７Ａサンプリングクロック＆シーケンス回路１０８７Ｂサンプリングクロック＆シーケンス回路１０８９出力回路１０９０接点入力ＲＯＭＩＣ１０９０Ａ接点入出力ＲＡＭＩＣ１０９１コマンドレジスタ１０９２ラッチ＆割り込み発生回路１０９３Ｐ／Ｓ変換回路（ＨＤＬＣ送信）１０９４Ｐ／Ｓ変換回路（ＨＤＬＣ受信）１０９４ＡＰ／Ｓ変換回路（ＨＤＬＣ受信）１０９５双方向シリアルＩ／Ｆ１０９６クロック分離回路１０９７シフトレジスタ１０９８コマンドレジスタ１０９９ＡＦＬＡＧ１０９９Ｂ局番１０９９ＣＣＲＣ１１００機械入出力Ｉ／ＦリモートＩＣ１１００Ａ機械入出力Ｉ／ＦリモートＩＣ１１０１送信用レジスタファイル１１０２コマンドレジスタ１１０３マルチプレクサ１１０４受信用レジスタファイル２０操作ボード２０００キーボードマトリックス２００１８ｂｉｔスキャン信号２００２８ｂｉｔデータ信号２００３分周器２００４デコーダ２００５スイッチ２０１表示画面２０２アルファベットキー２０３テンキー３０サーボＡＭＰ３０１ＭＰＵ３０６制御回路３０７通信Ｉ／Ｆ回路３０８電流検出回路４０機械４０２接点入力４０２Ａ高速接点入力４０２ＢＡ／Ｄ変換器４０３接点出力４０３１ドライバ４０３ＡＤ／Ａ変換器４０４機械入出力Ｉ／Ｆリモート５１ＲＳー２３２／４２２入出力機器５２２次メモリ５３計算機５４シーケンサ５５Ｎｅｔｗｏｒｋ上の各種機器

Claims

(57)【特許請求の範囲】

【請求項１】サンプリング周期を変更可能にサンプリ
ングクロックを出力するサンプリングクロック回路と、
入力信号をサンプリング周期毎にサンプリングしてその
データを記憶する第１の記憶回路と、ｉ＝２、…、ｎで
ｎ≧２のとき第（ｉ−１）の記憶回路の記憶しているデ
ータをサンブリング周期毎に記憶する第ｉの記憶回路
と、前記第１の記憶回路から第ｎの記憶回路が記憶して
いるデータの一致を検出する一致検出回路と、一定クロ
ック数以上のデータの不一致が発生しないサンプリング
周期からサンプリング周期を徐々に短くしていき、一定
クロック数の不一致を検出することによりサンプリング
周期が不適切であることを検知する不一致検出回路と、
その不一致検出回路で一定クロック数以上のデータの不
一致が検出されるようになるサンブリング周期より所定
の余裕分だけ長いサンブリング周期となるように前記サ
ンブリングクロック回路を制御するサンブリング周期調
整制御回路とを具備し、前記一致検出回路でデータの一
致を検出したときの前記記億回路のデータを真性出力と
することを特徴とする信号入力装置。
【請求項２】前記第１〜ｎの記憶回路と前記一致検出
回路とからなるデジタルフィルタを複数の入力信号に対
応して複数具備すると共に、ＲＯＭのもつインタフェー
スを模擬してデータバスに複数の真正出力をパラレル出
力するパラレルインタフェース回路を具備したことを特
徴とする請求項１に記載の信号入力装置。
【請求項３】前記パラレルインタフェース回路は、複
数のデジタルフィルタのいずれかで入力信号の変化があ
った時に割り込み信号を発生することを特徴とする請求
項２に記載の信号入力装置。
【請求項４】前記第１〜ｎの記憶回路と前記一致検出
回路とからなるデジタルフィルタを複数の入力信号に対
応して複数具備すると共に、複数の真正出力をシリアル
信号に変換してシリアル通信線に送出するシリアルイン
タフェースを具備したことを特徴とする請求項１に記載
の信号入力装置。
【請求項５】前記シリアルインタフェースは、シリア
ル信号の最初と最後を知らせるＦＬＡＧ、自己の局番お
よびエラーチェックコードを、複数の真正出力に付加し
てシリアル信号とすることを特徴とする請求項４に記載
の信号入力装置。
【請求項６】ＲＡＭのもつインタフェースを模擬して
データバスから出力データパラレル信号を取り込むパラ
レルインタフェース回路と、前記取り込んだ出力データ
パラレル信号から複数の出力データを取り出して保持し
並列に出力する記憶回路とを具備したことを特徴とする
請求項１から請求項５のいずれかに記載の信号入力装
置。
【請求項７】シリアル通信線から出力データシリアル
信号を取り込むシリアルインタフェース回路と、前記取
り込んだ出力シリアル信号から複数の出力データを取り
出して保持し並列に出力する記憶回路とを具備したこと
を特徴とする請求項１から請求項５のいずれかに記載の
信号入力装置。
【請求項８】前記出力データをマトリクス入力装置へ
のスキャン信号として出力し、前記マトリクス入力装置
からの入力信号を複数の入力信号とすることを特徴とす
る請求項６または請求項７に記載の信号入力装置。
【請求項９】請求項４または請求項５に記載の信号入
力装置から出力されたシリアル信号をシリアル通信線か
ら取り込むシリアルインタフェース回路と、取り込んだ
出力シリアル信号から複数の真正出力を取り出して保持
し且つＲＯＭのもつインタフェースを模擬してデータバ
スに複数の真正出力をパラレル出力するパラレルインタ
フェース回路を具備したことを特徴とする信号通信装
置。
【請求項１０】ＲＡＭのもつインタフェースを模擬し
てデータバスから出力データパラレル信号を取り込むパ
ラレルインタフェース回路と、前記取り込んだ出力デー
タパラレル信号から複数の出力データを取り出し請求項
７に記載の信号入力装置に入力するためのシリアル信号
に変換してシリアル通信線に送出するシリアルインタフ
ェースを具備したことを特徴とする信号通信装置。
【請求項１１】サーボアンプの通信インタフェースと
して使用することを特徴とする請求項９または請求項１
０に記載の信号通信装置。