JP2937765B2 - Voltage control amplifier circuit - Google Patents
Voltage control amplifier circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、出力の可変範囲を正確
に設定可能な電圧制御増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage control amplifier circuit capable of accurately setting a variable output range.
【0002】[0002]
【従来の技術】図4は従来の電圧制御増幅回路の一例を
示す回路図である。差動対を形成するトランジスタQ1
0とトランジスタQ11のエミッタは互いに接続され、
電流源12に接続する。この電流源12には、バイアス
電流とそのバイアス電流に重畳された信号電流が流れ
る。トランジスタQ10のベースは制御電圧源E10、
コレクタは負荷抵抗R10を経て電源電圧VCCの加えら
れる電源端子10に夫々接続される。トランジスタQ1
1のベースは基準電圧源E11、コレクタは出力端子1
1と負荷抵抗R11を経て電源端子10に接続される。
このような回路では、制御電圧源E10の制御電圧を変
えることにより利得を変化することができ、信号を差動
増幅した出力が出力端子11に得られる。しかし、基準
電圧源E11の電圧に比較して制御電圧源E10の制御
電圧を非常に大きくすると、全ての電流がトランジスタ
Q10を流れ、出力端子10に出力を得られない場合が
生じる。2. Description of the Related Art FIG. 4 is a circuit diagram showing an example of a conventional voltage controlled amplifier circuit. Transistor Q1 forming a differential pair
0 and the emitter of the transistor Q11 are connected to each other,
Connect to current source 12. In the current source 12, a bias current and a signal current superimposed on the bias current flow. The base of the transistor Q10 is a control voltage source E10,
The collectors are respectively connected to power supply terminals 10 to which a power supply voltage V CC is applied via a load resistor R10. Transistor Q1
1 has a reference voltage source E11 and a collector has an output terminal 1
1 and the load terminal R11 and connected to the power supply terminal 10.
In such a circuit, the gain can be changed by changing the control voltage of the control voltage source E10, and an output obtained by differentially amplifying the signal is obtained at the output terminal 11. However, if the control voltage of the control voltage source E10 is much higher than the voltage of the reference voltage source E11, all the current flows through the transistor Q10, and an output may not be obtained at the output terminal 10.
【0003】図3は信号の出力電流と制御電圧の関係を
示す特性図であるが、制御電圧が大きい場合に出力電流
が0になる様子が示されている。出力の可変範囲の端が
0となるようにして可変範囲を設定する場合、例えば電
子ボリウムとしてこの回路を使用する場合には特に不都
合はない。しかし、可変範囲の端が0にならないように
して可変範囲を設定する場合には、出力の正確な可変範
囲の設定が難しい。これは、図3の特性図の特性C1の
傾斜部分を部分的に利用して可変範囲が設定されるの
で、制御電圧や傾斜部分のわずかな変化によっても出力
電流が変化することによる。なお、図3では出力電流の
可変範囲を12dBとする場合を示してある。W1は、
制御電圧の可変幅である。FIG. 3 is a characteristic diagram showing the relationship between the output current of a signal and the control voltage, and shows how the output current becomes 0 when the control voltage is large. When the variable range is set such that the end of the variable range of the output becomes zero, for example, when this circuit is used as an electronic volume, there is no particular inconvenience. However, when the variable range is set such that the end of the variable range does not become 0, it is difficult to set an accurate variable range of the output. This is because the variable range is set by partially using the sloped portion of the characteristic C1 in the characteristic diagram of FIG. 3, so that the output current is changed even by a small change in the control voltage or the sloped portion. FIG. 3 shows a case where the variable range of the output current is 12 dB. W1 is
The variable width of the control voltage.
【0004】[0004]
【発明が解決しようとする課題】本発明の課題は、出力
の可変範囲がdBで表示されるような場合であり、その
端が0にならない可変範囲を正確に設定できる電圧制御
増幅回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a voltage controlled amplifier circuit in which the variable range of the output is expressed in dB and the variable range of which the end does not become 0 can be set accurately. Is to do.
【0005】[0005]
【課題を解決するための手段】本発明の電圧制御増幅回
路は、第1と第2の差動増幅回路および第1と第2の差
動型の分流回路を有しており、第1と第2の分流回路は
夫々を下側差動対、二つの差動増幅回路を共通の上側差
動対として二重平衡型に接続されており、第1と第2の
分流回路は差動対を形成するトランジスタがベースを共
通接続され、そのコレクタ電流の比が上側差動対から得
られる出力の可変範囲の最大と最小の比になるように設
定され、上側差動対の入力として制御電圧、第1の分流
回路を形成する下側差動対の入力としてバイアス電圧に
重畳された入力信号、第2の分流回路を形成する下側差
動対の入力としてバイアス電圧が加えられることを特徴
とする。SUMMARY OF THE INVENTION A voltage controlled amplifier circuit according to the present invention has first and second differential amplifier circuits and first and second differential shunt circuits. The second shunt circuit is connected in a double-balanced manner, with each being a lower differential pair and the two differential amplifier circuits being a common upper differential pair. The first and second shunt circuits are differential pairs. Are connected so that their bases are connected in common, and the collector current ratio is set to be the maximum and minimum ratio of the variable range of the output obtained from the upper differential pair. An input signal superimposed on a bias voltage as an input of a lower differential pair forming a first shunt circuit, and a bias voltage being applied as an input of a lower differential pair forming a second shunt circuit. And
【0006】[0006]
【作用】分流回路の差動対を形成するトランジスタのコ
レクタ電流の比を、上側差動対から得られる出力の可変
範囲の最大と最小の比にすることにより、出力の可変範
囲の最大時と最小時では制御電圧の変化によって出力が
変わらない。このことによって、可変範囲の最大と最小
の設定が容易になり、可変範囲を正確に設定できる。The ratio of the collector current of the transistor forming the differential pair of the shunt circuit is set to the ratio between the maximum and the minimum of the variable range of the output obtained from the upper differential pair. At the minimum, the output does not change due to a change in the control voltage. This facilitates setting of the maximum and minimum of the variable range, and allows the variable range to be set accurately.
【0007】[0007]
【実施例】以下、本発明の電圧制御増幅回路の実施例を
示す回路図である図1を参照しながら説明する。図1に
おいて、トランジスタQ1とトランジスタQ2はエミッ
タを互いに接続されて差動対を形成しており、負荷抵抗
R1と共に第1の差動増幅回路A1を形成している。ト
ランジスタQ3とトランジスタQ4もエミッタを互いに
接続されており、負荷抵抗R2と共に第2の差動増幅回
路A2を形成する。トランジスタQ1、Q2、Q3、Q
4の特性は同じである。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing an embodiment of a voltage controlled amplifier circuit according to the present invention. In FIG. 1, the transistors Q1 and Q2 have their emitters connected to each other to form a differential pair, and form a first differential amplifier circuit A1 together with a load resistor R1. The transistors Q3 and Q4 also have their emitters connected to each other and form a second differential amplifier circuit A2 together with the load resistor R2. Transistors Q1, Q2, Q3, Q
4 have the same characteristics.
【0008】トランジスタQ5とトランジスタQ6のエ
ミッタは互いに接続され、そのエミッタに共通に接続さ
れる抵抗R3と共に差動型の第1の分流回路A3を形成
している。抵抗R3は、分流回路A3全体を流れる電流
を設定する。トランジスタQ5のエミッタはマルチエミ
ッタであり、実施例ではトランジスタQ6に比較して4
倍(12dB)のコレクタ電流が流れるようにしてあ
る。つまり、この差動対は抵抗R3を流れる電流を4:
1に分流する回路である。トランジスタQ7とトランジ
スタQ8、抵抗R4は第1の分流回路と同じようにして
差動型の第2の分流回路A4を形成している。トランジ
スタQ7のエミッタがマルチエミッタであり、トランジ
スタQ8に比較して4倍(12dB)のコレクタ電流が
流れるようにしてある。トランジスタQ5、Q7の特
性、トランジスタQ6、Q7の特性は夫々同じである。The emitters of the transistor Q5 and the transistor Q6 are connected to each other, and form a differential first shunt circuit A3 together with a resistor R3 commonly connected to the emitters. The resistor R3 sets a current flowing through the entire shunt circuit A3. The emitter of the transistor Q5 is a multi-emitter.
The collector current is doubled (12 dB). In other words, this differential pair changes the current flowing through the resistor R3 to 4:
It is a circuit that shunts to 1. The transistor Q7, the transistor Q8, and the resistor R4 form a differential second shunt circuit A4 in the same manner as the first shunt circuit. The emitter of the transistor Q7 is a multi-emitter, and a collector current four times (12 dB) as compared to the transistor Q8 flows. The characteristics of the transistors Q5 and Q7 and the characteristics of the transistors Q6 and Q7 are the same.
【0009】第1と第2の差動増幅回路A1、A2にお
いて、トランジスタQ1、Q3のコレクタは接続されて
出力端子2に接続されると共に、負荷抵抗R1を経て電
源電圧VCCの加えられる電源端子1に接続される。ま
た、トランジスタQ2、Q4のコレクタも接続され、負
荷抵抗R2を経て電源端子1に接続される。トランジス
タQ1、Q4のベースには制御電圧源E3の陽極、トラ
ンジスタQ2、Q3のベースには可変電圧源E3の陰極
が接続される。第1と第2の分流回路A3、A4におい
て、トランジスタQ5、Q8のコレクタが接続され、第
1の差動増幅回路A1のトランジスタQ1、Q2のエミ
ッタに接続される。また、トランジスタQ6とトランジ
スタQ7のコレクタが接続され、第2の差動増幅回路A
2のトランジスタQ3、Q4のエミッタに接続されてい
る。In the first and second differential amplifier circuits A1 and A2, the collectors of the transistors Q1 and Q3 are connected and connected to the output terminal 2, and the power supply to which the power supply voltage V CC is applied via the load resistor R1. Connected to terminal 1. The collectors of the transistors Q2 and Q4 are also connected, and are connected to the power supply terminal 1 via the load resistor R2. The anodes of the control voltage source E3 are connected to the bases of the transistors Q1 and Q4, and the cathodes of the variable voltage source E3 are connected to the bases of the transistors Q2 and Q3. In the first and second shunt circuits A3 and A4, the collectors of the transistors Q5 and Q8 are connected and connected to the emitters of the transistors Q1 and Q2 of the first differential amplifier circuit A1. Also, the collectors of the transistors Q6 and Q7 are connected, and the second differential amplifier circuit A
2 are connected to the emitters of the transistors Q3 and Q4.
【0010】トランジスタQ5、Q6のベースには、電
圧源E1のバイアス電圧に重畳された入力信号Sが加え
られる。トランジスタQ7、Q8のベースには、電圧源
E2のバイアス電圧が加えられる。電圧源E1、E2の
バイアス電圧は等しい。なお、負荷抵抗R1と負荷抵抗
R2の値、抵抗R3と抵抗R4の値は夫々等しい。この
ような電圧制御増幅回路は、第1と第2の分流回路A
3、A4を下側差動対とし、第1と第2の差動増幅回路
A1、A2を第1と第2の分流回路A3、A4の共通の
上側差動対とした二重平衡型の接続により形成されてお
り、出力電流の可変範囲が12dB、つまり出力電流の
最大と最小の比が4:1に設定されている。An input signal S superimposed on the bias voltage of the voltage source E1 is applied to the bases of the transistors Q5 and Q6. The bias voltage of the voltage source E2 is applied to the bases of the transistors Q7 and Q8. The bias voltages of the voltage sources E1 and E2 are equal. The values of the load resistors R1 and R2 are equal, and the values of the resistors R3 and R4 are equal. Such a voltage controlled amplifier circuit includes first and second shunt circuits A
3 and A4 are lower differential pairs, and the first and second differential amplifier circuits A1 and A2 are common upper differential pairs of the first and second shunt circuits A3 and A4. The output current variable range is set to 12 dB, that is, the ratio between the maximum and the minimum of the output current is set to 4: 1.
【0011】次に、図2の制御電圧と信号の出力電流の
関係を示す特性図を参照しながら動作を説明する。制御
電圧源E3の制御電圧をその可変幅W2の中で最大にす
ると、トランジスタQ1、Q4がオンし、トランジスタ
Q2、Q3はオフする。そして、トランジスタQ5を流
れる入力信号Sに対応する電流がトランジスタQ1、出
力端子2を流れる。無論、入力信号Sに対応する電流
は、トランジスタQ5とトランジスタQ8を流れる電圧
源E1、E2に対応するバイアス電流に重畳されてい
る。逆に制御電圧を最小にすると、トランジスタQ2、
Q3がオンし、トランジスタQ1、Q4がオフする。そ
して、トランジスタQ6を流れる入力信号Sに対応する
電流がトランジスタQ3、出力端子2を流れる。この電
流は、制御電圧の最大時と同じようにバイアス電流に重
畳されている。Next, the operation will be described with reference to the characteristic diagram showing the relationship between the control voltage and the output current of the signal in FIG. When the control voltage of the control voltage source E3 is maximized in the variable width W2, the transistors Q1 and Q4 are turned on and the transistors Q2 and Q3 are turned off. Then, a current corresponding to the input signal S flowing through the transistor Q5 flows through the transistor Q1 and the output terminal 2. Of course, the current corresponding to the input signal S is superimposed on the bias current corresponding to the voltage sources E1 and E2 flowing through the transistors Q5 and Q8. Conversely, when the control voltage is minimized, the transistors Q2,
Q3 turns on, and transistors Q1 and Q4 turn off. Then, a current corresponding to the input signal S flowing through the transistor Q6 flows through the transistor Q3 and the output terminal 2. This current is superimposed on the bias current as in the case of the maximum control voltage.
【0012】トランジスタQ5とトランジスタQ6のコ
レクタ電流の比は、4:1に設定されているので、出力
端子2に得られる入力信号Sに対応する出力電流は制御
電圧の最大時と最小時では4:1になり、12dBの差
がある。そして、出力電流が0になることはない。第2
の分流回路A4は、出力端子2を流れるバイアス電流を
常に同じにする役割をする。制御電圧の最大と最小の中
間では、制御電圧に応じた利得の出力電流が出力端子2
に得られる。Since the ratio of the collector currents of the transistors Q5 and Q6 is set to 4: 1, the output current corresponding to the input signal S obtained at the output terminal 2 is 4 at the maximum and minimum control voltages. : 1 and there is a 12 dB difference. Then, the output current does not become zero. Second
The shunt circuit A4 serves to make the bias current flowing through the output terminal 2 always the same. Between the maximum and the minimum of the control voltage, the output current having a gain according to the control voltage is output terminal 2
Is obtained.
【0013】図2に示す特性C2では、出力電流の可変
範囲の最大時と最小時には制御電圧の変化に対して出力
電流が変化しないようにその可変範囲が設定されてい
る。したがって、図3の特性C1の傾斜部分を部分的に
利用する従来の場合に比較して、可変範囲を正確に設定
できる。実施例では出力として出力電流の可変範囲を説
明したが、出力電圧でも同じように説明できることはい
うまでもない。また、分流回路で分流する電流の設定
は、マルチエミッタのトランジスタを用いることにより
行ったが、通常のトランジスタに電流を設定する抵抗を
接続して行うこともできる。In the characteristic C2 shown in FIG. 2, the variable range of the output current is set so that the output current does not change in response to a change in the control voltage when the variable range is maximum and minimum. Therefore, the variable range can be set more accurately than in the conventional case where the slope portion of the characteristic C1 in FIG. 3 is partially used. In the embodiment, the variable range of the output current has been described as the output. However, it is needless to say that the output voltage can be similarly described. Although the setting of the current shunted by the shunt circuit is performed by using a multi-emitter transistor, it can be performed by connecting a resistor for setting the current to a normal transistor.
【0014】[0014]
【発明の効果】以上述べたように本発明の電圧制御増幅
回路は、出力の可変範囲の最大時と最小時では制御電圧
の変化にかかわらず出力の変化がなくなる。したがっ
て、可変範囲の最大と最小を設定することが容易であ
り、その可変範囲を正確に設定できる。0を含まない出
力の可変範囲を設定する場合には、従来は制御電圧と出
力の関係を示す特性の傾斜部分を部分的に利用してその
可変範囲を設定していたので、制御電圧および特性のわ
ずかの変化によって出力の可変範囲が変化するので正確
に設定することが難しかったが、本発明によってそのよ
うな技術問題は一挙に解決される。As described above, in the voltage controlled amplifier circuit of the present invention, the output does not change regardless of the control voltage when the output variable range is maximum and minimum. Therefore, it is easy to set the maximum and minimum of the variable range, and the variable range can be set accurately. In the case of setting a variable range of the output that does not include 0, conventionally, the variable range is set by partially using the slope portion of the characteristic indicating the relationship between the control voltage and the output. Although it is difficult to accurately set the output variable range due to a small change in the output, the present invention solves such a technical problem at once.
【図1】本発明の電圧制御増幅回路の実施例を示す回路
図である。FIG. 1 is a circuit diagram showing an embodiment of a voltage controlled amplifier circuit according to the present invention.
【図2】図1の出力電流と制御電圧の関係を示す特性図
である。FIG. 2 is a characteristic diagram showing a relationship between an output current and a control voltage in FIG.
【図3】従来の電圧制御増幅回路の出力電流と制御電圧
の関係を示す特性図である。FIG. 3 is a characteristic diagram showing a relationship between an output current and a control voltage of a conventional voltage controlled amplifier circuit.
【図4】従来の電圧制御増幅回路の一例を示す回路図で
ある。FIG. 4 is a circuit diagram showing an example of a conventional voltage controlled amplifier circuit.
2 出力端子 E3 制御電圧源 S 入力信号 A1 第1の差動増幅回路 A2 第2の差動増幅回路 A3 第1の分流回路 A4 第2の分流回路 2 Output terminal E3 Control voltage source S Input signal A1 First differential amplifier circuit A2 Second differential amplifier circuit A3 First shunt circuit A4 Second shunt circuit
Claims (3)
第2の差動型の分流回路を有しており、第1と第2の分
流回路は夫々を下側差動対、二つの差動増幅回路を共通
の上側差動対として二重平衡型に接続されており、第1
と第2の分流回路は差動対を形成するトランジスタがベ
ースを共通接続され、そのコレクタ電流の比が上側差動
対から得られる出力の可変範囲の最大と最小の比になる
ように設定され、上側差動対の入力として制御電圧、第
1の分流回路を形成する下側差動対の入力としてバイア
ス電圧に重畳された入力信号、第2の分流回路を形成す
る下側差動対の入力としてバイアス電圧が加えられるこ
とを特徴とする電圧制御増幅回路。A first differential amplification circuit and first and second differential shunt circuits, each of the first and second shunt circuits being a lower differential pair; , The two differential amplifier circuits are connected in a double balanced type as a common upper differential pair.
And the second shunt circuit are configured such that transistors forming a differential pair have their bases connected in common and the ratio of their collector currents is the maximum and minimum ratio of the variable range of the output obtained from the upper differential pair. A control voltage as an input of the upper differential pair, an input signal superimposed on the bias voltage as an input of the lower differential pair forming the first shunt circuit, and a control voltage of the lower differential pair forming the second shunt circuit. A voltage controlled amplifier circuit to which a bias voltage is applied as an input.
の大きなトランジスタとコレクタ電流の小さなトランジ
スタのコレクタ同志が互いに接続され、その互いに接続
されたコレクタが第1と第2の差動増幅回路に接続され
ている請求項1の電圧制御増幅回路。2. The first and second shunt circuits, wherein a collector having a large collector current and a collector having a small collector current are connected to each other, and the connected collectors are connected to the first and second differential amplifiers. The voltage controlled amplifier circuit according to claim 1, wherein the voltage controlled amplifier circuit is connected to a circuit.
する片側のトランジスタのエミッタがマルチエミッタで
ある請求項1又は請求項2の電圧制御増幅回路。3. The voltage controlled amplifier circuit according to claim 1, wherein the first and second shunt circuits have a multi-emitter emitter on one side of the transistor forming the differential pair.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH0851325A JPH0851325A (en) | 1996-02-20 |
JP2937765B2 true JP2937765B2 (en) | 1999-08-23 |
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ID=16487141
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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