JP2934317B2 - 情報システムにおけるメモリ管理方法、該方法を利用する情報システム - Google Patents

Description

【発明の詳細な説明】 本発明は、情報システムにおける、電子メモリ間にお
けるデータ交換の管理方法ならびに該方法を利用する情
報システム、メモリ、記録媒体に関する。本発明は特に
論理的分割メモリまたは物理的分散メモリあるいはその
両方をもつマルチプロセッサ情報システムに適用され
る。

情報システムは、入出力装置を介して１つまたは複数
の外部サブシステムと交信ができる中央のサブシステム
から成る。大型システムの中央のサブシステムは通常、
中央メモリおよび入出力装置に接続された複数のプロセ
ッサを含む。

各プロセッサは、中央メモリに格納されているプログ
ラムの命令を実行する機能をもつ。これらの命令および
それらの実行に必要なデータは、プロセッサにより中央
メモリのアドレシング手段を使用することによってアク
セスすることができる。しかしながら、中央メモリへの
アクセス時間が比較的長いため、プロセッサは通常、は
るかに高速ではあるが中央メモリの内容のうちのある数
の主要部分のみを内容とする、前置メモリ（キャッシュ
メモリ）を備えている。例えば中央メモリは、各々が通
常16メガビットのダイナミックメモリDRAMの集積回路か
ら成り、ビットアクセス時間が現状ではおよそ60ナノ秒
である、記憶素子で構成されているが、キャッシュメモ
リは通常、ビットアクセス時間が10ナノ秒程度のスタテ
ィックRAM（SRAM）からなる。キャッシュメモリは、デ
ータ記憶域とこれらのデータのアドレス管理機構とで構
成されている。キャッシュメモリのデータ記憶域は、所
定の大きさを持ちそれぞれが中央メモリとの一定量のデ
ータ交換に対応するブロックに分割される。したがって
１ブロックのメモリは、基本的にアドレス部とデータ用
部分とを含む構造によって規定される論理的エンティテ
ィである。したがって各ブロックはそのアドレスによっ
て識別され、あるメモリブロックに特有な内容はコピー
である。すなわち、各ブロックは１つまたは複数のコピ
ーから成る。キャッシュメモリは、「ダイレクトマップ
式キャッシュメモリ」という名称で知られている単一レ
ベルに関連する形式のもの、あるいは複数のレベルに関
連する形式のものが可能である。キャッシュメモリの内
部のアドレス管理機構は、通常ディレクトリまたは「キ
ャッシュタグ」と呼ばれている。

プロセッサは各種の処理回路から成る。例えば本出願
人の特許出願EP−Ａ−0434483号にはマイクロプログラ
ム化プロセッサに適合させた回路の記載がある。同出願
においては、プロセッサはそのキャッシュメモリを介し
て、中央メモリとのデータ交換を可能にするバスに接続
されている。各々のプロセッサとそのキャッシュメモリ
は、複数のICパッケージを接続する同一のプリント回路
カード上に実装されている。回路の集積度は絶えず向上
しているため、今日では各プロセッサを１つのチップに
組み込み、さらにそこにキャッシュメモリの少なくとも
一部を加えることが可能である。

今日の進化した情報システムは、メモリとプロセッサ
のキャッシュメモリとの間に別レベルのメモリを介在さ
せている。例えば中間キャッシュメモリが上述出願に記
載されている。同出願においては、プロセッサの近くに
あるキャッシュメモリが中間キャッシュメモリを介して
中央メモリとデータ交換を行っている。この場合、プロ
セッサの近くにある各キャッシュメモリは私用キャッシ
ュメモリと呼称され、中間キャッシュメモリを共有する
ので、後者は共有キャッシュメモリと呼称される。私用
キャッシュメモリもデータ記憶域とアドレス管理機構で
構成される。一般的に、あるプロセッサと中央メモリと
の接続を行うメモリ間には多少複雑な階層が存在する。
この階層においてはプロセッサに近いほどレベルが高い
という。一方、最も低いレベルの構成要素である中央メ
モリも共有することができ、その諸要素は情報システム
内で分散させることができる。本発明は一般的に、ある
情報システムの電子メモリの任意の階層の２つのレベル
間でのデータ交換の管理に適用される。

本発明はこのようなデータの一貫性管理によって課さ
れる問題に関する。その問題とは、あるプロセッサによ
って要求されたメモリブロックのコピーが、そのプロセ
ッサによって変更され、その結果、他のプロセッサが通
常使うことのできるキャッシュメモリに保存されている
コピーと対応をしなくなる可能性があることである。

現状の解決方法は、更新モードによる方法と、無効化
モードによる方法という２つの相反する方法のいずれか
一方を利用するというものである。あるブロックのコピ
ーが第一プロセッサによって変更されると、コピーが基
準コピーとなるが、無効化とは、同ブロックの更新され
ていない他のコピーを全て無効にする作業である。無効
果は、管理すべきコピーの数を軽減し、その結果トラフ
ィックを軽減するという簡単な方法である、その実施
も、ディレクトリ内の状態ビットを変更することにより
行われるので簡単である。無効化は、基準コピーを持つ
キャッシュメモリが肯定応答メッセージを受け取った時
点で終了する。肯定応答は、例えば機械の構造上暗示的
に行われることも、所定時間の経過後に行われることも
ある。しかしながら第二のプロセッサがそのブロックの
コピーを要求する場合、そのキャッシュメモリは第一プ
ロセッサのキャッシュメモリ内に基準コピーを検索しに
行かなければならない。その結果、第二プロセッサのキ
ャッシュメモリへのアクセスのヒット率が低下し、処理
速度が遅くなる。あるブロックについて存在する全ての
コピーの更新は、他のプロセッサでもこれらコピーの利
用が可能になり、したがって同ブロックのコピーを要求
するプロセッサが基準コピーを検索するため他のプロセ
ッサのレベルに行かなくともよいという利点を提供す
る。しかしながら、その更新には、同ブロックのコピー
を持つ全てのメモリに大量のメッセージを送り、全てが
良好なコピーを持つと肯定応答する必要がある。これら
メッセージは、メモリ間のトラフィックの大きな妨げと
なり、したがって直接利用できないブロックのコピーを
あるプロセッサがアクセスする際の平均アクセス時間が
遅くなる。この不利益は更新された全てのコピーが使用
される訳ではないので更に重大なものとなる。

先行技術においては、管理方式は予め決められてい
て、メモリに格納されているブロック全体あるいは１ペ
ージ分のメモリなどの部分集合に適用される。例えば、
ページが複数のプロセッサによって共有される時は更新
モード、またページがほとんどまたは全く共有されるこ
とがない時には無効化モードの使用を決定するようにソ
フトウェアを設計することができる。あるページについ
て一旦モードが選択されると、ソフトウェアはそのペー
ジにおけるプログラムの実行の開始から終了までそのモ
ードを使用する。したがってこのモードはそのページの
すべてのブロックに適用され、かつ一般に１つのプログ
ラムの実行中ずっと適用される。したがってこの２つの
モードは静的な方法であり、使用が簡単である。選択さ
れたモードは各メモリの制御回路内で利用される。各メ
モリの制御回路内での利用手段のハードウェアが単純で
あることも、静的モード使用の利点である。しかしなが
ら、選択されたモードは、プログラムのあるフェーズお
よび同一ページの限られたブロック数にしか適合させる
ことができない。ソフトウェア開発者がそのモードをプ
ログラムの各フェーズに適合させようとすれば、プログ
ラムははるかに複雑なものとなる。

本発明は、使用状況により良く適合した管理モードを
各ブロックに動的に適用することにより、ある情報シス
テムのメモリ間のデータの一貫性管理の問題を解決する
ものである。したがって本発明は各ブロックに適用され
るものであり、各ブロックごとに、もはや静的ではな
く、ブロックの使用法に応じて動的に変化するモードに
よって管理の選択を行うものである。

特許出願EP−Ａ−0443755号は、各ブロックに使用さ
れるモードの非有効性（無効性）を示すしきい値に基い
てメモリブロックのコピーの更新モードと無効化モード
とを切り換えることにより、ある情報システムのメモリ
間のデータの一貫性管理を行う方法を記載している。し
かしながらこの方法は「スヌーピー（snoopy）」と呼ば
れるキャッシュメモリ技術に基いている。この技術は全
てのキャッシュメモリによって共有されるバスの使用に
基いたものでありしたがってキャッシュメモリは、全て
のメッセージがこのバスを通過し、バスが関係のあるメ
ッセージを取り込むのを見ることになる。そのため「ス
ヌーピー」という語が生まれた。したがって共有バスの
使用は、一貫性データ交換においてそれを共有する全て
のキャッシュメモリが情報の供給を受けることを意味す
る。その結果、全てのキャッシュメモリがこれらデータ
交換が通過するのを見ることができ、管理モードの選択
のため、他のキャッシュメモリとは独立して分散した形
で（最下位メモリとは無関係に）個別の決定を下すこと
ができる。これは当業者には周知の事実であり、同出願
の記述から明らかである。この方法の変形はComputer A
rchitecture Conference Proceedings誌、第17巻、第３
号、1989年６月、米国ワシントンの２〜15ページに所載
のEggersらの論文“Evaluating the performance of fo
ur snooping cache coherency protocols"にも記載され
ている。

本発明は、各一貫性データ交換において全て情報の供
給を受けるメモリの数が平均して情報システム内の一定
数のメモリよりも少ないことを特徴とする、各ブロック
に使用されるモードの非有効性（無効性）を示すパラメ
ータのしきい値に基いてメモリブロックのコピーの更新
モードと無効化モードとを切り換えることにより、情報
システム内の所与の数のメモリ間のデータの一貫性管理
を行う方法を目的とする。

この特徴の定義は単に、この方法が、各一貫性データ
交換において全てのキャッシュメモリが情報の供給を受
ける、共有バス（「スヌーピー」技術）を使用したシス
テムには適用されないことを意味している。様々な例に
よって本発明による方法を例示する。

本発明はまた、管理手段が本発明による方法を利用す
ることを特徴とする、メモリ階層と、メモリブロックの
コピーの更新モードと無効化モードとを切り換えること
によりメモリ間のデータの一貫性管理を行う手段とを含
む情報システムを目的とする。本発明は、制御回路が本
発明による方法を実施するためのハードウェアアルゴリ
ズムを含むことを特徴とする、メモリブロックのコピー
を格納するためのデータメモリと制御回路とを含むメモ
リ回路を他の目的とする。

換言すれば、本発明はメモリのハードウェア内におい
て簡単なハードウェアアルゴリズムの形で実現され、こ
れによりメモリのブロックの使用中にメモリブロックの
管理をメモリブロックの確認された挙動に動的に適合さ
せることが可能となるという利点を提供する。

本発明は、例として示し添付図面を参照して行う以下
の説明から明らかになろう。

第１図は、本発明による管理方法を受け取るための例
として取り上げられた情報システムの一覧図および部分
図である。

第２図は、本発明の実施に使用することができるメモ
リブロックのコピーの概略図である。

第３図は、発明による方法の第一の実施例を示す線図
である。

第４図は、第２図に示す方法の第二の実施例を示す線
図である。

第５図は、第４図に示す方法の第二の実施例の第二の
変形を示す線図である。

第６図は、第４図に示す方法の第二の実施例の第二の
変形を示す線図である。

第７図は、第６図に示す方法の変形の実施に使用され
るメモリブロックの概略図である。

第１図に示されている情報システム10の内部では、各
々キャッシュメモリ12を備えた４つのプロセッサ11がメ
モリ13に接続されている。作動時には、各プロセッサ11
に必要なデータが付属のキャッシュメモリ12に要求され
る。キャッシュメモリがそのデータを持っていない場合
には、キャッシュメモリはメモリ13からこのデータを読
み出し、所定の大きさのメモリブロック毎にコピー14を
作成する。メモリブロックのコピー14の構造は第２図に
示されているが、従来のものと同様、アドレス部Adとデ
ータ用部分Ｄを含む。

情報システムのメモリ12と13の間のデータ交換の管理
方法は、あるメモリブロックのコピーの更新モードまた
は無効化モードを使用するというものである。無効化が
選択された場合には、例えば、各ブロック14のアドレス
Adにそのブロックの状態を示す２つのビットSTを入れる
ことが知られている。従来より４つの基本的な状態が区
別され、それが現在はMESIコードによって規格化されて
いる。同コードにおいては変更後の状態Ｍは、キャッシ
ュメモリ、基準コピーと呼ばれる、あるブロックについ
ての変更されたコピーの唯一の保持媒体となり、システ
ム内で使用可能な他のコピーは更新されない状態に相当
する。この場合、Ｍの状態のコピーを保持するキャッシ
ュメモリは、そのコピーをクリヤしようとする際に、メ
モリを供給しこれを更新する責任を負う。排他的状態Ｅ
のコピーも、キャッシュメモリが保持する基準コピーで
あるが、この場合は中央メモリが未更新コピーを持って
いる。共有状態Ｓは、場合によっては中央メモリも含む
複数の保持装置をもつコピーを指す。保持装置は採用さ
れる管理方法によってはポテンシャルによるものとなる
ことがある。さらに、対応するメモリが、更新されなか
ったブロックのコピーを持ち、したがって基準コピーを
保持するメモリではない場合の無効コピー状態がある。
この他にも、別のキャッシュメモリ内に同一のコピーを
もつが中央メモリには持たない基準コピーに影響を及ぼ
す、規格化された任意選択の状態が存在する。このケー
スは、中央メモリ内に保持されているコピーを除くキャ
ッシュメモリのコピーの更新モードにおいて発生する。
この場合、更新されたコピーは共有状態Ｓとなり、通常
Ｍと記された基準コピーを保持するキャッシュメモリ
が、その他のキャッシュメモリ、および場合によっては
中央メモリを更新する責任を負う。このケースは、更新
が、例えば同一の共有キャッシュメモリに関連する使用
キャッシュメモリのみに限定するというように、部分的
であってもよいことを明らかにしている。したがって無
効化は基準コピー以外のコピーの状態を示す２つのビッ
トの状態を変更するに過ぎない。

本発明は、使用されるモードの非有効性を表すパラメ
ータＶを示す少なくとも１つのしきい値Ｔを決定しこの
しきい値Ｔに達した時点で第二のモードを使用すること
から成る方法に基く。第２図および第３図に本発明によ
る方法の実施例を示す。

第３図の線図においては当初の管理モードとして更新
が選択されている。非有効性を表すパラメータＶが決定
され、次にしきい値Ｔと比較される。非有効性を表すパ
ラメータＶがしきい値Ｔよりも低い限り、更新が継続す
る。そうでない場合には無効化という管理モードにな
る。第３図に示す例においては、管理モードは、しきい
値Ｔに達した時、同一のメモリブロックの未更新コピー
を全て一度でまとめて無効化し、更新モードに復帰する
ものである。したがって、一度でまとめて行う無効化で
は、不必要またはほとんど使用されていないと判断され
た、同一ブロックの未更新コピーは全て除外される。性
能が向上したが同時により複雑になったオプションで
は、不必要なもののみを除外することが可能である。こ
の無効化は、システムのあるブロックのコピー全体に関
するのではなく、あるプロセッサにとってまたはその他
の基準に沿って不必要と判断されるコピーのみを無効化
するというように、選択的部分のみを対象とすることが
できるということが一般的に理解される。このように、
無効化により、残存しているあるいは復元された有効な
コピーを後で変更する際、更新を節約することが可能と
なるとともに、更新にとって好都合な状態に復帰するこ
とが可能となる。一般的にこの管理方法の例は、更新の
非有効性を表すパラメータのしきい値に達した時に、関
連するメモリーのブロックの未更新コピーを全て一度に
まとめて無効化し、更新モードに復帰するものである。
まとめて無効化する場合、全体を対象とする場合と選択
部分を対象とする場合がある。全体を対象とする無効化
が最も容易に実施できる。

第２図は、発明による方法のある管理モードの非有効
性の決定のために用いられるブロックのコピー14の構造
の例を示したものである。図示されたメモリブロックの
コピー14は、２つの状態ビットSTの他に１つのユーティ
リティビットＵをアドレスAdに含んでいる。ユーティリ
ティビットＵは、例えば最初のコピーの供給時または更
新時に第一状態（例えば０）になり、そのコピーの読み
込み時に第二の状態（１）になる。その結果、例えばプ
ロセッサ11がそのキャッシュメモリ12内でブロックコピ
ー14を読み取ると、ユーティリティビットＵが当初第一
の状態０であった場合は同ビットは第二の状態１にな
り、あるいは第二の状態１を維持する。後にプロセッサ
がブロックコピー14のデータを変更すると、コピーの変
更状態Ｍを記録するために状態ビットSTは変化するが、
ユーティリティビットＵについては、そのまま変化させ
ずにおくか、第二状態１にあった時は第一状態０にする
かを選択することができる。その他のコピーを全面的ま
たは部分的に更新することにより、これらコピーのユー
ティリティビットＵは第一状態０になる。したがってユ
ーティリティビットＵの第一の状態０は、ブロックのコ
ピーの更新の非有効性を示し、第二状態は、更新の有効
性さらには必要性を示すものである。さらに一般的に
は、あるコピーの中に組み込まれたユーティリティビッ
トＵはそのコピーの使用状態を示し、その結果、コピー
の管理モードの有効性をも示す。

更新の非有効性を表すパラメータＶおよび非有効性を
表すパラメータのしきい値Ｔの決定は、様々な基準に基
いて行われる。実際にはハードウエア的基準と時間的基
準が混用され相互に適合されているが、両者は区別する
必要がある。ハードウエア基準の例としては、ユーティ
リティビットＵが第一状態であるブロックコピーの絶対
数、既存のブロックコピーの百分率、あるいは例えばシ
ステム内で一つのブロックが持ち得る最大コピー数な
ど、各ブロックごとに予め決められたコピー数に対する
百分率などがしきい値と成り得る。また、キャッシュメ
モリ12レベルでのブロック数、または様々なプロセッサ
11間におけるコピーの予想分配率によっても決定するこ
とができる。一つだけのコピー上での更新の非有効性を
勘案して管理モードを変更するのではなく、あるブロッ
クのコピー全体の全面的更新または有意部分の更新の非
有効性を勘案して管理モードを変更することが好まし
い。

時間的基準を用いると、あるモードの非有効性の決定
のタイミングを決めることができる。例えば現在のモー
ドが更新である場合、更新済みコピーのユーティリティ
ビットに関する情報を回収するために肯定応答を利用す
ることにより、新しく更新が行われる度毎に非有効性の
決定を行うことができる。またこれら情報は、関連する
メモリ12または13の制御回路に格納され、所定の更新回
数の後、格納されている情報の全体およびこの場合に適
用されるハードウェア基準に基づいて、使用モードの非
有効性についての決定を行うことができることが理解さ
れよう。例えば、所定の更新回数のうち、行った更新の
回数または百分率が更新の非有効性を決定する上で有用
であったかどうかを知るだけで充分である。別の時間的
基準は、システムの作動におけるイベントまたは管理モ
ードに依存するあるいは依存しない予め定められた時間
の間隔毎にあるモードの非有効性を決定するというもの
である。例えば更新の非有効性の循環的分析を行い、コ
ピー14が使用された場合は更新モードのままに留めるこ
とができる。しかしながら、ブロックの使用頻度はブロ
ックにより大きく異なるので、あるブロック上で作業が
行われた時、その作業とは関係なく、あるブロックのコ
ピー上のそのモードの非有効性を評価することが好まし
い。本発明は、管理モードを各ブロックの使用頻度に動
的に適合させるという利点を提供する。例えばあるモー
ドの有効性または非有効性の評価および適当なモードの
決定は、２つのメモリ間でのデータ交換の際により有利
に行うことができる。

しきい値Ｔは、システム10のメモリ12および13の例え
ば制御回路に格納することが好ましい。同様に、各メモ
リの制御回路内のハードウェアアルゴリズムにより、よ
り有利に有効性または非有効性の評価を行うことができ
る。あるモードの非有効性の評価を、各ブロックコピー
14にユーティリティビットＵを組み込むのとは異なる方
法で行うことができることも明らかである。ビットＵは
コピーの有効性または非有効性を決定するための簡単な
手段となり、ブロックコピー14の状態ビットSTと同じ処
理手段が利用できるという利点がある。ユーティリティ
ビットＵは状態ビットSTに類似した状態ビットとみなす
ことができるため、その状態はビットとともに組み込む
ことが可能である。さらに、あるユーティリティビット
Ｕに基づいてあるモードの非有効性の決定が行われる場
合でも、各ブロックコピー14にこのビットを組み込む必
要はない。例えばユーティリティビットＵは、各ブロッ
クのただ一つのコピー内だけに存在することができ、メ
モリ13内または少なくとも３つのメモリレベルの階層に
おいて共有されているキャッシュメモリ内に存在するこ
とが好ましい。これにより、各キャッシュメモリは、ブ
ロックのコピーが基準コピーであるとの通知を行うメッ
セージにより、メモリ13が各更新を行うのを防止しなけ
ればならなくなる。この作業は非同期式が有利である。
その場合ユーティリティビットＵの代りに、モードある
いはそのユーティリティの非有効性を表すパラメータＶ
の決定のためのさらに性能がすぐれさらに正確な別の手
段を使用できることを理解されたい。例えばユーティリ
ティビットＵが使用される場合に、通常これを少なくと
も１つのブロックコピー14または各ブロックのコピー全
体に組み込むことができる。

第４図の線図は、本発明による方法の第二の実施例を
示したものである。システムの初期化時にはシステムソ
フトウェアにより第一管理モードが選択される。この第
一モードの非有効性を表すパラメータV1が決定され、次
にユーティリティの第一しきい値T1と比較される。有効
であれば（V1＜T1）第一モードが継続する。そうでなけ
れば第二モードにより管理が行われる。第二モードの非
有効性を表すパラメータV2が決定され、次にユーティリ
ティの第二しきい値T2と比較される。有効であれば（V2
＜T2）第二モードが継続し、第二モードがもはや有効で
なければ（V2＝T2）、管理方法は第一モードに復帰す
る。この方法は第２図および第３図の例に関わる方式と
同様の方式で実施することができる。第４図の例におい
て通常使用される無効化は、第２図および第３図に記述
されている無効化と同じ方式では行われていない点に留
意されたい。第４図の例においては無効化は更新の代案
として通常使われているものである。更新は費用がかか
り、更新の使用をそれが有利であることがわかっている
場合にのみ限定したいので、最初のモードとしてこのモ
ードを選択することが好ましい。

第５図の線図は第３図および第４図に示されている例
を組み合わせた方法の変形実施例を示したものである。
この変形によれば、管理方法は、初めに無効モードに設
定される。第３図に示されている方法と同様、無効化の
非有効化を表すパラメータV1が決定され、次にしきい値
T1と比較される。無効化が有効であれば（V1＜T1）その
モードが維持される。そうでなければモードは更新にな
る。更新の非有効性は異なる基準により２つの方法で決
定される。まず、非有効性を表すパラメータV2およびし
きい値T2が更新の反生産性基準に従って決定される。別
の言い方をすれば、これらの基準は、更新が現在の状態
に適合していないので無効であるということになる。し
たがって第５図に示すように、非有効性を表すパラメー
タV2がしきい値２を上回ると、管理モードは無効化モー
ドになる。逆の場合には、非有効性を表すパラメータＶ
としき値Ｔは、不必要な更新をするならば、更新が最も
適合したモードであり続けるということになるように決
定される。その意味では、非有効性を表すパラメータＶ
としきい値Ｔは第３図に示すものと同じ性質のものであ
る。このように、更新が有効に連続するためには、メモ
リブロックのコピー全体を一度にまとめて無効化するだ
けでよい。一般的に非有効性を表すパラメータＶとしき
い値V2およびT2と同じ方法でも異なる方法でも決定する
ことができる。例えばあるブロックの６つのコピーの更
新は、その内の少なくとも２つが読み取られたことがあ
るならば、これらコピーの管理に適したモードであると
みなされる。更新が不適当とされるための非有効性を表
すパラメータのしきい値T2を既読コピー０個とすること
ができる。その場合V2＝T2となり、管理モードは通常の
無効化モードに復帰する。非有効性を表すパラメータの
しきい値Ｔを既読コピー１とし、更新は行われたが管理
が難しいとすることも可能である。その場合Ｖ＝Ｔとな
り、ブロックのその他のコピーは全体にまたは選択的に
一度に無効化され、モードは更新に復帰する。

第６図の線図は第４図に示されている方法の別の変形
を示したものである。第６図の変形はキャッシュメモリ
の読み出し失敗に関する２つの状態の区別に基いてい
る。第一の状態では、要求されたメモリブロックのコピ
ー14がそこに無く、要求は最終的には失敗となり、これ
はハードミスと呼ばれる。第二の状態では、要求された
Adのアドレスをもつメモリブロックのコピーはキャッシ
ュメモリ内に存在するが、未更新コピーであるため、そ
の読み出しは無効化されている。コピーの要求はこの場
合も失敗となるが、今度はソフトミスと呼ばれる。一
方、例えば第７図に示されているような構造をもつ各ブ
ロックコピー14を使用して、第６図に示されている方法
の変形が実施される。この構造は第２図の構造であり、
アドレス区域Ad内に状態ビットSTとユーティリティビッ
トＵの他に、好ましい例にあるような２ビットコードＣ
を含んでいる。

第６図に示す方法を記述するため、メモリ13のメモリ
ブロック14がまだコピーされていない時、コードＣの２
つのビットは０であり、現在のモードは無効化モードで
あると仮定する。プロセッサ11がそのキャッシュメモリ
12の読み出し時にハードミスに遭遇すると、キャッシュ
メモリはメモリ13にブロック14のコピーを作成するが、
モードは変わらず無効化モードのままである。ブロック
のコピーが使われることがほとんどない場合には、後で
キャッシュメモリ12がブロックのコピーを他のブロック
のコピーと置き換える。その結果、次に同じプロセッサ
11が一つ前のコピーを再度要求するとき、再びハードミ
スに遭遇する。したがってこの場合は無効化が最適なモ
ードである。

今度はプロセッサ11がそのキャッシュメモリ12の読み
出し中、探していたコピー14を見つけたが、そのデータ
Ｄが無効化されていたと仮定する。このイベントはソフ
トミスに相当し、更新によってこのミスは回避すること
ができ、システム10のパフォーマンスを向上させること
ができたかもしれないことを示している。別の言い方を
すれば、更新がこの状況に最も適合したモードであった
かもしれないということである。このイベントは直接、
管理モードを更新に変更するためのしきい値と成り得
る。ただし、この方法の安定性を確保するため、それが
確認されない場合、この場合は無効化となっている現在
の管理モードを維持する、有効トリガ条件によってしき
い値が遅延される。図示の例においては、コードＣが01
の状態に変化しているが、これはしきい値に達し、モー
ドを変更するための有効トリガ条件が満たされるのを待
っていることを示している。この場合、しきい値は条件
付きで、モードは過渡的なものであると表現す。同一キ
ャッシュメモリ内または他のキャッシュメモリ12内の同
一ブロック上で再度ソフトミスが発生した場合、そのイ
ベントはしきい値のトリガー条件となり、更新が最適な
モードであったことを確認する。したがって管理モード
は更新になる。図示の例においては、モードが更新であ
ることを示すため、コードＣが10の状態に変えられる。
逆にコードＣ＝01の状態の時ハードミスが発生すると、
このイベントは無効化が適したモードであることを意味
し、その結果無効化モードが維持される。図示の例にお
いてはコードＣは固定無効化状態00に復帰する。

今度はシステム10がコードＣ＝10に相当する更新モー
ドで作動していると仮定する。後に、プロセッサ11の内
のいずれかにより各ブロックメモリの単数または複数の
コピー14が変更されると、これに引き続いてキャッシュ
メモリ12内で更新が行われ、プロセッサ11によって行わ
れる読み込みはミスではなくヒットとなる。この状態で
発生する疑問は、更新が有効がどうかを知るということ
である。初めて情報を要求するプロセッサ11側から発生
する可能性のあるミスはもはや考慮に入れられず、とく
に、第２図から第５図で記述したユーティリティの基準
により、更新モードの有用性を示す少なくとも１つのし
きい値を決めることが出来る。例えば、あるキャッシュ
メモリ12内のあるメモリブロックのコピー14が更新され
る毎に、キャッシュメモリが前述の例に従ってブロック
のユーティリティビットＵ全体の状態を分析する。更新
が有効であると判断された場合、第６図に示すようにこ
のコード値を含むループにより、コードＣの値は10に保
たれる。この変形によれば更新のしきい値は条件付きで
ある。しきい値に達すると、ある条件によりモード変更
が遅延される。例えばモードの非有効性を表すパラメー
タＶの測定値を条件として使用することができ、したが
ってこの測定値の変化によりモードの非有効性が確認さ
れるとき、この条件は満たされる。図示の例において更
新が無効と判断された場合、コードＣの値は、過渡適更
新を意味する11に変更される。別の言い方をすれば、モ
ーを変更する代わりに、方法の安定性を確保し、方法が
更新と通常の無効化との間を「揺れ動く」のを防ぐ過渡
的状態に更新モードが保たれるのである。

今度は更新モードがコードＣ＝11に相当する過渡的状
態にあると仮定する。次の更新時にユーティリティビッ
トが変化し、有効な更新であることを示すと、コードＣ
は確定的更新モードに相当する10の値に復帰する。反対
に、次の更新も無効であると判断された場合、管理モー
ドは無効化モードとなり、コードＣは00の値をとる。す
ると先述の初期状態に再度復帰する。システムによって
選択される初期モードを更新にすることができることは
明らかである。初期モードはまた、システムが素早く最
適なモードで立ち上がることができるどんな過渡的状態
にすることもできる。先述の過渡的状態は短期間である
が、延長することも可能である。ただし戦略をあまりに
複雑にして、全てのメモリの作動が過度に込み入ったも
のにならないよう注意しなければならない。そうでない
とメモリ間のデータ交換の管理において待機を生じるこ
とがある。また、１つまたは２つの過渡的状態をなくす
ことができることは明らかである。例えばコードＣ＝11
の過渡的更新状態をなくすことが可能である。無効化モ
ードに関しては、一定回数のソフトミス後に過渡的モー
ドに移行し、一定回数のハードミス後に確定的モードに
復帰することが可能である。過渡的モードから更新モー
ドへの移行についても同様である。この方法に第３図の
方法を組み合わせて補完することも可能である。第６図
は点線によりこの組み合わせを示したものである。更新
モードにおいてコードが10で更新が有効である（第４図
においてV2＜T2）と判断されると、更新が維持される。
更新が有効ではあるが管理が難しすぎる（第４図におい
てＶ＜Ｔ）と判断されると、全体に一度に行う無効化が
行われ、モードは更新に復帰する。更新モードが無効
（V2＞T2）だと、更新は過渡的状態になり、コードは11
となる。その時更新が有効である（V2＜T2）と判断され
ると、引き続き更新モードとなり、コードは10になる。
更新が有効ではあるが難しすぎる（Ｖ＜Ｔ）と判断され
ると、全体を一度に行う無効化が行われ、コードが10の
ままモードは更新に復帰する。

先述の２ビットコードＣにおいて、第一ビットの状態
は２つのモードを示しており、第二ビットの状態は２つ
の過渡的モードを示している。さらに一般的には、コー
ドＣは、その状態、例えば２つのモードまたは１つのモ
ードとその過渡的モードとを示す１ビットに限定するこ
とも可能である。この方法は先述のものとは別のコード
Ｃを使用することができることを理解されたい。同様
に、コードＣは各コピー14に含まれてはいるが、このコ
ードをメモリ13内にのみ設定することも可能である。そ
の場合、あるブロックの全てのコピーにコードＣが関係
するので有利である。さらに一般的には、コードＣは管
理モードについての意思決定を行う場所に設定すること
が好ましい。この意思決定はキャッシュメモリ内でも行
えることが後述から理解されよう。要約すれば、本発明
による方法は、任意選択で、少なくとも１つのブロック
コピー内に、過渡的モードとも成り得るような少なくと
も１つのモードを示す、少なくとも１ビットのコードＣ
を含めることから成る。ビットＵは、メモリ13ではなく
キャッシュメモリ12内に含まれるコピー、あるいはメモ
リ12および13内に含まれるコピー全体、あるいはさら
に、例えばあるグループのプロセッサに関するコピーの
ように少なくとも１以上のある数のコピーに含めること
ができる。コードＣが常にビットＵに関連付けられてい
る場合には、両者をさらにコンパクトな形でまたはさら
にパフォーマンスの高い形で組み合わせることが出来る
ことも理解されよう。上述の記載から、コードＣは、ユ
ーティリティビットＵと同様、少なくとも過渡的モード
を示す別のソフトウェアおよび／またはハードウェア手
段で置き換えることが可能であることがわかる。

さらに一般的には、上述の記載から、本発明による、
情報システムのメモリ間でのデータ交換の管理のための
方法は、従来通り、あるメモリブロックのコピーの更新
モードまたは無効化モードの使用を含むことがわかる。
しかしながら本発明は、使用するモードの非有効性を示
すしきい値を決め、そのしきい値に達した時点で第二の
モードを使用することから成る点で先行技術とは異な
る。第３図においてしきい値は例えば数値、数、百分率
であってよく、その値はハードウェア的および時間的基
準によって決定できることがわかっている。第３図に示
す例においては、この方法は、あるメモリブロックの各
コピーの中に、その状態が対応するコピーの使用方法を
示す、ユーティリティビットＵを含めることから成る。
しかしながらさらに一般的には、あるメモリブロックの
少なくとも１つのコピーの中に１つのユーティリティー
ビットを含めることができることがわかっている。他
方、図示の例においては、非有効性の基準はユーティリ
ティビットの状態の利用に基いている。ユーティリティ
ビットとは無関係に別の基準を設定できることは明らか
である。使われているモードが無効化である場合、この
方法は、あるメモリの読み出しの失敗の中から、検索中
のブロックのコピーが存在しない場合に相当するハード
ミスと、そのようなコピーは存在するが、無効化されて
いる場合に相当するソフトミスを区別し、ソフトミスを
無効化モードの非有効性基準とみなすものであることも
第６図に関して見てきた。別の言い方をすれば、しきい
値は、単数または複数のソフトミス、あるいはその他の
基準の中でもとりわけ非有効性の基準としておよび／ま
たはトリガ条件としてのソフトミスを暗示する値により
直接決定することができる。ソフトミス以外のイベント
も付加基準または代替基準と成り得る。第２図および第
３図に示す第一例により、使われているモードが更新で
ある場合、この方法は該モードが有効であるが、管理が
難しすぎることを示すしきい値Ｔを使用し、しきい値Ｔ
に達すると、あるブロックのコピーをまためて一度に行
う無効化を行い、更新モードに復帰することから成るこ
とがわかっている。コピーをまとめて行う無効化とは無
効化が全体を網羅するものでも、ブロックの少なくとも
１つのコピーだけの限定的なものでもよいことを意味す
る。他方、一度に行う無効化は複数の段階で行うことが
できる。第４図ないし第７図に示す第二例では情報シス
テムで通常使われている無効化を使用している。この第
二例は、モードのしきい値が有効トリガ条件によって遅
延され、その条件が確認されない場合は方法は現在のモ
ードに維持され、その条件が確認されれば方法はモード
を変えることを示している。このようなしきい値は方法
の第一例においても使用できることは明らかである。逆
の場合が第７図で点線の段階で示されている。しきい値
および非有効性の決定と同様、しきい値のトリガ条件も
数値および／またはソフトミスなど単数または複数のイ
ベントとすることができる。

また、本発明による方法を２つのレベルだけのメモリ
階層をもつ情報システム10について説明してきたが、さ
らに多くの数のレベルをもつ本発明による方法を使用す
ることも可能である。上述の記載から、メモリ13をある
最下位の大容量メモリに接続された中間レベルのキャッ
シュメモリにキャッシュメモリとして含めることが可能
であることがわかる。本発明の第一の実施例によれば、
Ｎレベルのメモリ階層を、隣接する２つの部分、すなわ
ち各モードの非有効性を決定するための指示（イベン
ト、数値、またはビットＵおよびコードＣの状態）をも
たらす上位部分と、これら指示に基づいて使用するモー
ドを決定する下位部分とに分割することができる。第１
図の例においては、意思決定はメモリ13内でなされる。
別の例によれば、階層は分岐または分岐群に分割され、
決定はそれらの自発性にまかされている。このようにし
て、単数または複数の分岐内のコピーは適当なモードで
管理することが可能であるが、このモードは他で使われ
ているモードと違っていてもよい。この例と第一例を組
み合わせると、下位部分で最上位のレベルをもつキャッ
シュメモリに決定の自発性を与えることになる。第三の
例によれば、意思決定は各キャッシュメモリまたは予め
決められた単数または複数のキャッシュメモリによって
なされる。例えば、肯定応答が、更新を要求するキャッ
シュメモリに直接戻されるあるいは更新するよう準備す
るシステムにおいては、13のような下位メモリは、もは
やこのような肯定応答すなわちユーティリティビットを
通過することはなく、このキャッシュメモリが率先し
て、使用するモードについての決定を下す。「ディレク
トリベースの」一貫性システムのように、下位メモリが
全てのコピーの所在を知っている場合、決定を実行でき
るように下位メモリに決定を移すことも可能である。例
えばバスの「同報通信」という名称で知られているシス
テムあるいは「スヌーピー」のいう名称で知られている
状態を使用するシステムなど、コピーの所在をメモリが
把握できないシステムにおいては、全てのキャッシュメ
モリがユーティリティビットがパスするのを見るため、
キャッシュメモリがモードについて決定を下すことがで
きる。これらの例から一般的に、各ブロックメモリのコ
ピーの管理モードの決定は、各点が例えばメモリ13のよ
うな予め決められたものであるか、あるいは最新の更新
の発進元であるような、メモリ階層の単数または複数の
点に集中することも、分散して同時に且つ同様に、メモ
リ12、13によって下すことも可能である。

フロントページの続き (56)参考文献 特開 平３−172943（ＪＰ，Ａ) 特開 平４−191946（ＪＰ，Ａ) 特開 平３−253963（ＪＰ，Ａ) Ｔｈｅ 20ｔｈ Ａｎｎｕａｌ Ｉｎ ｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓ ｉｕｍ ｏｎ ＣＯＭＰＵＴＥＲ ＡＲ ＣＨＩＴＥＣＴＵＲＥ，（1993−５− 16）（米）ｐｐ．98−108，”Ａｄａｐ ｔｉｖｅ Ｃａｃｈｅ Ｃｏｈｅｒｅｎ ｃｙ ｆｏｒ Ｄｅｔｅｃｔｉｎｇ Ｍ ｉｇｒａｔｏｒｙ Ｓｈａｒｅｄ Ｄａ ｔａ" 情報処理学会研究報告92−ＡＲＣ− 95，92［64］（1992−８−19）ｐｐ．９ −16「95−２ イベント対応型キャッシ ュ・コヒーレンス制御方式とそのバリア 同期への応用」 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/08 - 12/12

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】それぞれのプロセッサ（11）用の複数のキ
   ャッシュメモリ（12）とメモリ（13）とを有する情報処
   理システム（10）における、前記キャッシュメモリ（1
   2）と前記メモリ（13）に記憶されたデータの一貫性管
   理のために、 あるプロセッサがデータの書き込みを行う際に他のプロ
   セッサに対応する前記キャッシュメモリの該当するデー
   タを更新する更新モードと、あるプロセッサがデータの
   書き込みを行う際に他のプロセッサに対応する前記キャ
   ッシュメモリの該当データを無効化する無効化モードの
   いずれかをデータの一貫性管理のために使用し、 前記更新モードの非有効性を示す第１のパラメータにつ
   いての第１のしきい値及び第１のトリガ条件を決定し、 前記更新モードを使用中に、前記第１のパラメータが前
   記第１のしきい値に到達した場合に、前記更新モードか
   ら前記無効化モードへの第１の切替ステップをすぐに行
   わずに、前記第１のパラメータが前記第１のトリガ条件
   に到達するか否かにより前記第１の切替ステップを行う
   べきであるか否かを決定し、 前記第１のトリガ条件が満たされた場合にのみ前記第１
   の切替ステップを行い、 前記無効化モードの非有効性を示す第２のパラメータに
   ついての第２のしきい値及び第２のトリガ条件を決定
   し、 前記無効化モードを使用中に、前記第２のパラメータが
   前記第２のしきい値に到達した場合に、前記無効化モー
   ドから前記更新モードへの第２の切替ステップをすぐに
   行わずに、前記第２のパラメータが前記第２のトリガ条
   件に到達するか否かにより前記第２の切替ステップを行
   うべきであるか否かを決定し、 前記第２のトリガ条件が満たされた場合にのみ前記第２
   の切替ステップを行うメモリ管理方法であって、 前記無効化モードを使用する場合に、プロセッサが対応
   する前記キャッシュメモリにおいてメモリブロックを読
   み出す際のミスを、検索している前記メモリブロックの
   コピーが前記キャッシュメモリに存在しない場合に相当
   するハードミスと、検索している前記メモリブロックの
   無効なコピーが前記キャッシュメモリに存在する場合に
   相当するソフトミスとに区別し、 前記ソフトミスが発生することに応じて前記第２のパラ
   メータを変化させるメモリ管理方法。
2. 【請求項２】前記キャッシュメモリに格納されている前
   記メモリブロックの前記コピーの少なくとも一つの内
   に、前記更新モード及び前記無効化モードの少なくとも
   一つのモード、および、対応する切替ステップを遅らせ
   ているモードを示すコードビット（Ｃ）を少なくとも一
   つ含めることを特徴とする、請求項１に記載された方
   法。
3. 【請求項３】それぞれのプロセッサ（11）用の複数のキ
   ャッシュメモリ（12）とメモリ（13）とを有する情報処
   理システム（10）における、前記キャッシュメモリ（1
   2）と前記メモリ（13）に記憶されたデータの一貫性管
   理のために、 あるプロセッサがデータの書き込みを行う際に他のプロ
   セッサに対応する前記キャッシュメモリの該当するデー
   タを更新する更新モードと、あるプロセッサがデータの
   書き込みを行う際に他のプロセッサに対応する前記キャ
   ッシュメモリの該当データを無効化する無効化モードの
   いずれかをデータの一貫性管理のために使用し、 前記更新モードの非有効性を示す第１のパラメータにつ
   いての第１のしきい値を決定し、 前記更新モードを使用中に、前記第１のパラメータが前
   記第１のしきい値に到達した場合に、前記更新モードか
   ら前記無効化モードへの切替を行い、 前記無効化モードの非有効性を示す第２のパラメータに
   ついての第２のしきい値を決定し、 前記無効化モードを使用中に、前記第２のパラメータが
   前記第２のしきい値に到達した場合に、前記無効化モー
   ドから前記更新モードへの切替を行うメモリ管理方法で
   あって、 前記無効化モードを使用する場合に、プロセッサが対応
   する前記キャッシュメモリにおいてメモリブロックを読
   み出す際のミスを、検索している前記メモリブロックの
   コピーが前記キャッシュメモリに存在しない場合に相当
   するハードミスと、検索している前記メモリブロックの
   無効なコピーが前記キャッシュメモリに存在する場合に
   相当するソフトミスとに区別し、 前記ソフトミスが発生することに応じて前記第２のパラ
   メータを変化させるメモリ管理方法。
4. 【請求項４】スヌープによる一貫性管理のために使用さ
   れることを特徴とする請求項１から３のいずれか一項に
   記載された方法。
5. 【請求項５】ディレクトリベースによる一貫性管理のた
   めに使用されることを特徴とする請求項１から３のいず
   れか一項に記載された方法。
6. 【請求項６】それぞれのプロセッサ（11）用の複数のキ
   ャッシュメモリ（12）とメモリ（13）と、前記更新モー
   ドと前記無効化モードとの切替による、前記キャッシュ
   メモリと前記メモリに記憶されたデータの一貫性管理手
   段とを含み、前記一貫性管理手段が請求項１から５のい
   ずれか一項に記載された方法を実行する手段を有する情
   報処理システム（10）。