JP2922314B2 - マルチプロセッサ式電子交換機の並列試験制御方式 - Google Patents
マルチプロセッサ式電子交換機の並列試験制御方式Info
- Publication number
- JP2922314B2 JP2922314B2 JP41235990A JP41235990A JP2922314B2 JP 2922314 B2 JP2922314 B2 JP 2922314B2 JP 41235990 A JP41235990 A JP 41235990A JP 41235990 A JP41235990 A JP 41235990A JP 2922314 B2 JP2922314 B2 JP 2922314B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- line
- cpr
- processor
- electronic exchange
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ式電子
交換機の並列試験処理方式に関し，詳しくは該マルチプ
ロセッサ式電子交換機に収容された多数の加入者回路の
並列試験制御する方式に関する。
交換機の並列試験処理方式に関し，詳しくは該マルチプ
ロセッサ式電子交換機に収容された多数の加入者回路の
並列試験制御する方式に関する。
【０００２】多数の加入者を収容する電子交換機は，一
定数の加入者回路を集線する処理を行うラインプロセッ
サ（Line Processor: ＬＰＲと称する），発着信の呼処
理を行ってスイッチングネットワークを制御するコール
プロセッサ(Call Processor): ＣＰＲと称する）及び複
数のコールプロセッサを管理するメインプロセッサ(Mai
n Processor:ＭＰＲと称する）等で構成されている。こ
のようなマルチプロセッサ式の電子交換機において各加
入者回路の正常性を確認するために定期的に試験が行わ
れており, 従来の方法では時間がかかるためその改善が
望まれている。
定数の加入者回路を集線する処理を行うラインプロセッ
サ（Line Processor: ＬＰＲと称する），発着信の呼処
理を行ってスイッチングネットワークを制御するコール
プロセッサ(Call Processor): ＣＰＲと称する）及び複
数のコールプロセッサを管理するメインプロセッサ(Mai
n Processor:ＭＰＲと称する）等で構成されている。こ
のようなマルチプロセッサ式の電子交換機において各加
入者回路の正常性を確認するために定期的に試験が行わ
れており, 従来の方法では時間がかかるためその改善が
望まれている。
【０００３】
【従来の技術】図４は従来例の構成と処理フローを示す
図，図５は従来例の試験方式の説明図である。図４の
Ａ．は従来のマルチプロセッサ式電子交換機のシステム
構成が示され，図においてネットワーク（ＮＷ）には，
多数の集線装置（ＬＣ）と接続するハイウェイが収容さ
れ，各ＬＣには多数の加入者回路が収容されている。そ
して，各集線装置ＬＣは各加入者回路について監視，処
理を行うためのラインプロセッサ（ＬＰＲ）が設けら
れ，これらの複数のＬＰＲに対して各加入者に対する呼
処理を行うと共にネットワークの制御を行うコールプロ
セッサ（ＣＰＲ）が各ネットワークに対応して設けら
れ，更に複数のＣＰＲを管理及び制御するメインプロセ
ッサ（ＭＰＲ）が各ＣＰＲに接続されている。各ＮＷ
（ＣＰＲ）には，ＬＣに収容されている複数の加入者回
路の正常性を確認するため，加入者回路の電気的特性
（絶縁，抵抗等）や，機能を試験（ライン試験という）
するためのライン試験装置（ＬＴＥ：Line Test Equipm
ent)が設けられている。
図，図５は従来例の試験方式の説明図である。図４の
Ａ．は従来のマルチプロセッサ式電子交換機のシステム
構成が示され，図においてネットワーク（ＮＷ）には，
多数の集線装置（ＬＣ）と接続するハイウェイが収容さ
れ，各ＬＣには多数の加入者回路が収容されている。そ
して，各集線装置ＬＣは各加入者回路について監視，処
理を行うためのラインプロセッサ（ＬＰＲ）が設けら
れ，これらの複数のＬＰＲに対して各加入者に対する呼
処理を行うと共にネットワークの制御を行うコールプロ
セッサ（ＣＰＲ）が各ネットワークに対応して設けら
れ，更に複数のＣＰＲを管理及び制御するメインプロセ
ッサ（ＭＰＲ）が各ＣＰＲに接続されている。各ＮＷ
（ＣＰＲ）には，ＬＣに収容されている複数の加入者回
路の正常性を確認するため，加入者回路の電気的特性
（絶縁，抵抗等）や，機能を試験（ライン試験という）
するためのライン試験装置（ＬＴＥ：Line Test Equipm
ent)が設けられている。
【０００４】従来のライン試験の処理フローは図４の
Ｂ．に示されている。この処理フローによる試験実行の
様子を図５を用いて説明する。図５のＡ．は従来例の試
験を行うための動作の様子を示し，Ｂ．はタイミングチ
ャートである。図５の５０はメインプロセッサＭＰＲ，
５１はＭＰＲ内の試験制御部，５２はコールプロセッサ
ＣＰＲ，５３はＣＰＲ内の試験実行制御部，５４はライ
ンプロセッサＬＰＲ，５５はＬＰＲ内の試験実行部，５
６は各ＣＰＲに対し１乃至複数台設けられ，各ＬＰＲに
より共用されるライン試験装置である。
Ｂ．に示されている。この処理フローによる試験実行の
様子を図５を用いて説明する。図５のＡ．は従来例の試
験を行うための動作の様子を示し，Ｂ．はタイミングチ
ャートである。図５の５０はメインプロセッサＭＰＲ，
５１はＭＰＲ内の試験制御部，５２はコールプロセッサ
ＣＰＲ，５３はＣＰＲ内の試験実行制御部，５４はライ
ンプロセッサＬＰＲ，５５はＬＰＲ内の試験実行部，５
６は各ＣＰＲに対し１乃至複数台設けられ，各ＬＰＲに
より共用されるライン試験装置である。
【０００５】最初にＭＰＲ５０の試験制御部５１から試
験を開始する指令が発生すると，各ＣＰＲ５２の試験実
行制御部５３が起動する。すると，図４のＢ．に示す処
理が起動され，１つのＬＰＲ５４の試験実行部５５をコ
ールする。ＣＰＲ５２の試験実行制御部５３によりコー
ルされたＬＰＲ５４の試験実行部５５は，図４のＢ．に
示すように，ＣＰＲ内の空きＬＴＥ５６を捕捉する（Ｌ
ＴＥが１台の場合は，そのＬＴＥが空きの時捕捉す
る）。
験を開始する指令が発生すると，各ＣＰＲ５２の試験実
行制御部５３が起動する。すると，図４のＢ．に示す処
理が起動され，１つのＬＰＲ５４の試験実行部５５をコ
ールする。ＣＰＲ５２の試験実行制御部５３によりコー
ルされたＬＰＲ５４の試験実行部５５は，図４のＢ．に
示すように，ＣＰＲ内の空きＬＴＥ５６を捕捉する（Ｌ
ＴＥが１台の場合は，そのＬＴＥが空きの時捕捉す
る）。
【０００６】次に捕捉されたＬＴＥ５６を使用して，各
加入者回路について定められた試験を行い，終了する
と，試験実行制御部５３の制御に復帰する。試験実行制
御部５３は，同じＣＰＲ５２の制御下にある次の順番の
ＬＰＲ５４の試験実行部５５をコールして，上記と同様
に試験を実行し，以下順番に同じＣＰＲ５２の制御下に
ある全てのＬＰＲ５４に対して試験を実行する。上記の
動作のタイミングチャートを図５のＢ．に示す。この図
により複数のＣＰＲ１〜ＣＰＲｉが，それぞれ一斉に起
動して，それぞれＬＰＲ１から試験が開始され，ＬＰＲ
ｊまで順番に試験が実行されることが分かる。
加入者回路について定められた試験を行い，終了する
と，試験実行制御部５３の制御に復帰する。試験実行制
御部５３は，同じＣＰＲ５２の制御下にある次の順番の
ＬＰＲ５４の試験実行部５５をコールして，上記と同様
に試験を実行し，以下順番に同じＣＰＲ５２の制御下に
ある全てのＬＰＲ５４に対して試験を実行する。上記の
動作のタイミングチャートを図５のＢ．に示す。この図
により複数のＣＰＲ１〜ＣＰＲｉが，それぞれ一斉に起
動して，それぞれＬＰＲ１から試験が開始され，ＬＰＲ
ｊまで順番に試験が実行されることが分かる。
【０００７】
【発明が解決しようとする課題】上記した従来のマルチ
プロセッサ式電子交換機における加入者回路の試験方式
によれば，ＣＰＲ単位で試験を制御していたので，ＣＰ
Ｒに収容されるＬＰＲの処理能力が向上するに従って，
ＣＰＲに収容可能な加入者数も大幅に増加し，１つのＬ
ＰＲに２０００加入者を収容する場合もある。このた
め，加入者を直接収容する装置の規模が増大し，１つの
ＣＰＲに収容された全ての加入者回路の試験にかかる時
間が増大するという問題があった（図５のＢ．参照）。
さらに，試験時間がかかると，障害の発見と修復に要す
る時間が増大化するという問題が発生する。
プロセッサ式電子交換機における加入者回路の試験方式
によれば，ＣＰＲ単位で試験を制御していたので，ＣＰ
Ｒに収容されるＬＰＲの処理能力が向上するに従って，
ＣＰＲに収容可能な加入者数も大幅に増加し，１つのＬ
ＰＲに２０００加入者を収容する場合もある。このた
め，加入者を直接収容する装置の規模が増大し，１つの
ＣＰＲに収容された全ての加入者回路の試験にかかる時
間が増大するという問題があった（図５のＢ．参照）。
さらに，試験時間がかかると，障害の発見と修復に要す
る時間が増大化するという問題が発生する。
【０００８】本発明はライン試験に要する時間を短縮化
できるマルチプロセッサ式電子交換機における並列試験
制御方式を提供することを目的とする。
できるマルチプロセッサ式電子交換機における並列試験
制御方式を提供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の基本構成
図である。図において，１は各コールプロセッサを管理
するメインプロセッサ（ＭＰＲ），２はＭＰＲ１に備え
られた試験制御部，３はラインプロセッサと接続されネ
ットワーク（図示せず）の制御を行うと共に呼処理を行
うコールプロセッサ（ＣＰＲ），４はＣＰＲ３に備えら
れた試験実行制御部，５は複数の加入者が収容された集
線装置を制御し各加入者回路の監視・制御を行うライン
プロセッサ（ＬＰＲ），６はＬＰＲ５内に設けられた試
験実行部，７はライン試験装置（ＬＴＥ）である。
図である。図において，１は各コールプロセッサを管理
するメインプロセッサ（ＭＰＲ），２はＭＰＲ１に備え
られた試験制御部，３はラインプロセッサと接続されネ
ットワーク（図示せず）の制御を行うと共に呼処理を行
うコールプロセッサ（ＣＰＲ），４はＣＰＲ３に備えら
れた試験実行制御部，５は複数の加入者が収容された集
線装置を制御し各加入者回路の監視・制御を行うライン
プロセッサ（ＬＰＲ），６はＬＰＲ５内に設けられた試
験実行部，７はライン試験装置（ＬＴＥ）である。
【００１０】本発明は多数の加入者が収容された集線装
置対応にライン試験装置を設け，コールプロセッサが制
御下の複数のラインプロセッサに対してほぼ同時に試験
実行を指示すると各ラインプロセッサは並行してそれぞ
れの集線装置内の加入者回路の試験をラインプロセッサ
対応に設けられたライン試験装置により試験を実行する
ものである。
置対応にライン試験装置を設け，コールプロセッサが制
御下の複数のラインプロセッサに対してほぼ同時に試験
実行を指示すると各ラインプロセッサは並行してそれぞ
れの集線装置内の加入者回路の試験をラインプロセッサ
対応に設けられたライン試験装置により試験を実行する
ものである。
【００１１】
【作用】ＭＰＲ１の試験制御部２から試験開始の指示が
各ＣＰＲ３に送出されると，各ＣＰＲ３の試験実行制御
部４が起動する。これにより試験実行制御部４はそれぞ
れの制御下にある複数のＬＰＲ５に対し，順次ライン試
験を実行開始する指令が送出される。各ＬＰＲ５の試験
実行部６はこの指令を受けると，それぞれの集線装置に
設けられたライン試験装置７を同じ集線装置に収容され
た各加入者回路に接続して，順次決められた試験を実行
する。各ＬＰＲ５において，それぞれ収容された全ての
加入者回路についてのライン試験を終了すると，ライン
試験装置７を解放する。このように，複数のＬＰＲ５に
おいてほぼ一斉にライン試験が実行されるので試験時間
を短縮することができる。
各ＣＰＲ３に送出されると，各ＣＰＲ３の試験実行制御
部４が起動する。これにより試験実行制御部４はそれぞ
れの制御下にある複数のＬＰＲ５に対し，順次ライン試
験を実行開始する指令が送出される。各ＬＰＲ５の試験
実行部６はこの指令を受けると，それぞれの集線装置に
設けられたライン試験装置７を同じ集線装置に収容され
た各加入者回路に接続して，順次決められた試験を実行
する。各ＬＰＲ５において，それぞれ収容された全ての
加入者回路についてのライン試験を終了すると，ライン
試験装置７を解放する。このように，複数のＬＰＲ５に
おいてほぼ一斉にライン試験が実行されるので試験時間
を短縮することができる。
【００１２】
【実施例】図２は実施例のマルチプロセッサ式電子交換
機のハードウェア構成図，図３は実施例の処理フローと
タイミングチャートである。図２において，１はメイン
プロセッサＭＰＲ，３はコールプロセッサＣＰＲ，５は
ラインプロセッサＬＰＲ，７は各集線装置に対応して設
けられたライン試験装置ＬＴＥを表すことは上記図１と
同様であり，８は集線装置ＬＣ，９は加入者回路，１０
はネットワークＮＷを表す。
機のハードウェア構成図，図３は実施例の処理フローと
タイミングチャートである。図２において，１はメイン
プロセッサＭＰＲ，３はコールプロセッサＣＰＲ，５は
ラインプロセッサＬＰＲ，７は各集線装置に対応して設
けられたライン試験装置ＬＴＥを表すことは上記図１と
同様であり，８は集線装置ＬＣ，９は加入者回路，１０
はネットワークＮＷを表す。
【００１３】図２に示すハードウェア構成を用いて，本
発明による試験制御方式を図３に示す処理フローを用い
て説明する。最初に保守コンソールからの指示またはプ
ログラムによりＭＰＲ１から各ＣＰＲ３に対してライン
試験開始を指示する指令が送出される。これを受け取っ
た各ＣＰＲ３は，それぞれに備えたプログラムで構成す
る試験実行制御部が起動される。その試験実行制御部の
処理フローは図３のＡ．に示され，起動すると，このＣ
ＰＲ３に制御されるＮＷ１０に収容された複数の集線装
置８のＬＰＲ５内の試験実行部の１つをコールする指令
を発生する。この試験実行部をコールする動作は，順次
各ＬＰＲ５に対して実行され，このＣＰＲの制御下にあ
る全てのＬＰＲ５に対して実行されると，このＣＰＲ３
の処理は終了する。
発明による試験制御方式を図３に示す処理フローを用い
て説明する。最初に保守コンソールからの指示またはプ
ログラムによりＭＰＲ１から各ＣＰＲ３に対してライン
試験開始を指示する指令が送出される。これを受け取っ
た各ＣＰＲ３は，それぞれに備えたプログラムで構成す
る試験実行制御部が起動される。その試験実行制御部の
処理フローは図３のＡ．に示され，起動すると，このＣ
ＰＲ３に制御されるＮＷ１０に収容された複数の集線装
置８のＬＰＲ５内の試験実行部の１つをコールする指令
を発生する。この試験実行部をコールする動作は，順次
各ＬＰＲ５に対して実行され，このＣＰＲの制御下にあ
る全てのＬＰＲ５に対して実行されると，このＣＰＲ３
の処理は終了する。
【００１４】一方，各ＬＰＲ５にはプログラムで構成す
る試験実行部が備えられ，ＣＰＲ３からコールされると
起動し，図３のＡ．に示すようにＬＣ８内の空きＬＴＥ
を捕捉し，ライン試験を実行する。このライン試験は，
図２に示す構成において，ＬＴＥ７と試験の対象となる
１つの加入者回路９とを接続するスイッチをオンにした
上で実行され，１つの加入者回路９について試験が終了
すると，次の加入者回路９が選択されて同様にＬＴＥ７
と接続されて試験が行われ，同じＬＣ８に収容された全
ての加入者回路９の試験が終了することにより，このＬ
ＰＲ５における試験実行部の処理が終了する。
る試験実行部が備えられ，ＣＰＲ３からコールされると
起動し，図３のＡ．に示すようにＬＣ８内の空きＬＴＥ
を捕捉し，ライン試験を実行する。このライン試験は，
図２に示す構成において，ＬＴＥ７と試験の対象となる
１つの加入者回路９とを接続するスイッチをオンにした
上で実行され，１つの加入者回路９について試験が終了
すると，次の加入者回路９が選択されて同様にＬＴＥ７
と接続されて試験が行われ，同じＬＣ８に収容された全
ての加入者回路９の試験が終了することにより，このＬ
ＰＲ５における試験実行部の処理が終了する。
【００１５】図３のＢ．には，上記の実施例の試験にお
けるタイミングチャートが示され，図に示すにように，
各ＣＰＲ１〜ＣＰＲｉにおける試験動作は，各ＣＰＲ内
のＬＰＲによる試験時間により決まり，従来例の図５の
Ｂ．と比べて試験時間が大幅に短縮されることが明らか
である。
けるタイミングチャートが示され，図に示すにように，
各ＣＰＲ１〜ＣＰＲｉにおける試験動作は，各ＣＰＲ内
のＬＰＲによる試験時間により決まり，従来例の図５の
Ｂ．と比べて試験時間が大幅に短縮されることが明らか
である。
【００１６】
【発明の効果】本発明によれば一回の試験時間が１つの
ラインプロセッサに収容される試験対象装置の数で決ま
り，何千という装置の試験も短時間で実行でき，電子交
換機のサービス性および信頼性の向上を達成することが
できる。
ラインプロセッサに収容される試験対象装置の数で決ま
り，何千という装置の試験も短時間で実行でき，電子交
換機のサービス性および信頼性の向上を達成することが
できる。
【図１】本発明の基本構成図である。
【図２】本発明の実施例のハードウェア構成図である。
【図３】実施例の処理フロー図である。
【図４】従来例の構成と処理フローを示す図である。
【図５】図５は従来例の試験方式の説明図である。
１ メインプロセッサ（ＭＰＲ） ２ 試験制御部 ３ コールプロセッサ（ＣＰＲ） ４ 試験実行制御部 ５ ラインプロセッサ（ＬＰＲ） ６ 試験実行部 ７ ライン試験装置（ＬＴＥ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤川 洋延 神奈川県横浜市港北区新横浜三丁目９番 18号 富士通コミュニケーション・シス テムズ株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H04M 3/26 H04Q 3/545
Claims (2)
- 【請求項１】 複数のコールプロセッサが対応するネッ
トワークを制御し，各コールプロセッサにより制御され
る複数のラインプロセッサがそれぞれ多数の加入者回路
を収容する集線装置を制御するマルチプロセッサ式電子
交換機において，各集線装置に対応してライン試験装置
を設け，各コールプロセッサは，それぞれ試験開始の指
示により制御下にある複数のラインプロセッサに対して
一斉にライン試験の起動を指示し，各ラインプロセッサ
はこれに応じ，前記ライン試験装置を集線装置に収容さ
れた各加入者回路に接続して試験することを特徴とする
マルチプロセッサ式電子交換機の並列試験制御方式。 - 【請求項２】 請求項１において，複数のコールプロセ
ッサを制御するメインプロセッサを備え，該メインプロ
セッサからの指示により各プロセッサはライン試験の起
動を指示することを特徴とするマルチプロセッサ式電子
交換機の並列試験制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41235990A JP2922314B2 (ja) | 1990-12-20 | 1990-12-20 | マルチプロセッサ式電子交換機の並列試験制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41235990A JP2922314B2 (ja) | 1990-12-20 | 1990-12-20 | マルチプロセッサ式電子交換機の並列試験制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04220855A JPH04220855A (ja) | 1992-08-11 |
| JP2922314B2 true JP2922314B2 (ja) | 1999-07-19 |
Family
ID=18521208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41235990A Expired - Fee Related JP2922314B2 (ja) | 1990-12-20 | 1990-12-20 | マルチプロセッサ式電子交換機の並列試験制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2922314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4737980B2 (ja) * | 2004-12-07 | 2011-08-03 | 株式会社東芝 | 電話システム及びこの電話システムの主装置 |
-
1990
- 1990-12-20 JP JP41235990A patent/JP2922314B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04220855A (ja) | 1992-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4525830A (en) | Advanced network processor | |
| US5504753A (en) | Control method for a testing system | |
| WO1998013998A1 (en) | A system and method for providing shared resources to test platforms | |
| US5854823A (en) | System and method for providing resources to test platforms | |
| US3784801A (en) | Data handling system error and fault detecting and discriminating maintenance arrangement | |
| JP2922314B2 (ja) | マルチプロセッサ式電子交換機の並列試験制御方式 | |
| US3767863A (en) | Communication switching system with modular organization and bus | |
| JPS60158759A (ja) | デイジタル交換システム用ループ分析試験装置 | |
| US3729715A (en) | Digital processing system | |
| JPS60158758A (ja) | デイジタル交換システムに対する外部ループ分析試験を容易化するための装置 | |
| KR0168883B1 (ko) | 종합정보통신망의 디지탈 가입자에 대한 회선 경로 시험방법 | |
| KR960010869B1 (ko) | 분산시스팀에서의 프로세서 상태관리 및 감사 방법 | |
| KR100236938B1 (ko) | 비동기전달모드 교환시스템에서의 서로 다른 가입자 교환 서브시스템내 정합모듈간 경로 시험방법 | |
| KR100213894B1 (ko) | 전전자 교환기에서의 넘버 7(no.7) 신호 링크의 고정 경로 연결 방법 | |
| JP3084873B2 (ja) | 空加入者の加入者回路自動試験方法 | |
| KR100222414B1 (ko) | 가입자 감시/감청 동시 수행방법 | |
| KR950012584B1 (ko) | 전전자 교환시스템의 호 종류 및 기능별 처리 능력을 측정하기 위한 트래픽 발생방법 | |
| JPH05276247A (ja) | プライマリアクセス回線試験方式 | |
| JPH09116937A (ja) | 構内交換機の回線系インタフェース | |
| JP2846972B2 (ja) | データ処理機械 | |
| KR19980016046A (ko) | Tdx-10계열 교환기의 호처리장애시 원격교환모듈의 단독기능수행방법 | |
| JPS58182983A (ja) | マルチプロセサ交換機 | |
| JP3026532B2 (ja) | パケット交換システム | |
| KR930009853B1 (ko) | 부하분산 구조인 lsp의 이중화 방법 | |
| Van't Slot et al. | A General Description of the PRX-System |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990413 |
|
| LAPS | Cancellation because of no payment of annual fees |