JP2919627B2 - 混成集積回路の製造方法 - Google Patents

混成集積回路の製造方法

Info

Publication number
JP2919627B2
JP2919627B2 JP3053671A JP5367191A JP2919627B2 JP 2919627 B2 JP2919627 B2 JP 2919627B2 JP 3053671 A JP3053671 A JP 3053671A JP 5367191 A JP5367191 A JP 5367191A JP 2919627 B2 JP2919627 B2 JP 2919627B2
Authority
JP
Japan
Prior art keywords
copper foil
integrated circuit
via hole
hybrid integrated
insulating resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3053671A
Other languages
English (en)
Other versions
JPH04273195A (ja
Inventor
晴彦 森
明 風見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Denki Co Ltd
Original Assignee
Sanyo Denki Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Denki Co Ltd filed Critical Sanyo Denki Co Ltd
Priority to JP3053671A priority Critical patent/JP2919627B2/ja
Publication of JPH04273195A publication Critical patent/JPH04273195A/ja
Application granted granted Critical
Publication of JP2919627B2 publication Critical patent/JP2919627B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は混成集積回路の製造方法
に関し、詳細には、多層の導電層を相互に接続するバイ
アホールの形成法を特徴とする混成集積回路の製造方法
に関する。
【０００２】
【従来の技術】単一の導電層を備える従来の混成集積回
路および多層の導電層を備える従来の混成集積回路をそ
れぞれ図１０および図１１を参照して説明する。図１０
は単一の導電層を備える従来の典型的な混成集積回路の
要部平面図である。この種の混成集積回路は０．５ｍｍ
〜２ｍｍ厚の絶縁金属基板、２０μｍ〜７０μｍ厚の絶
縁樹脂層、３５μｍ〜７０μｍ厚の導電層からなる三層
構造を備える。
【０００３】絶縁金属基板には放熱特性および加工性を
考慮して、表面を陽極酸化したアルミニウムが使用さ
れ、この絶縁金属基板に、エポキシ樹脂等の接着性を有
する熱硬化性樹脂を塗布した銅箔がホットプレスを使用
して貼着される。この熱硬化性樹脂は熱硬化後に前述の
絶縁樹脂層となる。
【０００４】前記銅箔はホトエッチングプロセスによっ
て３５μｍ〜１００μｍのオーダでパターン化され、図
１１に示すように、外部リード用パッド(80)(82)、バス
(84)、ボンディングパッド(86)、ジャンプパッド(88)(9
2)、ダイボンドパッド(94)(96)等を備える導電層が形成
される。
【０００５】この導電層のダイボンドパッド(94)(96)に
はチップ形状のマイクロコンピュータ、プログラマブル
ゲートアレイ、その他の集積回路素子(100)(102)(104)
が銀ペースト等のロウ材を使用して固着され、集積回路
素子(100)(102)(104)の電極と所定のボンディングパッ
ド(86)はボンディングワイア(110)で接続される。ま
た、チップ抵抗、チップコンデンサ等の異型部品(106)
(108)は所定のパッドに半田固着される。
【０００６】回路を接地するための導電路は接地のため
の外部リード用パッド(80)から混成集積回路の全域に、
電流容量およびインダクタンスを考慮して、外部リード
用パッド(80)の近傍で大線幅に、その終端部で小線幅に
形成される。この接地導電路はバス(84)と交差すること
が避けられず、その個所は電流容量に応じて１乃至数本
のボンディングワイア(110)で互いにジャンプ接続され
る。また、大容量のバス(84)と交差し、単一のボンディ
ングワイア接続が不可能な個所ではジャンプパッド(88)
(92)を経由して連続ジャンプ接続される。図１１には、
この連続ジャンプ接続が接地のための外部リード用パッ
ド(80)、ボンディングワイア(110)、ジャンプパッド(8
8)、ボンディングワイア(110)、接地導電路(90)および
接地導電路(90)、ボンディングワイア(110)、ジャンプ
パッド(92)、ボンディングワイア(110)、接地導電路(9
1)で説明されている。また、バス(84)が相互に交差する
個所では不連続形成したバス(84)は多数のボンディング
ワイア(110)で接続、連絡される。
【０００７】この種の混成集積回路は放熱特性、機械強
度に優れる反面、比較的大線幅の接地導電路(90)(91)の
占有面積により混成集積回路の集積度が低下する問題を
有する。また、接地導電路(90)(91)は必ずアドレスバ
ス、データバス、さらには制御信号バスと交差するため
連続形成することが不可能であり、不連続個所において
ワイアボンディングが必要となる問題を有している。ま
た、バス(84)が相互に交差する個所では不連続形成した
バス(84)の接続のために多量のワイアボンディングが必
要となる問題を有している。
【０００８】そこで、この問題を解決するために、図１
１に要部断面図で示す、多層の導電層を備える混成集積
回路が提案されている。同図を参照すると、絶縁樹脂層
(120)は数十μｍ〜数百μｍ厚であり、後続のエッチン
グプロセスにより導電路、パッド等が所定形状に形成さ
れて第１及び第２の導電層(122)となる３５μｍ〜１０
０μｍ厚の銅箔がホットプレスで熱圧着される。従っ
て、絶縁樹脂層(120)には銅箔との接着性を考慮して熱
硬化性のエポキシ樹脂、あるいはガラス布にエポキシ樹
脂を含浸させたプリプレグが使用される。
【０００９】この混成集積回路は、第１及び第２の銅箔
(122)に回路パターンを形成する前に、これらを相互に
接続するためのバイアホール(124)をパンチング、ドリ
ル等の機械的方法によって形成し、第１および第２の銅
箔(122)の全面に無電解メッキして第１および第２の銅
箔(122)を接続する略１０μｍ厚のメッキ銅層(128)を形
成し、しかる後に、第１、第２の銅箔(122)およびメッ
キ銅層(128)を所定形状にエッチングして得られる。こ
れらの混成集積回路は何れも昭和６３年５月１５日に株
式会社工業調査会より発行された「最新ハイブリッド実
装技術」に詳細に開示されている。
【００１０】
【発明が解決しようとする課題】上記した多層の導電層
を備える混成集積回路のバイアホール(124)は、絶縁樹
脂層(120)の化学エッチングが困難である理由により専
らパンチング、ドリル等の機械的方法によって形成され
る。この結果、バイアホール(124)の孔径は最も小孔径
のものでも２００μｍ〜数百μｍであり、パターンずれ
を考慮したランド(128)の口径が３００μｍに達する問
題がある。従って、バイアホール(124)を多数必要とす
る混成集積回路では基板の多層化によっても期待する程
には集積度を向上できない問題を有する。
【００１１】また、バイアホール(124)形成がパンチン
グ等の機械的手段に限定される結果、バイアホール(12
4)を形成する装置と導電層のパターンを形成する装置が
異種装置となり、それらの加工精度を個々に向上させて
もバイアホール(124)と導電層のパターンのずれが解消
できない製造上の問題を有している。なお、絶縁樹脂層
にポリイミド樹脂のみが使用される場合には、導電層に
形成したバイアホールパターンをマスクとする化学エッ
チングが可能であるものの、ポリイミド樹脂の接着性が
良好でないため導電層(122)が剥離する問題を有する。
【００１２】従って、本発明が解決しようとする課題
は、接着性が良好なエポキシ樹脂を絶縁樹脂層として使
用する場合、あるいはエポキシ樹脂を接着剤として使用
する場合にはバイアホールル形成手段が限定される結
果、バイアホールの位置精度の向上が困難であり、マー
ジン付与のため混成集積回路の集積度の向上が困難であ
る点にある。
【００１３】
【課題を解決するための手段】本発明は２層銅箔基板の
上層の銅箔にバイアホールを形成し、このバイアホール
をマスクとして、両銅箔を接着し絶縁する絶縁樹脂層の
エキシマレーザ加工を行って絶縁樹脂層にバイアホール
を形成することを主要な特徴とする。
【００１４】
【作用】両銅箔を接着し絶縁する絶縁樹脂層のバイアホ
ール形成に、銅箔に形成したバイアホールをマスクとす
るエキシマレーザ加工を使用するため、エッチング限界
までの微小なバイアホールを高精度に形成することがで
きる。また、バイアホールとそのランドを同一種の工程
により形成するため形成位置に対してマージンが不要と
なる。
【００１５】
【実施例】以下、図１乃至図８を参照して本発明の一実
施例を説明する。なお、図８は本発明を適用した混成集
積回路の要部平面図であり、図７は図８のＡ−Ａ線断面
図である。図１を参照すると、第１および第２の銅箔(1
0)(14)はそれぞれ３５μｍ厚であり、その一主面に接着
剤層(12)(16)が形成されている。接着剤層(12)(16)は流
動性に富むＡステージのエポキシ樹脂をローラコータを
使用して塗布し、さらにこのエポキシ樹脂を半硬化して
Ｂステージの接着剤層(12)(16)としたものであって、硬
化時の膜厚は２０μｍである。また、絶縁樹脂層(18)に
は２５μｍ厚のポリイミド樹脂が使用される。
【００１６】これら第１、第２の銅箔(10)(14)および絶
縁樹脂層(18)をドラム(70)(72)からホットプレス(74)に
供給し、このホットプレス(74)で温度１３０℃〜１５０
℃、単位平方ｃｍ当り５Ｋｇ〜２０Ｋｇの圧力で連続熱
圧着して、両面銅箔基板が形成される。この後、両面銅
箔基板(10)(14)(12)(16)(18)を温度１３０℃〜１５０℃
で５時間〜１０時間キュアして接着剤層(12)(16)のガス
抜きを行い、十数単位の混成集積回路に相当するサイズ
に切断して次の工程に送られる。
【００１７】図２を参照すると、先ず、前記両面銅箔基
板(10)(14)(12)(16)(18)の第１および第２の銅箔(10)(1
4)面にローラコータを使用してホトレジスト(22)を塗布
し、第１の銅箔(10)面に形成するバイアホール(24)上の
ホトレジスト(22)を選択露光し、この選択露光した部分
を溶剤で除去して、ホトレジスト(22)にバイアホール(2
4)のための孔が形成される。３５μｍ厚の銅箔を使用す
る実施例では後続のエッチング工程でのパターン限界が
３５μｍであるため、ホトレジスト(22)に形成される前
記バイアホール(24)のための孔の最小径は３５μｍであ
る。
【００１８】続いて、このホトレジスト(22)をマスクと
して、両面銅箔基板(10)(14)(12)(16)(18)を塩化第２鉄
溶液で選択エッチングして第１の銅箔(10)にバイアホー
ル(24)が形成される。なお、この工程では第１の銅箔(1
0)に以後の工程でのマスク合わせのためのパターンも形
成される。バイアホール(24)は図８に複数の黒点で示さ
れている。
【００１９】図３を参照すると、先の工程で形成された
マスク合わせのためのパターンを参照して第１の銅箔(1
0)のバイアホール(24)の凡その位置を決定し、バイアホ
ール(24)パターン上方からＫｒＦ、ＸｅＣｌあるいはＡ
ｒＦをレーザガスとするエキシマレーザ（矢印で示され
ている）を全面に照射して、第１の銅箔(10)のバイアホ
ール(24)により露出される接着剤層(12)、そして絶縁樹
脂層(18)、さらには接着剤層(16)が順次除去される。
【００２０】ここで図９を参照してエキシマレーザ加工
を説明する。この図９はログスケールの横軸をエキシマ
レーザのエネルギ密度（Ｆｌｕｅｎｃｅ ｍＪ）とし
て、縦軸にポリマと金属それぞれのレーザ１ショット当
りの加工量（Ｅｔｃｈ Ｄｅｐｔｈ μｍ）をプロット
したものである。
【００２１】従来から産業界で使用されているＹＡＧ、
ＣＯ2等の赤外レーザ加工においてはレーザビームをレ
ンズで集光し、その焦点近傍の高エネルギ密度領域にあ
る加工対象を溶融、蒸発する熱的なメカニズムが利用さ
れている。従って、赤外レーザ加工は加工対象の材質を
選択しない特性を有すると共に加工部周辺への連続的な
熱影響が避けられない性質を有している。
【００２２】これに対して、エキシマレーザ加工ではエ
キシマレーザは加工対象にデホーカス状態で照射され、
エキシマレーザの光子が分子化学的に加工対象表面の分
子結合を切断するアブレーションプロセスにより加工が
行われる。従って、エキシマレーザ加工は非熱的加工で
あり、加工対象が分子結合であるか金属結合であるかに
よって加工が開始されるエネルギ密度（スレショール
ド）が大きく異なる。このスレショールドは全てのポリ
マにおいて１平方ｃｍ当り約１００ｍＪ、金属では約１
Ｊである。また、エキシマレーザ加工は分子化学的に加
工が行われるため除去物質による加工部周辺の熱影響、
汚染がない特質を有している。
【００２３】再び図３を参照すると、第１の銅箔(10)の
バイアホール(24)の周辺にポリマのスレショールド以上
であり、金属のスレショールド以下である単位面積当り
１００ｍＪ〜１Ｊのエネルギ密度のエキシマレーザを照
射すると、第１の銅箔(10)のバイアホール(24)パターン
がマスクとなって、接着剤層(12)(16)および絶縁樹脂層
(18)に第１の銅箔(10)のバイアホール(24)に位置並びに
大きさが正確に一致するバイアホール(24)が形成され、
これにより第２の銅箔(14)が露出される。本発明に特徴
的なこの工程により、バイアホール(24)の孔径を第１の
銅箔(10)のパターン限界まで縮小することができる。な
お、実施例の合計６５μｍ厚の接着剤層(12)(16)および
絶縁樹脂層(18)は１平方ｃｍ当り５００ｍＪのエキシマ
レーザの３００ショットによって完全に除去される。こ
のエキシマレーザ加工によっても、第１の銅箔(10)のバ
イアホール(24)の周辺は幾らか熱的影響を受けるものの
先のホトレジスト(22)が第１の銅箔(10)を保護する。こ
のホトレジスト(22)はこの工程の後除去される。
【００２４】図４を参照すると、第２の銅箔(14)の全体
を負極として電解半田メッキを行い、バイアホール(24)
により露出された第２の銅箔(14)上に、第１の銅箔(10)
に達する山形形状の半田が形成される。そして、この山
形形状の半田を溶融して、図５に示すような、第１およ
び第２の銅箔(10)(14)を確実に接続するバイアホール(2
4)が完成する。
【００２５】図６を参照すると、先ず、両面銅箔基板(1
0)(14)(12)(16)(18)の第１および第２の銅箔(10)(14)表
面にローラコータを使用して順次ホトレジスト(26)(28)
を塗布し、マスク合わせのためのパターンを参照して選
択露光して、第１の銅箔(10)表面に塗布したホトレジス
ト(26)に接地のための外部リード用パッド(30)、バイア
ホール(24)のためのランド(33)、ワイアボンディングパ
ッド(43)、アドレスバス、データバス等のバス(44)、ダ
イボンドパッド(45)等の回路パターンに対応するパター
ンが形成される。また、図８を参照すると、この工程で
はこの他、電源に接続される外部リード用パッド(31)、
その他の外部リード用パッド(32)、バイアホール(24)の
ためのその他のランド(34)〜(42)、接地されるダイボン
ドパッド(46)等の全ての回路パターンに対応するパター
ンが形成される。さらに、第２の銅箔(14)表面に塗布し
たホトレジスト(28)には、同様に図８を参照すると、接
地導電路(48)、電源導電路(49)、バス接続導電路(50)に
対応するパターンが形成される。そして、このホトレジ
スト(26)(28)をマスクとして塩化第２鉄溶液で第１およ
び第２の銅箔(10)(14)を同時にエッチングして、図６お
よび図８に示す回路パターンが形成される。
【００２６】ここで、図８を参照すると、接地すべきダ
イボンドパッド(46)はそれに連続形成されるランド(3
6)、第２の導電層(14)の接地導電路(48)、ランド(33)を
介して接地のための外部リード用パッド(30)に接続され
る。同様に、ランド(34)(35)(37)も接地のための外部リ
ード用パッド(30)に接続される。また、電源電位とすべ
きダイボンドパッド(45)はそれに連続形成されるランド
(39)、第２の導電層(14)の電源導電路(49)、ランド(38)
を介して電源に接続される外部リード用パッド(31)に接
続される。さらに、アドレスバス等の他のバス(44)と交
差するバスはランド(41)、(42)、第２の導電層(14)のバ
ス接続導電路(50)を介して接続される。
【００２７】本実施例では、第１の銅箔(10)のバイアホ
ール(24)のパターンとそのランド(33)〜(42)のパターン
は２度のホトエッチングにより個別に形成されるが、そ
れらの位置および大きさはホトエッチング工程で使用さ
れる露光装置の精度のみにより一義的に定まるため、露
光装置の精度の範囲ではバイアホール(24)とランド(33)
〜(42)のパターンのずれを無視することができる。従っ
て、バイアホール(24)の口径を３５μｍに設計したとき
のランド(33)〜(42)の短辺の最小サイズは従来のランド
の１／３の１０５μｍとなる。
【００２８】図７および図８を参照すると、ダイボンド
パッド(45)にマイクロコンピュータ、プログラマブルゲ
ートアレイ等、素子基板電位を電源電位とするべき集積
回路素子(52)(53)を銀ペースト等のロウ材を使用して固
着し、ダイボンドパッド(46)にＴＴＬ等、素子基板電位
を接地電位とするべき集積回路素子(54)を同様に固着
し、さらにチップ抵抗、チップコンデンサ等の異型部品
(56)(57)を所定のパッドに半田固着した後、前記集積回
路素子(52)(53)(54)の電極とワイアボンディングパッド
(43)をボンディングワイア(55)で接続して図示の混成集
積回路が完成する。
【００２９】以上本発明の一実施例を説明したが、本発
明はこの実施例に限定されるものではなく、例えば接着
剤層(12)(16)および絶縁樹脂層(18)を選択除去するエキ
シマレーザ光のビーム径の調整により、第１および第２
の銅箔(10)(14)の回路パターンをバイアホール(24)のパ
ターン形成と同時に行うような変更が可能である。ま
た、絶縁樹脂層(18)としてガラス布に接着剤を塗布し、
半硬化したプリプレグを使用することも可能である。さ
らにまた、第１の銅箔(10)の全面に無電解銅メッキを行
って、必要があればさらにこの無電解銅メッキ層を下地
メッキとして電解銅メッキキを行ってバイアホール(24)
を形成することができる。
【００３０】
【発明の効果】以上述べたように本発明によれば、ホト
エッチングにより銅箔に形成したバイアホールパターン
をマスクとしてエキシマレーザ加工を行うためホトエッ
チングのパターン限界までの孔径のバイアホールを形成
することができ、高集積化が容易に達成される。また、
エキシマレーザ光を使用するセルフアライン法により両
導電層を接続するバイアホールを形成するため、バイア
ホールとそれに接続される導電路の位置が一義的に決定
され、それらのマージンが不要となるため高集積化が達
成される。さらに、絶縁金属基板上に形成されるため放
熱特性、耐ノイズ性等の電気特性および機械強度に優れ
る混成集積回路を提供することができる。
【００３１】
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図２】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図３】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図４】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図５】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図６】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図７】本発明の一実施例を説明するための製造プロセ
スの断面図。
【図８】本発明を適用した混成集積回路の要部平面図。
【図９】エキシマレーザの加工特性を説明する特性図。
【図１０】従来の単一導電層混成集積回路の要部平面
図。
【図１１】従来の多層導電層混成集積回路の要部断面
図。
【符号の説明】
１０ 第１の導電層 １２ 接着剤層 １４ 第２の導電層 １６ 接着剤層 １８ 絶縁樹脂層 ２４ バイアホール ３０ 外部リード用パッド ３３ ランド ４３ ワイアボンディングパッド ４４ バス ４５ ダイボンドパッド ５２ 集積回路素子
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−273151（ＪＰ，Ａ) 特開 平４−273194（ＪＰ，Ａ) 特開 平４−273196（ＪＰ，Ａ) 特許2539287（ＪＰ，Ｂ２) 特許2869202（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/40 H05K 3/00

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１および第２の銅箔、前記第１および
    第２の銅箔を相互に接着し、絶縁する第１の絶縁樹脂層
    からなる両面銅箔基板を形成する工程と、前記 第１の銅箔を選択エッチングして、前記第１の銅箔
    にバイアホールを形成する工程と、前記 第１の銅箔をマスクとして前記第１の絶縁樹脂層に
    エキシマレーザ加工を行って、前記第１の絶縁樹脂層に
    バイアホールを形成する工程と、前記 第１の銅箔および前記第１の絶縁樹脂層に形成した
    バイアホールにおいて、前記第１および第２の銅箔を電
    気的に接続する工程からなる混成集積回路の製造方法。
  2. 【請求項２】 前記第２の銅箔全体を負極として電解半
    田メッキを行って、前記第１の銅箔および前記第１の絶
    縁樹脂層に形成した前記バイアホールにおいて、前記第
    １および第２の銅箔を電気的に接続することを特徴とす
    る請求項１の混成集積回路の製造方法。
  3. 【請求項３】 メッキ半田の溶融を行うことを特徴とす
    る請求項２の混成集積回路の製造方法。
  4. 【請求項４】 前記第１および第２の銅箔を所定形状に
    エッチングして形成した回路パターン上にチップ形状の
    回路素子を搭載することを特徴とする請求項１の混成集
    積回路の製造方法。
JP3053671A 1991-02-27 1991-02-27 混成集積回路の製造方法 Expired - Fee Related JP2919627B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3053671A JP2919627B2 (ja) 1991-02-27 1991-02-27 混成集積回路の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3053671A JP2919627B2 (ja) 1991-02-27 1991-02-27 混成集積回路の製造方法

Publications (2)

Publication Number Publication Date
JPH04273195A JPH04273195A (ja) 1992-09-29
JP2919627B2 true JP2919627B2 (ja) 1999-07-12

Family

ID=12949299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3053671A Expired - Fee Related JP2919627B2 (ja) 1991-02-27 1991-02-27 混成集積回路の製造方法

Country Status (1)

Country Link
JP (1) JP2919627B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008068292A (ja) * 2006-09-14 2008-03-27 Disco Abrasive Syst Ltd ビアホールの加工方法

Also Published As

Publication number Publication date
JPH04273195A (ja) 1992-09-29

Similar Documents

Publication Publication Date Title
JP3587884B2 (ja) 多層回路基板の製造方法
US8419884B2 (en) Method for manufacturing multilayer wiring substrate
JP4876272B2 (ja) 印刷回路基板及びその製造方法
JP4538486B2 (ja) 多層基板およびその製造方法
US20060157832A1 (en) Printed circuit board including embedded chips and method of fabricating the same
US7605075B2 (en) Multilayer circuit board and method of manufacturing the same
JP3953122B2 (ja) 回路カード及びその製造方法
JP2009111133A (ja) 膜状抵抗素子を内蔵した多層プリント配線板の製造方法
US6080668A (en) Sequential build-up organic chip carrier and method of manufacture
US6455783B1 (en) Multilayer printed wiring board and method for manufacturing the same
JP4863076B2 (ja) 配線基板及びその製造方法
JP2919627B2 (ja) 混成集積回路の製造方法
JP2001144212A (ja) 半導体チップ
JP2869202B2 (ja) 混成集積回路の製造方法
JP2919626B2 (ja) 混成集積回路の製造方法
KR101003640B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
JP2951021B2 (ja) 混成集積回路
JP2616572B2 (ja) 多層印刷配線板の製造方法
JPH04273151A (ja) 混成集積回路の製造方法
JP5299206B2 (ja) 回路基板の製造方法
JPH07326853A (ja) プリント配線板のボールバンプ形成方法
JP3829660B2 (ja) プリント基板の実装構造およびプリント基板実装構造の製造方法
JP2911241B2 (ja) 混成集積回路の製造方法
JP3203176B2 (ja) 混成集積回路装置およびその製造方法
JP2516142B2 (ja) 多層基板およびその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees