JP2914821B2 - Active matrix substrate and manufacturing method thereof - Google Patents
Active matrix substrate and manufacturing method thereofInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置などを構
成するアクティブマトリクス基板の構造及びその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of an active matrix substrate constituting a liquid crystal display and the like and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】アクティブマトリクス基板を用いた液晶
表示装置は、液晶表示装置の中でも液晶の応答速度が速
く、表示品位が高いなどの利点をもっている。この液晶
表示装置は、アクティブマトリクス基板に対向するよう
に対向基板を配設し、両基板の間に液晶層を形成する構
成になっている。2. Description of the Related Art A liquid crystal display device using an active matrix substrate has advantages such as high response speed of liquid crystal and high display quality among liquid crystal display devices. In this liquid crystal display device, a counter substrate is provided so as to face an active matrix substrate, and a liquid crystal layer is formed between the two substrates.
【０００３】図４に液晶表示装置に用いた従来のアクテ
ィブマトリクス基板の構成図の一例を示す。図示するア
クティブマトリクス基板は、基板上に信号線１０１と走
査線１０２とが格子状に配設され、隣合う信号線１０１
と隣合う走査線１０２とで囲まれる領域に絵素電極が形
成されている。前記信号線１０１と走査線１０２との交
点には、スイッチング素子としての薄膜トランジスタ
（以下ＴＦＴと略称する）１０３が形成されている。前
記ＴＦＴ１０３のソース電極は信号線１０１に、ゲート
電極は走査線１０２に、ドレイン電極は絵素電極にそれ
ぞれ接続されている。絵素電極は、液晶層を挟んで図示
しない対向基板上に形成された対向電極との間で容量と
して機能する絵素１０４を構成する。又、ＴＦＴ１０３
のドレイン電極と接地された付加容量共通配線１０５と
によって、付加容量１０６が絵素１０４と並列に構成さ
れている。この様にＴＦＴ１０３がマトリクス上に形成
されている部分をＴＦＴアレイ１０７と呼び、ＴＦＴア
レイ１０７の外側に信号線１０１の一端に接続された信
号線駆動回路１０８及び走査線１０２の一端に接続され
た走査線駆動回路１０９が設けられている。FIG. 4 shows an example of a configuration diagram of a conventional active matrix substrate used for a liquid crystal display device. In the illustrated active matrix substrate, signal lines 101 and scanning lines 102 are arranged in a grid on the substrate, and adjacent signal lines 101
A pixel electrode is formed in a region surrounded by the scanning line 102 and the adjacent scanning line 102. A thin film transistor (hereinafter abbreviated as TFT) 103 as a switching element is formed at the intersection of the signal line 101 and the scanning line 102. The source electrode of the TFT 103 is connected to the signal line 101, the gate electrode is connected to the scanning line 102, and the drain electrode is connected to the pixel electrode. The picture element electrode constitutes a picture element 104 that functions as a capacitor between the picture element electrode and a counter electrode formed on a counter substrate (not shown) with a liquid crystal layer interposed therebetween. Also, TFT103
The additional capacitance 106 is formed in parallel with the picture element 104 by the drain electrode of FIG. The portion where the TFT 103 is formed on the matrix in this manner is called a TFT array 107, and is connected to one end of the signal line driving circuit 108 connected to one end of the signal line 101 and one end of the scanning line 102 outside the TFT array 107. A scan line driver circuit 109 is provided.
【０００４】上述のような構造をもつ液晶表示装置にお
いて画像を表示する場合には、走査線駆動回路１０９よ
り走査線１０２にＴＦＴ１０３のオンオフの制御信号が
供給されると同時に、信号線駆動回路１０８が信号線１
０１に制御信号と同期させた映像信号を供給する。映像
信号は、走査線１０２の制御信号がＶdd（ハイ）となり
ＴＦＴ１０３がオン状態になると、絵素１０４及び付加
容量１０６に書き込まれる。書き込まれた映像信号は、
走査線１０２の制御信号がＧＮＤ（ロー）となりＴＦＴ
１０３がオフとなった状態で保持される。付加容量１０
６が絵素１０４と並列に接続されているので、映像信号
の保持特性を向上させることができ、表示特性が改善さ
れている。When an image is displayed on the liquid crystal display device having the above-described structure, a control signal for turning on and off the TFT 103 is supplied to the scanning line 102 from the scanning line driving circuit 109, and at the same time, the signal line driving circuit 108 Is signal line 1
01 is supplied with a video signal synchronized with the control signal. The video signal is written to the picture element 104 and the additional capacitor 106 when the control signal of the scanning line 102 becomes Vdd (high) and the TFT 103 is turned on. The written video signal is
The control signal of the scanning line 102 becomes GND (low) and the TFT
103 is kept off. Additional capacity 10
6 is connected in parallel with the picture element 104, the holding characteristics of the video signal can be improved, and the display characteristics are improved.
【０００５】この様なアクティブマトリクス基板の走査
線１０２の断線による不良を電気的に検査するために、
図４に示すように、走査線１０２の走査線駆動回路１０
９に接続されていないもう一端は、ＴＦＴアレイ１０７
の外側で交互に２本の検査用配線１１０、１１１に接続
されている。In order to electrically inspect such a defect due to the disconnection of the scanning line 102 of the active matrix substrate,
As shown in FIG. 4, the scanning line driving circuit 10 of the scanning line 102
9, the other end is not connected to the TFT array 107.
Outside, are alternately connected to two inspection wirings 110 and 111.
【０００６】上述のような構造に於て、走査線１０２の
不良検査における動作のタイミングチャートを図５に示
す。ここで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査
線１０２において走査線駆動回路１０９より得られる出
力である。この時、検査用配線１１０の端子１１０ａ及
び検査用配線１１１の端子１１１ａには、それぞれ図中
の検査信号Ｇ１’、Ｇ２’が生じる。FIG. 5 shows a timing chart of the operation in the defect inspection of the scanning line 102 in the above-described structure. Here, Yn (n = 1, 2, 3,...) Is an output obtained from the scanning line driving circuit 109 in the n-th scanning line 102. At this time, test signals G1 'and G2' in the drawing are generated at the terminal 110a of the test wiring 110 and the terminal 111a of the test wiring 111, respectively.
【０００７】仮に、何れかの走査線１０２が途中で断線
していれば、検査信号Ｇ１’又はＧ２’にはその走査線
１０２に対応するタイミングのパルスが生じないので、
その走査線１０２が断線していることがわかる。If any one of the scanning lines 102 is disconnected in the middle, the inspection signal G1 'or G2' does not have a pulse corresponding to the timing of the scanning line 102.
It can be seen that the scanning line 102 is disconnected.
【０００８】図６に示すように、走査線駆動回路１０９
は、各走査線１０２に対応して、走査線１０２を選択す
るためのパルスを順に発生するシフトレジスタ１０９ａ
と、そのシフトレジスタ１０９ａの出力側に接続されシ
フトレジスタ１０９ａからの出力信号を増幅するバッフ
ァ１０９ｂとから構成される。このバッファ１０９ｂの
出力側に走査線１０２の一端が接続され、バッファ１０
９ｂからの出力が走査線１０２に印加される。[0008] As shown in FIG.
Is a shift register 109a that sequentially generates pulses for selecting the scanning line 102 corresponding to each scanning line 102.
And a buffer 109b connected to the output side of the shift register 109a and amplifying the output signal from the shift register 109a. One end of the scanning line 102 is connected to the output side of the buffer 109b,
The output from 9b is applied to scan line 102.
【０００９】従って、シフトレジスタ１０９ａに異常が
ある場合にも、図５に示す検査信号Ｇ１’又はＧ２’に
おいて、その箇所に対応したパルスが異常になるので、
シフトレジスタ１０９ａの不良を検出することが出来
る。Therefore, even when there is an abnormality in the shift register 109a, the pulse corresponding to that position becomes abnormal in the inspection signal G1 'or G2' shown in FIG.
A defect of the shift register 109a can be detected.
【００１０】[0010]
【発明が解決しようとする課題】図３のような構造を用
いて走査線１０２の断線を検査した場合、図５からもわ
かるように検査信号Ｇ１’、Ｇ２’のパルスの高さが小
さくなってしまい、検査の精度が低下するという問題点
がある。この問題点を図を用いて説明する。When the disconnection of the scanning line 102 is inspected by using the structure as shown in FIG. 3, as can be seen from FIG. 5, the pulse height of the inspection signals G1 'and G2' becomes small. As a result, there is a problem that the accuracy of the inspection is reduced. This problem will be described with reference to the drawings.
【００１１】図７に走査線１０２及び走査線駆動回路１
０９を構成するバッファ１０９ｂのうち走査線１０２に
接続されているバッファ１０９ｂの回路構成を示す。図
示するようにバッファ１０９ｂは、ＣＭＯＳ（Compleme
ntary Metal Oxide Semiconductor）の構成とした場
合、一対のＰチャネルＭＯＳとＮチャネルＭＯＳから構
成される。上記構成に於て、走査線１０２にＶddを出力
する場合はＰチャネルＭＯＳがオンになり、ＧＮＤを出
力する場合はＮチャネルＭＯＳがオンになる。FIG. 7 shows a scanning line 102 and a scanning line driving circuit 1.
9 shows a circuit configuration of the buffer 109b connected to the scanning line 102 among the buffers 109b constituting the pixel circuit 09. As shown, the buffer 109b is a CMOS (Compleme
ntary Metal Oxide Semiconductor), it comprises a pair of P-channel MOS and N-channel MOS. In the above configuration, when outputting Vdd to the scanning line 102, the P-channel MOS is turned on, and when outputting GND, the N-channel MOS is turned on.
【００１２】図３において検査用配線１１０、１１１に
走査線１０２がそれぞれｘ本ずつ接続されているとする
と、検査の際には、ある走査線１０２が選択されると、
ＰチャネルＭＯＳがオン状態になりその走査線１０２に
Ｖddが出力され、残りの（ｘ−１）本の走査線１０２に
はＮチャネルＭＯＳがオン状態になりＧＮＤが出力され
る。ここで、ＰチャネルＭＯＳとＮチャネルＭＯＳとの
オン抵抗が同じであると仮定すると、端子１１０ａ、１
１１ａに出力される検査信号Ｇ１’、Ｇ２’は抵抗分割
されて、パルスの高さΔＶ’が小さくなる。パルスの高
さΔＶ’は次式で与えられる。In FIG. 3, suppose that x scanning lines 102 are connected to the inspection wirings 110 and 111, respectively. In the inspection, when a certain scanning line 102 is selected,
The P-channel MOS is turned on, Vdd is output to the scanning line 102, and the N-channel MOS is turned on to the remaining (x-1) scanning lines 102, and GND is output. Here, assuming that the ON resistances of the P-channel MOS and the N-channel MOS are the same, terminals 110a, 1
The test signals G1 ′ and G2 ′ output to 11a are divided by resistance, and the pulse height ΔV ′ decreases. The pulse height ΔV ′ is given by the following equation.
【００１３】[0013]
【数１】 (Equation 1)
【００１４】従って、走査線１０２が１０００本程度の
アクティブマトリクス基板おいて上記検査方法を適応し
た場合、２本の検査用配線１１０、１１１にはそれぞれ
５００本程度の走査線１０２が接続され、端子１１０
ａ、１１１ａに出力される検査信号Ｇ１’、Ｇ２’のパ
ルスの高さΔＶ’は、もとの高さであるＶddの１／５０
０程度になる。つまり、入力パルスの高さＶddを、例え
ば２０Ｖとした場合にはΔＶ’は４０ｍＶ程度に減少し
てしまう。その結果、検査時において、入力信号電圧と
雑音電圧の比であるＳＮ比が低下し、検査精度が低下し
てしまう。Therefore, when the above inspection method is applied to an active matrix substrate having about 1000 scanning lines 102, about 500 scanning lines 102 are connected to the two inspection wirings 110 and 111, respectively, and the terminal 110
a, the pulse height ΔV ′ of the test signals G1 ′, G2 ′ output to 111a is 1/50 of the original height Vdd.
It is about 0. That is, when the height Vdd of the input pulse is, for example, 20 V, ΔV ′ decreases to about 40 mV. As a result, at the time of inspection, the SN ratio, which is the ratio between the input signal voltage and the noise voltage, decreases, and the inspection accuracy decreases.
【００１５】上記問題の解決策の一つとして検査用配線
の数を増やし、１検査用配線に接続する走査線の数を少
なくするという方法が考えられる。しかし、この場合は
モニターする必要のある端子数が増加するので、検査の
スループットが損なわれるという問題がある。One of the solutions to the above problem is to increase the number of inspection lines and reduce the number of scanning lines connected to one inspection line. However, in this case, since the number of terminals that need to be monitored increases, there is a problem that inspection throughput is impaired.
【００１６】本発明は、上記従来技術の課題を解決する
ためになされたものであり、検査のスループットを損な
うことなく、ＳＮ比の向上を図ることができ、検査精度
を向上することの出来るアクティブマトリクス基板及び
その製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and it is possible to improve the S / N ratio without impairing the inspection throughput and to improve the inspection accuracy. An object is to provide a matrix substrate and a method for manufacturing the same.
【００１７】[0017]
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上に信号線及び走査線が縦横に配線
されたアクティブマトリクス基板に於て、該走査線の一
端に方向性を有する抵抗素子が形成され、ある走査線が
第１の抵抗素子を介して第１の検査用配線と接続され、
該ある走査線に隣接する走査線が第２の抵抗素子を介し
て第２の検査用配線と接続されており、そのことによっ
て上記目的が達成される。An active matrix substrate according to the present invention is a resistive element having a direction at one end of a scanning line in an active matrix substrate in which signal lines and scanning lines are vertically and horizontally arranged on the substrate. Is formed, and a certain scanning line is
Connected to a first inspection wiring via a first resistance element,
A scanning line adjacent to the certain scanning line is connected via a second resistance element.
Thus, it is connected to the second inspection wiring, whereby the above object is achieved.
【００１８】前記走査線と同一基板上に、該走査線の他
端に接続して走査線駆動回路が形成されていてもよい。A scanning line driving circuit may be formed on the same substrate as the scanning lines and connected to the other end of the scanning lines.
【００１９】前記抵抗素子がダイオードからなっていて
もよい。[0019] The resistance element may comprise a diode.
【００２０】前記抵抗素子が薄膜トランジスタからな
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡されていてももよ
い。The resistive element may comprise a thin film transistor, and the gate electrode and the source electrode or the gate electrode and the drain electrode of the thin film transistor may be short-circuited.
【００２１】又、本発明のアクティブマトリクス基板の
製造方法は、基板上に信号線及び走査線が縦横に配線さ
れたアクティブマトリクス基板に於て、該走査線の一端
に方向性を有する抵抗素子を形成する工程と、該走査線
の他端に走査線駆動回路を接続する工程と、ある走査線
を第１の抵抗素子を介して第１の検査用配線と接続し、
該ある走査線に隣接する走査線を第２の抵抗素子を介し
て第２の検査用配線と接続する工程と、該走査線駆動回
路を動作させて、該抵抗素子の該走査線を接続している
側とは反対側の端部からの出力信号に基づいて該走査線
駆動回路及び該走査線を検査する工程とを行うことによ
り上記目的が達成される。Further, according to the method of manufacturing an active matrix substrate of the present invention, in an active matrix substrate in which signal lines and scanning lines are arranged vertically and horizontally on a substrate, a resistive element having directivity is provided at one end of the scanning lines. Forming, connecting a scanning line driving circuit to the other end of the scanning line,
Is connected to a first inspection wiring via a first resistance element,
A scanning line adjacent to the certain scanning line is connected via a second resistance element.
Connecting to the second inspection wiring by operating the scanning line driving circuit, based on an output signal from an end of the resistance element opposite to the side to which the scanning line is connected. The above object is achieved by performing the scanning line driving circuit and the step of inspecting the scanning lines.
【００２２】[0022]
【作用】本発明のアクティブマトリクス基板に設けた抵
抗素子は、順方向に電圧が印加されるときの方が、逆方
向に電圧が印加されるときよりも極めて大きな電流が流
れる。従って、Ｖddが出力される１本の走査線では抵抗
素子の抵抗が小さく、ＧＮＤが出力されるその他の走査
線では抵抗素子の抵抗が大きくなり、その結果、検査信
号における抵抗分割の影響が小さくなる。In the resistive element provided on the active matrix substrate of the present invention, a much larger current flows when a voltage is applied in the forward direction than when a voltage is applied in the reverse direction. Therefore, the resistance of the resistance element is small in one scanning line where Vdd is output, and the resistance of the resistance element is large in other scanning lines where GND is output. As a result, the influence of resistance division on the inspection signal is small. Become.
【００２３】[0023]
【実施例】本発明の実施例について以下に説明する。Embodiments of the present invention will be described below.
【００２４】図１に液晶表示装置に用いた本発明のアク
ティブマトリクス基板の構成図の一例を示す。図示する
アクティブマトリクス基板は、ＴＦＴアレイ７部分は従
来のＴＦＴアレイと同様の構成をしており、信号線に
１、走査線に２、ＴＦＴに３、絵素に４、付加容量共通
配線に５、付加容量に６の符号を附してある。ＴＦＴア
レイ７の外側で信号線１の一端には信号線駆動回路８が
接続されて設けられ、走査線２の一端には走査線駆動回
路９が設けられている。FIG. 1 shows an example of a configuration diagram of an active matrix substrate of the present invention used for a liquid crystal display device. In the illustrated active matrix substrate, the TFT array 7 has the same configuration as that of the conventional TFT array, and includes 1 for signal lines, 2 for scanning lines, 3 for TFTs, 4 for picture elements, and 5 for additional capacitance common wiring. , The additional capacity is denoted by reference numeral 6. A signal line driving circuit 8 is connected to one end of the signal line 1 outside the TFT array 7, and a scanning line driving circuit 9 is provided at one end of the scanning line 2.
【００２５】更に、走査線２の走査線駆動回路９が接続
されている方と反対側の端部には、それぞれ抵抗素子１
２が設けられている。この抵抗素子１２は走査線２にＶ
ddが出力される場合を順方向、ＧＮＤが出力される場合
を逆方向となるように構成されている。走査線２はＴＦ
Ｔアレイ７の外側で抵抗素子１２を介して１本おきに検
査用配線１０、１１に接続されおり、この検査用配線１
０、１１はそれぞれ端子１０ａ、１１ａを有する。Further, the resistance element 1 is connected to the end of the scanning line 2 on the side opposite to the side to which the scanning line driving circuit 9 is connected.
2 are provided. The resistance element 12 is connected to the scanning line 2 with V
The case where dd is output is the forward direction, and the case where GND is output is the reverse direction. Scan line 2 is TF
Outside the T-array 7, every other wiring is connected to the inspection wirings 10 and 11 via the resistance element 12.
0 and 11 have terminals 10a and 11a, respectively.
【００２６】本実施例の抵抗素子１２は図１に示すよう
に、ＮチャネルＭＯＳのＴＦＴのゲート電極とソース電
極とを短絡させた形で設けている。このＴＦＴはデュア
ルゲート構造で、チャネル長はそれぞれ４μｍ、チャネ
ル幅は２０μｍのものを用いる。As shown in FIG. 1, the resistance element 12 of this embodiment is provided in such a manner that the gate electrode and the source electrode of an N-channel MOS TFT are short-circuited. This TFT has a dual gate structure, a channel length of 4 μm and a channel width of 20 μm.
【００２７】上述のような構造を有するアクティブマト
リクス基板において、走査線駆動回路９を動作させて、
端子１０ａ、１１ａに出力される検査信号Ｇ１、Ｇ２を
モニターすれば、走査線２に断線があった場合及び走査
線駆動回路９を構成するシフトレジスタに異常がある場
合に、検査信号Ｇ１、Ｇ２に異常が生じるので、不良を
検出することが出来る。In the active matrix substrate having the above structure, the scanning line driving circuit 9 is operated to
If the inspection signals G1 and G2 output to the terminals 10a and 11a are monitored, the inspection signals G1 and G2 are output when the scanning line 2 is disconnected and when the shift register included in the scanning line driving circuit 9 is abnormal. In this case, an abnormality can be detected, so that a defect can be detected.
【００２８】図２に本実施例で使用した抵抗素子１２に
おける電流と電圧との関係を示す。図２から分かるよう
に、この抵抗素子１２においては順方向の電圧に対する
電流の大きさと逆方向の電圧に対する電流の大きさとの
差が極めて大きいので、１本の検査用配線１０、１１に
多数の走査線２を接続させても検査信号Ｇ１、Ｇ２のパ
ルスの高さは十分に大きくなる。FIG. 2 shows the relationship between current and voltage in the resistance element 12 used in this embodiment. As can be seen from FIG. 2, in the resistance element 12, the difference between the magnitude of the current with respect to the forward voltage and the magnitude of the current with respect to the reverse voltage is extremely large. Even if the scanning line 2 is connected, the height of the pulses of the inspection signals G1 and G2 becomes sufficiently large.
【００２９】例えば走査線駆動回路９の出力Ｖddが２０
Ｖ、検査信号Ｇ１、Ｇ２のパルスの高さΔＶが１０Ｖと
する。この場合、図２からわかるように、Ｖddが出力さ
れている走査線２に接続されている抵抗素子１２には１
０Ｖの電圧がかかり１０ー4Ａの電流が流れ、一方、ＧＮ
Ｄが出力されている走査線２に接続されている抵抗素子
１２には−１０Ｖの電圧がかかり１０ー9乃至１０ー10Ａ
程度の電流が流れている。従って、抵抗素子１２のオン
抵抗Ｒとオフ抵抗ｒとの比率が１０5以上ある。ここで
１本の検査用配線１０又は１１に接続する走査線２の数
をｘ本とすると、以下のような関係が成り立ち、ｘを求
めると、For example, when the output Vdd of the scanning line driving circuit 9 is 20
V, the pulse height ΔV of the inspection signals G1 and G2 is 10V. In this case, as can be seen from FIG. 2, the resistance element 12 connected to the scanning line 2 to which Vdd is output has 1
A voltage of 0V is applied and a current of 10-4 A flows, while GN
D is the resistive element 12 which is connected to the scanning line 2 is outputted a voltage is applied to -10 V 10 -9 to 10 @ 10 A
About current is flowing. Therefore, the ratio between the on-resistance R and the off-resistance r of the resistance element 12 is 10 5 or more. Here, assuming that the number of scanning lines 2 connected to one inspection wiring 10 or 11 is x, the following relationship is established.
【００３０】[0030]
【数２】 (Equation 2)
【００３１】となり、走査線２の数が５００本より極め
て多いアクティブマトリクス基板においても１０Ｖ以上
のパルスをもつ検査信号Ｇ１、Ｇ２を得ることが出来
る。Thus, the inspection signals G1 and G2 having a pulse of 10 V or more can be obtained even on an active matrix substrate in which the number of scanning lines 2 is significantly larger than 500.
【００３２】実際に、上記構成のアクティブマトリクス
基板において、一つの検査用配線１０又は１１に５００
本の走査線２を接続し、走査線駆動回路９の出力Ｖddを
２０Ｖとした場合における検査時の走査線２及び端子１
０、１１におけるタイミングチャートを図３に示す。こ
こで、Ｙｎ（ｎ＝１、２、３…）はｎ番目の走査線２に
おいて走査線駆動回路９より得られる出力である。検査
信号Ｇ１、Ｇ２においてパルスの高さΔＶは約１５Ｖで
あり、ＳＮ比を十分向上させることができる。この結
果、十分に精度の高い検査を行うことが出来る。Actually, in the active matrix substrate having the above structure, one test wiring 10 or 11 has 500
The scanning lines 2 and the terminals 1 at the time of inspection when the two scanning lines 2 are connected and the output Vdd of the scanning line driving circuit 9 is set to 20 V
FIG. 3 shows timing charts at 0 and 11. Here, Yn (n = 1, 2, 3,...) Is an output obtained from the scanning line driving circuit 9 in the n-th scanning line 2. In the inspection signals G1 and G2, the pulse height ΔV is about 15 V, and the S / N ratio can be sufficiently improved. As a result, a sufficiently accurate inspection can be performed.
【００３３】本発明のアクティブマトリクス基板におい
て、ＴＦＴアレイの構成は本実施例に限定されるもので
はない。In the active matrix substrate of the present invention, the configuration of the TFT array is not limited to the present embodiment.
【００３４】又、信号線駆動回路及び走査線駆動回路
を、ＴＦＴアレイと同一の基板上に形成しても良いし、
外付けにしてもよい。Further, the signal line driving circuit and the scanning line driving circuit may be formed on the same substrate as the TFT array.
It may be attached externally.
【００３５】本実施例においては抵抗素子としてゲート
電極とソース電極を短絡させたＮチャネルＭＯＳのＴＦ
Ｔを用いたが、抵抗素子としては上述のものに限られる
訳ではなく、ＰチャネルＭＯＳのＴＦＴを用いてゲート
電極とソース電極とを短絡させる形で構成することもで
きる。又、それ以外にもＰＮ接合をイオン注入法によっ
て形成したダイオードを用いることもできる。In this embodiment, an N-channel MOS TF having a gate electrode and a source electrode short-circuited as a resistance element
Although T is used, the resistance element is not limited to the one described above, and a configuration in which a gate electrode and a source electrode are short-circuited by using a P-channel MOS TFT may be used. Alternatively, a diode in which a PN junction is formed by an ion implantation method can be used.
【００３６】[0036]
【発明の効果】以上の説明から明らかなように、本発明
のアクティブマトリクス基板及びその製造方法において
は、検査信号のパルスの高さを大きくすることができる
ので、検査のスループットを損なうことなく、ＳＮ比の
向上を図ることができ、検査精度を向上することができ
る。As is apparent from the above description, in the active matrix substrate and the method of manufacturing the same according to the present invention, the height of the pulse of the inspection signal can be increased, so that the inspection throughput is not impaired. The S / N ratio can be improved, and the inspection accuracy can be improved.
【図１】本発明のアクティブマトリクス基板を液晶表示
装置に用いた場合の構成図である。FIG. 1 is a configuration diagram when an active matrix substrate of the present invention is used in a liquid crystal display device.
【図２】実施例で使用した抵抗素子における電流と電圧
との関係を示す図である。FIG. 2 is a diagram showing a relationship between current and voltage in a resistance element used in an example.
【図３】本発明のアクティブマトリクス基板において走
査線の不良検査をする際の動作のタイミングチャートで
ある。FIG. 3 is a timing chart of an operation when performing a defect inspection of a scanning line in the active matrix substrate of the present invention.
【図４】従来のアクティブマトリクス基板を液晶表示装
置に用いた場合の構成図である。FIG. 4 is a configuration diagram when a conventional active matrix substrate is used for a liquid crystal display device.
【図５】従来のアクティブマトリクス基板において走査
線の不良検査をする際の動作のタイミングチャートであ
る。FIG. 5 is a timing chart of an operation when a scan line is inspected for defects in a conventional active matrix substrate.
【図６】走査線駆動回路及びその周辺の構成図である。FIG. 6 is a configuration diagram of a scanning line driving circuit and its periphery.
【図７】走査線駆動回路の一部及びその周辺の構成図で
ある。FIG. 7 is a configuration diagram of a part of a scanning line driving circuit and its periphery.
１ 信号線 ２ 走査線 ９ 走査線駆動回路 １０ａ、１１ａ 検査用の端子 １２ 抵抗素子 DESCRIPTION OF SYMBOLS 1 Signal line 2 Scan line 9 Scan line drive circuit 10a, 11a Terminal for inspection 12 Resistance element
───────────────────────────────────────────────────── フロントページの続き (72)発明者 明比 康直 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 ▲高▼藤 裕 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平３−20721（ＪＰ，Ａ) 特開 昭63−246727（ＪＰ，Ａ) 特開 平３−18891（ＪＰ，Ａ) 特開 平４−285994（ＪＰ，Ａ) 特開 平５−5897（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/133 G02F 1/13 101 G02F 1/136 G09F 9/30 G09G 3/36 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yasunao Meibi 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (72) Inventor ▲ Taka ▼ Fuji Yu 22nd Nagaike-cho, Abeno-ku, Osaka-shi, Osaka JP-A-3-20721 (JP, A) JP-A-63-246727 (JP, A) JP-A-3-18891 (JP, A) JP-A-4-285994 (JP, A) JP-A-5-5897 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G02F 1/133 G02F 1/13 101 G02F 1/136 G09F 9/30 G09G 3/36
Claims (5)
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子が形成され、 ある走査線が第１の抵抗素子を介して第１の検査用配線
と接続され、該ある走査線に隣接する走査線が第２の抵
抗素子を介して第２の検査用配線と接続される アクティ
ブマトリクス基板。In an active matrix substrate in which signal lines and scanning lines are arranged vertically and horizontally on a substrate, a resistive element having directionality is formed at one end of the scanning lines, and a certain scanning line is connected to a first resistor. First inspection wiring via element
And a scanning line adjacent to the certain scanning line is connected to a second resistor.
An active matrix substrate connected to the second inspection wiring via a resistance element ;
他端に接続して走査線駆動回路が形成された請求項１に
記載のアクティブマトリクス基板。2. The active matrix substrate according to claim 1, wherein a scanning line driving circuit is formed on the same substrate as the scanning lines and connected to the other end of the scanning lines.
項１又は２に記載のアクティブマトリクス基板。3. The active matrix substrate according to claim 1, wherein said resistance element comprises a diode.
り、該薄膜トランジスタのゲート電極とソース電極又は
ゲート電極とドレイン電極とが短絡された請求項１又は
２に記載のアクティブマトリクス基板。4. The active matrix substrate according to claim 1, wherein the resistance element comprises a thin film transistor, and a gate electrode and a source electrode or a gate electrode and a drain electrode of the thin film transistor are short-circuited.
されたアクティブマトリクス基板に於て、 該走査線の一端に方向性を有する抵抗素子を形成する工
程と、 該走査線の他端に走査線駆動回路を接続する工程と、ある走査線を第１の抵抗素子を介して第１の検査用配線
と接続し、該ある走査線に隣接する走査線を第２の抵抗
素子を介して第２の検査用配線と接続する工程と、 該走査線駆動回路を動作させて、該抵抗素子の該走査線
を接続している側とは反対側の端部からの出力信号に基
づいて該走査線駆動回路及び該走査線を検査する工程と
を含むアクティブマトリクス基板の製造方法。5. An active matrix substrate in which signal lines and scanning lines are wired vertically and horizontally on a substrate, a step of forming a directional resistance element at one end of the scanning line, and the other end of the scanning line. Connecting a scanning line driving circuit to a first line , and connecting a certain scanning line to a first inspection line via a first resistance element.
And a scanning line adjacent to the certain scanning line is connected to a second resistor.
A step of connecting to the second inspection wiring via an element, and operating the scanning line driving circuit to output an output signal from an end of the resistance element opposite to the side to which the scanning line is connected. And a step of inspecting the scanning line based on the method.
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| JPH05341320A JPH05341320A (en) | 1993-12-24 |
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