JP2914428B2 - ビットフィールド周辺装置 - Google Patents

ビットフィールド周辺装置

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JP2914428B2
JP2914428B2 JP7289829A JP28982995A JP2914428B2 JP 2914428 B2 JP2914428 B2 JP 2914428B2 JP 7289829 A JP7289829 A JP 7289829A JP 28982995 A JP28982995 A JP 28982995A JP 2914428 B2 JP2914428 B2 JP 2914428B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ビットフィールド
動作に関し、特に周辺装置を使用するビットフィールド
動作の実行に関する。
【０００２】
【従来の技術】マスク及び論理動作によってビットフィ
ールド動作を実行するプロセッサが知られている。ビッ
トフィールド動作とは、特定のビット又はワード内のビ
ットの集合を処理する動作である。あるプロセッサは、
プロセッサ命令セット内の特殊化されたビットフィール
ド命令によって、これらビットフィールド動作の速度を
上げている。
【０００３】ビットフィールド動作を実行するビットフ
ィールド命令は、たいていの他のプロセッサ命令をする
よりももっと複雑な動作を伴う。何故なら、ビットフィ
ールド命令はワード内の任意のビットオフセットに位置
する可変サイズの動作を伴うからである。これら動作の
例は、レジスタ又はメモリ内のビットフィールドの位置
に関連する動作ばかりでなくビットフィールドの開始お
よび長さを明示する動作である。
【０００４】もしハードウェアでプロセッサが符号化さ
れたビットフィールド命令を解釈し実行するなら、ビッ
トフィールド動作を処理するためのプロセッサ命令デコ
ーダのサイズを増加することが必要となる。又、ハード
ウェアでプロセッサがビットフィールド命令を実行する
と、複雑な動作に適応した付加または広いデータパスを
必要とする。
【０００５】制限された数のビットフィールド命令を実
行するプロセッサの例は、ＮＥＣエレクトロニクスから
商品名“μＰＤ７０３２０／３２２”で入手できる。μ
ＰＤ７０３２０／３２２プロセッサは、抽出ビットフィ
ールド動作と挿入ビットフィールド動作を提供する。抽
出ビットフィールド動作はメモリ位置から特定長さのビ
ットフィールドを抽出する。抽出されたビットフィール
ドは、使用されないビットがクリアされた状態で、転送
レジスタ内に正しく位置調整される。宛先ビットフィー
ルドのバイトオフセットは、レジスタの内容によって決
定される。挿入ビットフィールド動作はメモリ位置にビ
ットフィールドを挿入する。詳細に述べると、特定の長
さの正しく位置調整されたビットフィールドは、レジス
タからメモリ位置に転送される。宛先ビットフィールド
のオフセットはオフセットレジスタの内容によって決定
される。ビットフィールドの開始はそれからビットオフ
セット動作を使用して位置が突止められる。この命令を
使用するビットフィールドは、位置合せを要求せず、１
又はそれ以上のバイト境界にまたがることができる。
【０００６】ビットフィールド命令を実行するプロセッ
サの他の例は、モトローラから商品名“ＤＳＰ５６１５
６”で入手できるディジタル・シグナル・プロセッサで
ある。このプロセッサはビットフィールド命令処理グル
ープを含む。命令グループは、メモリ位置のバイト内の
ビット集合の開始をセットし、それからバイト内のビッ
トをセット、クリア又は反転する。条件コードレジスタ
のけた上げビットは、各命令のためのビットテストの結
果を含む。これらビットフィールド処理命令は、読取修
飾書込（read modify write ）命令であり、２つの命令
サイクルを必要とする。並列データ移動はビットフィー
ルド命令のいずれでも許されない。ビットフィールド命
令は、ビットフィールドテストロー命令、ビットフィー
ルドテストハイ命令、ビットフィールドテスト及びクリ
ア命令、ビットフィールドテスト及びセット命令、およ
びビットフィールドテスト及び変更命令を含む。
【０００７】
【発明が解決しようとする課題】本発明の課題は、専用
ビットフィールドアドレスによってアクセスされるビッ
トフィールド周辺装置をもつプロセッサを提供し、ビッ
トフィールド動作を効率的に実行する有利なシステムを
提供することにある。そのようなシステムは、ビットフ
ィールド動作を実行可能な原ビットフィールド命令セッ
トを含まないプロセッサを有利に提供する。そのような
システムは、また、ビットフィールド命令を符号化する
のに伴う困難を有利に避ける。
【０００８】
【課題を解決するための手段】本発明によれば、ビット
フィールドアドレスに対応するビットフィールド周辺装
置において、ビットフィールドオフセットとビットフィ
ールドの幅とを指定する特定のビットフィールドアドレ
スを受けるビットフィールド制御論理回路と、前記ビッ
トフィールド制御論理回路に結合され、複数のビット位
置を含むをビットフィールドメモリとを備え、前記ビッ
トフィールド制御論理回路は前記特定のビットフィール
ドアドレスに応答して前記ビットフィールドメモリの前
記ビットフィールドオフセットで開始し前記ビットフィ
ールドの幅の長さを持つビットフィールドをアクセスす
ることを特徴とするビットフィールド周辺装置が得られ
る。
【０００９】また、本発明によれば、ビットフィールド
命令に応答してビットフィールドオフセットとビットフ
ィールドの幅とを指定するビットフィールドアドレスを
発生するプロセッサと、該プロセッサに結合されたビッ
トフィールド装置とを備え、該ビットフィールド装置
は、前記ビットフィールドアドレスを受けるビットフィ
ールド制御論理回路と、前記ビットフィールド制御論理
回路に結合され、複数のビット位置を含むビットフィー
ルドメモリとを含み、前記ビットフィールド制御論理回
路は前記特定のビットフィールドアドレスに応答して前
記ビットフィールドメモリの前記ビットフィールドオフ
セットで開始し前記ビットフィールドの幅の長さを持つ
ビットフィールドをアクセスすることを特徴とするビッ
トフィールドシステムが得られる。
【００１０】さらに、本発明によれば、アドレスに応答
する周辺装置において、オフセットと幅とを指定する特
定のアドレスを受ける制御論理回路と、該制御論理回路
に結合され、複数のビット位置を含むメモリとを備え、
前記制御論理回路は前記特定のアドレスに応答して前記
メモリの前記オフセットで開始し前記幅の長さを持つ所
定のビットをアクセスし、前記特定のアドレスはプロセ
ッサ用の拡張命令に対応し、前記制御論理回路は前記特
定のアドレスの受信に応答して前記拡張命令を実行する
ことを特徴とする周辺装置が得られる。
【００１１】
【発明の実施の形態】以下、本発明を実行する最良の実
施形態について詳細に説明する。この説明は本発明の実
施例に向けられており、これに制限されるものではな
い。
【００１２】図１を参照して、ビットフィールドシステ
ム５０はプロセッサ５２を含み、このプロセッサはビッ
トフィールド周辺装置５４に結合されている。プロセッ
サ５２は、例えば、ＮＥＣ株式会社から商品名“μＰＤ
７７０１７”として入手できるディジタル・シグナル・
プロセッサである。プロセッサ５２は、また、メモリ５
６に結合されている。ビットフィールド周辺装置５４は
ビットフィールドメモリ６４ばかりでなく制御論理回路
６０を含む。ビットフィールド周辺装置５４は、メモリ
空間のビットフィールド領域を介してプロセッサ５２に
よってアクセスされ、ビットフィールドシステム５０に
ビットフィールド動作を実行させるが、プロセッサ５２
は特にビットフィールド動作を実行するために形成され
てはいない。プロセッサ５２がメモリ空間のビットフィ
ールド領域内で特定のアドレスをアクセスするとき、ワ
ード内のあるビットが処理される。ビットフィールド周
辺装置５４は、プロセッサ５２にような同じ集積回路チ
ップ内に組み込まれても良い。
【００１３】図２を参照して、ビットフィールド周辺装
置５４の制御論理回路６０は選択及びルーチン論理回路
６６を含む。選択及びルーチン論理回路６６はprogramm
ablelogic array（ＰＬＡ）のようなハードウェアコン
ポーネント、個別論理コンポーネントや特定用途向け集
積回路（ＡＳＩＣ）によって提供される。選択及びルー
チン論理回路６６は、システム５０の１６ビットデータ
バスおよび１６ビットアドレスバスに結合されるばかり
でなく、読取／書込（Ｒ／Ｗ）信号をアクセスするよう
に結合されている。
【００１４】ビットフィールドメモリ６４は３２個のラ
ッチ回路６８を含み、それらはＬ0〜Ｌ31として確認さ
れる。ラッチ回路６８は選択及びルーチン論理回路６６
に並列に結合されている。各ラッチ回路６８のデータお
よびクロック入力（それぞれ、ＤおよびＣ）は、選択及
びルーチン論理回路６６から受信され、各ラッチ回路６
８のデータ出力（Ｑ）は選択及びルーチン論理回路６６
に供給される。
【００１５】選択及びルーチン論理回路６６は、ビット
フィールドメモリ６４の３２個のラッチ回路のどれが呼
出されたビットフィールド命令の特定アドレス用のデー
タを保持するかを決定する。一般に、１≦ｊ≦１６かつ
０≦ｋ≦１６のとき、またはｊ＝ｋ＝１６のときにおい
て、選択及びルーチン論理回路６０に結合されたアドレ
ス線は、ｌｅｎ＜ｊ＞＋ｋの値を表す。したがって、特
定のアドレスが呼ばれたとき、特定のアドレスに対応す
るラッチ回路がセットされる。もっと詳細に述べると、
もしアドレスｌｅｎ＜ｋ＞の下位４ビットは０に等し
く、ｌｅｎ＜ｊ＞＋ｋの下位４ビットｋがオフセットを
与え、次の４ビットｊがビットフィールドの幅を与える
アドレスマップとすれば、選択及びルーチン論理回路６
０はこのアドレスマップに基づいてどのラッチ回路をセ
ットし、どのラッチ回路をクリアするのかを決定する。
【００１６】一般に、アドレスｌｅｎ＜ｊ＞＋ｋに対し
て、Ｒ／Ｗ信号はｋのオフセットを持つｊ個のラッチ回
路、すなわち、ラッチ回路Ｌk ，…，Ｌk+j のＣ入力に
発送され、ハイ信号が残りのラッチ回路、すなわち、
（３２−ｊ）個のラッチ回路に発送される。Ｒ／Ｗ信号
が読取りを示す“ハイ”のとき、データバスからのデー
タの下位ｊビットはそれぞれ０≦ｉ＜ｊにおける選択さ
れたラッチ回路に送られ、入力信号Ｄi はラッチ回路Ｌ
k+i のＤ入力端に送られる。読取りの場合において、選
択及びルーチン論理回路６６は、出力データの下位ｊ線
を除いて、出力データ線のすべてを“ロー”に引き込
む。書込みに対して、ラッチ回路Ｌk+i のＱ出力は出力
信号Ｄi に送られる。
【００１７】例えば、もしアドレスがｌｅｎ２＋３の値
をもつなら、２つのアクティブなラッチ回路があり、こ
れらラッチ回路は３のオフセットをもつ。従って、ラッ
チ回路Ｌ4 及びＬ3 がアクティブになる。Ｒ／Ｗ信号が
Ｌ4 及びＬ3 のラッチ回路のＣ入力端に送られ、読取り
を示す“ハイ”信号が残り３０個のラッチ回路に送られ
る。データバスからの下位２ビットが書込みバスサイク
ルの開始でＬ4 及びＬ3 のラッチ回路のＤ入力端に送ら
れ、この２つのラッチ回路の２つのＱ出力は読取りバス
サイクルの最後でデータバスの下位２ビットに送られ
る。読取りの場合において、選択及びルーチン論理回路
６６は出力データバスの２つの下位線を除いてラッチ出
力のすべてを“ロー”に引き込む。
【００１８】
【実施例】図３及び図４を参照して、好ましい実施例に
おいて、プロセッサ５２はビットフィールドメモリ６４
のアドレスに対応する専用ビットフィールドメモリ領域
を提供する。このビットフィールドメモリ領域はメモリ
の１６×１６＋１＝２５７ワードを含む。これらワード
は当然１６ワードの１６ブロックに分割され、各々は１
つの付加ワードが加えられている。１６の異なったブロ
ックは下記のメモリ位置で開始する。
【００１９】ｌｅｎ０１＜ｌｅｎ＜．．．＜ｌｅｎ１６ 一般に、アドレスｌｅｎ＜ｊ＞で開始するアドレスを介
してアクセスされるワードはｊ位（すなわち、下位）ビ
ットをもち、各ワードの残りの上位ビットは常に０に等
しい。ブロックのベースアドレスからのオフセットはビ
ットフィールドのアクティブビットの開始アドレスを示
す。ビット・フィールド動作を実行するとき、プロセッ
サ５２はビットフィールドアドレス領域の種々のアドレ
スを使用して、ビットフィールド周辺装置５４の異なっ
たビット組合せをアクセスする。
【００２０】もっと具体的に述べると、２５７の異なっ
たアドレスに対応する異なったビット組合せは、３２ビ
ットワードの種々のビットフィールド組合せを発生する
ために使用される。この３２ビットワードは、ＷＯＲＤ
３２と呼ばれ、２つの１６ビットワードのデータ、Ｌｏ
ｗ＜ｊ＞およびＨｉｇｈ＜ｊ＞から形成され、それら２
つのデータは１６ビットに分離されたビットフィールド
アドレス領域のアドレスに対応している。例えば、下位
１６ビットワードＬｏｗ１６はアドレスｌｅｎ１６によ
ってアクセスされ、対応する上位１６ビットワードＨｉ
ｇｈ１６はアドレス（ｌｅｎ１６＋１６）によってアク
セスされる。もっと一般的に述べると、ビットｋで開始
する長さｊのビットフィールドはアドレス（ｌｅｎ＜ｊ
＞＋ｋ）によってアクセスされる。例えば、（ｌｅｎ１
５＋ｋ）はビットｋから（ｋ＋１５）にまたがるＷＯＲ
Ｄ３２のビットフィールドのアドレスである。アドレス
（ｌｅｎ１５＋５）の１６ビット値の書込みまたは読取
りは、Ｌｏｗ１６のその値の下位ビットから上位ビット
の１０個を書き込んだり読み取ったりする効果をもち、
上位ビットは無視されるが、その値の次の５つの上位ビ
ットはＨｉｇｈ１６ワードから書き込まれ又は読み取ら
れる。
【００２１】他の例として、アドレス（ｌｅｎ０３＋
７）からの読取りは、常にビット１５，…，３がクリア
され、ビット２，…，０がワードＬｏｗ１６のビット
９，…，７と同じであるデータを与える。また、アドレ
ス（ｌｅｎ０３＋１４）からの読取りは、常にビット１
５，…，３がクリアされているが、そのアドレス（ｌｅ
ｎ０３＋１４）に格納されたワードのビット２，…，０
はワードＨｉｇｈ１６のビット０と同じで、ワードＬｏ
ｗ１６のビット１５および１６が続く。
【００２２】ｌｅｎ０１で開始するアドレスのブロック
内の１６個のアドレスは、ワードＬｏｗ１６の１６個の
個別ビットを読み取ったり書き込んだりするために使用
される。ワードＨｉｇｈ１６の個別ビットのためのアド
レスはない。何故なら、ワードＨｉｇｈ１６は、Ｌｏｗ
１６のワード内にまったく収まらないビットフィールド
を読み取ったり書き込んだりしたときにのみ、オーバフ
ローを収容するために提供されるからである。したがっ
て、Ｈｉｇｈ１６アドレスは、対応するＬｏｗ１６アド
レスから引き出され、直接関連づけられる。例えば、ア
ドレスｌｅｎ０２で開始するブロックにおいて、アドレ
ス（ｌｅｎ０２＋１５）に格納されたワードのみは、ワ
ードＨｉｇｈ１６内のビットを共用する。何故ならば、
これはオーバフローする（すなわち、ワードＬｏｗ１６
内にまったく落ちない）２ビット幅ビットフィールドの
唯一の１つであるからである。対照して、ワードＨｉｇ
ｈ１６にオーバフローしないアドレスｌｅｎ１６で開始
するブロック内の唯一のワードはＬｏｗ１６ワードそれ
自身である。
【００２３】ビットフィールド周辺装置５４はＵ．Ｓ．
ディジタル・セルラー情報用の制御チャネルデータをデ
コードするために使用できる。Ｕ．Ｓ．ディジタル・セ
ルラーの基地局は、アナログ制御チャネルと呼ばれるデ
ィジタルチャネル上にメセージを放送している。このチ
ャネル上のデータのすべての第１１ビットは、ある移動
局がそのチャネル上で現在取り扱われているかどうかを
示している。基地局からのメッセージをデコードするス
テップの１つは、移動局のために、データの流れからす
べての第１１ビットを捨てることである。
【００２４】下記の表１は、制御チャネルデータをデコ
ードするための、特に、前方制御チャネルデータの４０
０ビットからビジー／アイドルビットを取り除くため
の、Ｃ言語コードモジュールを明らかにしている。この
モジュールは、一定のポインター、ｌｅｎ０１，…，ｌ
ｅｎ、Ｈｉｇｈ１６およびｌｏｗ１６のすべてが、この
モジュールの呼出の前に規定されていることを仮定して
いる。前方制御チャネルは、米国の電子工業会及び電気
通信工業会（ＥＩＡ／ＴＩＡ）によって１９９２年４月
に発表されたＩＳ−５４−Ｂディジタル・セルラー標準
に規定されているセルラー電話通信チャネルである。前
方制御チャネルは、基地局から伝送され、かつ電話呼出
しを初期化するために使用されるチャネルである。
【００２５】
【表１】 モジュールｎｏ ｂｉ（ｄａｔａ）がプロセッサ５２お
よびビットフィールド周辺装置５４によって実行された
ときに起こる動作順序を、下記の表２で明らかにする。
【００２６】
【表２】 ビットフィールド周辺装置５４を使ってこのモジュール
を実行することによって、多くのコード行が節約され
る。何故ならば、もしビットフィールド周辺装置５４が
使用可能でないのなら、このモジュールの多くのコード
が同じであるとしても、異なった少ない行の各々が複数
のコード行に拡張されなければならないからである。例
えば、ビットフィールド周辺装置５４を使用すると、モ
ジュールの行１４は、モジュールをコンパイルするとき
にコンパイラ設計決定に依存する２または３つのアセン
ブリコード行にコンパイルされる。もしこのコードがビ
ットフィールド周辺装置５４なしで実行されたなら、１
０行がマスクを形成したり、同じ結果を達成するために
必要な論理線をとったり論理和をとったりすることを実
行するために必要になる。モジュールの行１９、２５、
２６および３２にも、もしこのコードがビットフィール
ド周辺装置５４なしで実行されたなら、同様の影響があ
る。実際に、２５７ビットフィールドアドレスの１つを
参照するＣ言語コードのどの行もビットフィールド周辺
装置５４のために速くなる。
【００２７】（他の実施例）請求の範囲内での他の実施
例は次の通りである。
【００２８】例えば、上記ビットフィールド周辺装置に
対して、ＷＯＲＤ３２のすべての部分集合がメモリ領域
に表されるとは限らない（単に隣接するビットフィール
ドが示される）。ほとんどの目的のために、単に隣接す
るビットフィールドを格納することで足りる。しかしな
がら、ある応用では、有用なＷＯＲＤ３２の他の部分集
合を示唆している。例えば、表１に示されたモジュール
集合のスピードアップは、ｍｏｄ（ｎ，１６）≠ｋによ
って規定される部分集合を表すことによって達成され
る。この例において、モジュールを実行するときにクリ
アされるビットがある。これは他のビットフィールドの
組合せを任意に提供する例である。したがって、ＷＯＥ
Ｄ３２の付加部分集合がビットフィールドアドレス領域
の部分として提供されても良い。これらＷＯＲＤ３２の
付加部分集合はそれから特定のアドレスによってアクセ
スされる。ビットフィールド周辺装置５４内の選択及び
ルーチン論理回路６６は、特定のアドレスがビットフィ
ールドアドレス領域をアクセスするときにどのラッチ回
路がアクティブであるかを制御しても良い。
【００２９】また、例えば、他のアドレスは、順が狂っ
て、たとえば、ビットを逆転して構成されたビットフィ
ールド用に提供されても良い。そのようなビットフィー
ルドは全部のワードをビット逆転するために有用であ
る。
【００３０】また、例えば、他のアドレスは専門計算の
ための提供され、プロセッサの命令セットを拡張するよ
うにできる。例えば、あるプロセッサはワード内の“ハ
イ”ビットの数を計算するための命令を持つ。そのよう
な命令をないプロセッサのために、アドレスは周辺装置
に与えられ、プロセッサは他のアドレスで１またはそれ
以上のワードを書き込んだ後で、“ハイ”ビットの総計
を読み取ることができる。そのようなアクセスは、元の
データに影響を及ぼさない。他の計算がまた可能であ
る。例えば、専用アドレスに書き込まれたデータの論理
結合（たとえば、論理積、論理和、排他的論理和など）
は、他の専用アドレスで読み取られたプロセッサのため
に計算され提供される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
専用ビットフィールドアドレスによってアクセスされる
ビットフィールド周辺装置をもつプロセッサを提供でき
る。また、ビットフィールド動作を効率的に実行する有
利なシステムを提供するができる。そのようなシステム
は、ビットフィールド動作を実行可能な原ビットフィー
ルド命令セットを含まないプロセッサを有利に提供す
る。そのようなシステムは、また、ビットフィールド命
令を符号化するのに伴う困難を有利に避けることができ
る。
【図面の簡単な説明】
【図１】本発明によるビットフィールド周辺装置をもつ
システムを示すブロック図である。
【図２】図１のビットフィールド周辺装置のブロック図
である。
【図３】本発明による図１のビットフィールド周辺装置
のメモリの配置を示す図である。
【図４】本発明によるビットフィールド動作のメモリア
クセスを示す図である。
【符号の説明】
５０ ビットフィールドシステム ５２ プロセッサ ５４ ビットフィールド周辺装置 ５６ メモリ ６０ 制御論理回路 ６４ ビットフィールドメモリ ６６ 選択及びルーチン論理回路 ６８ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/04 G06F 9/305

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 ビットフィールドアドレスに対応するビ
    ットフィールド周辺装置において、ビットフィールドオフセットとビットフィールドの幅と
    を指定する 特定のビットフィールドアドレスを受けるビ
    ットフィールド制御論理回路と、 前記ビットフィールド制御論理回路に結合され、複数の
    ビット位置を含むをビットフィールドメモリとを備え、
    前記ビットフィールド制御論理回路は前記特定のビット
    フィールドアドレスに応答して前記ビットフィールドメ
    モリの前記ビットフィールドオフセットで開始し前記ビ
    ットフィールドの幅の長さを持つビットフィールドをア
    クセスすることを特徴とするビットフィールド周辺装
    置。
  2. 【請求項２】 前記ビットフィールド制御論理回路は選
    択及びルーチン論理回路を含み、該選択及びルーチン論
    理回路は、前記特定のビットフィールドアドレスに応答
    して、前記ビットフィールドメモリのどのビット位置を
    アクセスするかを制御する、請求項１記載のビットフィ
    ールド周辺装置。
  3. 【請求項３】 前記ビットフィールドメモリは各ビット
    位置に対応した複数の個別メモリを含む、請求項１記載
    のビットフィールド周辺装置。
  4. 【請求項４】 前記複数の個別メモリがそれぞれラッチ
    回路である、請求項３記載のビットフィールド周辺装
    置。
  5. 【請求項５】 前記ビットフィールド制御論理回路は選
    択及びルーチン論理回路を含み、該選択及びルーチン論
    理回路は、前記特定のビットフィールドアドレスに応答
    して、前記ビットフィールドメモリのどのビット位置を
    アクセスするかを制御する、請求項３記載のビットフィ
    ールド周辺装置。
  6. 【請求項６】 ビットフィールドの幅をｊ（１≦ｊ≦１
    ６）、ビットフィールドオフセットをｋ（１≦ｋ≦１
    ６）とした場合、ｌｅｎ＜ｊ＞＋ｋの値を持つビットフ
    ィールドアドレスが前記ビットフィールド周辺装置によ
    って受けとられたとき、前記選択及びルーチン論理回路
    は０からｋのオフセットをもつｊ個の個別メモリをアク
    セスする、請求項３記載のビットフィールド周辺装置。
  7. 【請求項７】 前記特定のビットフィールドアドレスは
    プロセッサ用の拡張命令に対応し、前記ビットフィール
    ド制御論理回路は前記特定のビットフィールドアドレス
    の受信に応答して前記拡張命令を実行する、請求項１記
    載のビットフィールド周辺装置。
  8. 【請求項８】 ビットフィールド命令に応答してビット
    フィールドオフセットとビットフィールドの幅とを指定
    するビットフィールドアドレスを発生するプロセッサ
    と、 該プロセッサに結合されたビットフィールド装置とを備
    え、該ビットフィールド装置は、 前記ビットフィールドアドレスを受けるビットフィール
    ド制御論理回路と、 前記ビットフィールド制御論理回路に結合され、複数の
    ビット位置を含むビットフィールドメモリとを含み、前
    記ビットフィールド制御論理回路は前記特定のビットフ
    ィールドアドレスに応答して前記ビットフィールドメモ
    リの前記ビットフィールドオフセットで開始し前記ビッ
    トフィールドの幅の長さを持つビットフィールドをアク
    セスすることを特徴とするビットフィールドシステム。
  9. 【請求項９】 前記ビットフィールド制御論理回路は選
    択及びルーチン論理回路を含み、該選択及びルーチン論
    理回路は、前記特定のビットフィールドアドレスに応答
    して、前記ビットフィールドメモリのどのビット位置を
    アクセスするかを制御する、請求項８記載のビットフィ
    ールドシステム。
  10. 【請求項１０】 前記ビットフィールドメモリは各ビッ
    ト位置に対応した複数の個別メモリを含む、請求項８記
    載のビットフィールドシステム。
  11. 【請求項１１】 前記複数の個別メモリがそれぞれラッ
    チ回路である、請求項１０記載のビットフィールドシス
    テム。
  12. 【請求項１２】 前記ビットフィールド制御論理回路は
    選択及びルーチン論理回路を含み、該選択及びルーチン
    論理回路は、前記特定のビットフィールドアドレスに応
    答して、前記ビットフィールドメモリのどのビット位置
    をアクセスするかを制御する、請求項１０記載のビット
    フィールドシステム。
  13. 【請求項１３】 ビットフィールドの幅をｊ（１≦ｊ≦
    １６）、ビットフィールドオフセットをｋ（１≦ｋ≦１
    ６）とした場合、ｌｅｎ＜ｊ＞＋ｋの値を持つビットフ
    ィールドアドレスが前記ビットフィールド周辺装置によ
    って受けとられたとき、前記選択及びルーチン論理回路
    は０からｋのオフセットをもつｊ個の個別メモリをアク
    セスする、請求項１０記載のビットフィールドシステ
    ム。
  14. 【請求項１４】 前記特定のビットフィールドアドレス
    は前記プロセッサ用の拡張命令に対応し、前記ビットフ
    ィールド制御論理回路は前記特定のビットフィールドア
    ドレスの受信に応答して前記拡張命令を実行する、請求
    項８記載のビットフィールドシステム。
  15. 【請求項１５】 アドレスに応答する周辺装置におい
    て、オフセットと幅とを指定する 特定のアドレスを受ける制
    御論理回路と、 前記制御論理回路に結合され、複数のビット位置を含む
    メモリとを備え、前記制御論理回路は前記特定のアドレ
    スに応答して前記メモリの前記オフセットで開始し前記
    幅の長さを持つ所定のビットをアクセスし、 前記特定のアドレスはプロセッサ用の拡張命令に対応
    し、 前記制御論理回路は前記特定のアドレスの受信に応答し
    て前記拡張命令を実行することを特徴とする周辺装置。
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