JP2912776B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、高誘電率を有する誘電
体薄膜(以下高誘電体薄膜という)を容量絶縁膜とする
大容量の容量素子を内蔵する半導体装置およびその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device incorporating a large-capacitance element using a dielectric thin film having a high dielectric constant (hereinafter, referred to as a high dielectric thin film) as a capacitance insulating film, and a method of manufacturing the same.
【0002】[0002]
【従来の技術】近年、高誘電体薄膜は自発分極や高誘電
率といった特徴を持つために、不揮発性RAM(Random
Access Memory)や高集積DRAM(Dynamic Random A
ccessMemory)上での容量絶縁膜としての応用を目指し
て活発な研究が行われている。一般に使用される高誘電
体薄膜は金属酸化物の焼結体よりなり、反応性に富む酸
素を多く含んでいる。このような高誘電体薄膜を用いて
容量素子を構成する場合、上電極および下電極として酸
化反応に対して安定な白金薄膜が不可欠である。2. Description of the Related Art In recent years, high dielectric thin films have characteristics such as spontaneous polarization and high dielectric constant.
Access Memory) and highly integrated DRAM (Dynamic Random A)
Active research is being conducted with the aim of application as a capacitive insulating film on ccessMemory). A commonly used high dielectric thin film is formed of a sintered body of a metal oxide and contains a large amount of highly reactive oxygen. When a capacitive element is formed using such a high dielectric thin film, a platinum thin film that is stable against an oxidation reaction is indispensable as an upper electrode and a lower electrode.
【0003】以下に従来の半導体装置について説明す
る。図5は従来の半導体装置の要部断面図である。図5
において、1は支持基板、2は膜厚10〜100nmの
第1のチタン薄膜、3は膜厚100〜300nmの第1
の白金薄膜、4は膜厚100〜300nmの高誘電体薄
膜、5は膜厚100〜300nmの第2の白金薄膜、7
は層間絶縁膜である酸化シリコン膜、8はコンタクトホ
ール、9はアルミ配線である。Hereinafter, a conventional semiconductor device will be described. FIG. 5 is a sectional view of a main part of a conventional semiconductor device. FIG.
In the above, 1 is a supporting substrate, 2 is a first titanium thin film having a thickness of 10 to 100 nm, and 3 is a first titanium thin film having a thickness of 100 to 300 nm.
4 is a high dielectric thin film having a thickness of 100 to 300 nm, 5 is a second platinum thin film having a thickness of 100 to 300 nm, 7
Is a silicon oxide film as an interlayer insulating film, 8 is a contact hole, and 9 is an aluminum wiring.
【0004】以上のように、従来の半導体装置は、半導
体素子または集積回路が形成された支持基板1の上に第
1の白金薄膜3を上電極、高誘電体薄膜4を容量絶縁
膜、第2の白金薄膜5を下電極とした容量素子が構成さ
れている。As described above, in a conventional semiconductor device, a first platinum thin film 3 is an upper electrode, a high dielectric thin film 4 is a capacitor insulating film, and a first platinum thin film 4 is a capacitor insulating film on a supporting substrate 1 on which a semiconductor element or an integrated circuit is formed. A capacitive element using the platinum thin film 5 as a lower electrode is formed.
【0005】[0005]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、一般に白金薄膜と酸化シリコン膜の密着性
が悪いため、容量素子の面積の大部分を占める上電極を
構成する白金薄膜と層間絶縁膜である酸化シリコン膜の
間で剥離が生じやすいという課題を有していた。However, in the above conventional structure, since the adhesion between the platinum thin film and the silicon oxide film is generally poor, the platinum thin film constituting the upper electrode occupying most of the area of the capacitor and the interlayer insulating film. However, there is a problem that separation easily occurs between the silicon oxide films.
【0006】本発明は上記の従来の課題を解決するもの
で、白金薄膜と酸化シリコン膜との密着性を向上させた
容量素子を有する半導体装置およびその製造方法を提供
することを目的とする。An object of the present invention is to provide a semiconductor device having a capacitor element having improved adhesion between a platinum thin film and a silicon oxide film, and a method of manufacturing the same, which solves the above-mentioned conventional problems.
【0007】[0007]
【課題を解決するための手段】この目的を達成するため
に本発明の請求項1記載の半導体装置は、半導体素子ま
たは集積回路が形成された支持基板の上に下電極、容量
絶縁膜となる高誘電体薄膜および白金膜からなる上電極
からなる容量素子が形成されており、前記容量素子の上
に酸化シリコン膜からなる絶縁膜が形成されており、前
記絶縁膜に形成されたコンタクトホールを通じて前記上
電極および前記下電極それぞれに金属配線が接続されて
おり、前記上電極と前記絶縁膜との間に、チタンを主成
分とする金属酸化膜が形成されていることを特徴とする
ものである。また、本発明の請求項2記載の半導体装置
の製造方法は、半導体素子または集積回路が形成された
支持基板の上に第1の金属薄膜および高誘電体薄膜を形
成する工程と、前記高誘電体薄膜を酸化性雰囲気中で加
熱処理する工程と、加熱処理された高誘電体薄膜の上に
白金からなる第2の金属薄膜とチタンを主成分とする金
属酸化膜を順次形成する工程と、前記チタンを主成分と
する金属酸化膜、前記第2の白金膜および前記高誘電体
薄膜の容量素子となる部分を選択的に残して他の部分を
除去し前記上電極および容量絶縁膜を形成する工程と、
前記第1の金属薄膜を選択的に残して他の部分を除去し
下電極を形成することにより容量素子を形成する工程
と、前記容量素子の全面に絶縁膜を形成する工程と、前
記絶縁膜および前記チタンを主成分とする金属酸化膜の
所定の領域にコンタクトホールを形成する工程と、前記
コンタクトホールに前記上電極および前記下電極に通じ
る金属配線を形成する工程とを有することを特徴とする
ものである。 In order to achieve this object, a semiconductor device according to the first aspect of the present invention comprises a semiconductor device and a semiconductor device.
Or a lower electrode and a capacitor on a support substrate on which an integrated circuit is formed.
High dielectric thin film to be an insulating film and upper electrode made of a platinum film
Is formed, and the capacitor is formed on the capacitor.
An insulating film made of a silicon oxide film is formed on
Through the contact hole formed in the insulating film.
Metal wiring is connected to the electrode and the lower electrode, respectively.
Between the upper electrode and the insulating film.
Metal oxide film is formed
Things. A semiconductor device according to claim 2 of the present invention.
Manufacturing method, a semiconductor element or an integrated circuit is formed
Forming a first metal thin film and a high dielectric thin film on a supporting substrate;
Forming the high dielectric thin film in an oxidizing atmosphere.
Heat treatment and heat treatment on the high dielectric thin film
A second metal thin film made of platinum and gold mainly containing titanium
Forming a metal oxide film sequentially; and
Metal oxide film, second platinum film, and high dielectric substance
Selectively leave the thin film capacitive element and leave the other parts
Removing and forming the upper electrode and the capacitor insulating film;
Removing the other portion while leaving the first metal thin film selectively
Step of forming a capacitive element by forming a lower electrode
Forming an insulating film over the entire surface of the capacitive element;
Of the insulating film and the metal oxide film containing titanium as a main component.
Forming a contact hole in a predetermined region;
Connect the contact hole to the upper electrode and the lower electrode
Forming a metal wiring,
Things.
【0008】[0008]
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図1は本発明の第1の実施例におけ
る容量素子の要部断面図である。図1において、1は集
積回路が作り込まれた支持基板、2は支持基板1の上に
形成された膜厚10から100nmのTi膜、3はTi
膜2の上に形成された膜厚100〜300nmの下電極
であるPt電極、4は第1のPt電極3上に形成された
膜厚20〜300nmの(BaxSr1-x)TiO3膜、
5は膜厚100〜300nmの第2の上電極であるPt
電極、6は絶縁保護膜、7は絶縁保護膜6に設けられた
コンタクト孔、8はAl(1%Si−0.5%Cu)合
金からなる金属配線膜、9はコンタクト孔7を含む部分
に設けられた厚さ5〜150nmのチタンタングステン
(以下TiWと略す)膜である。An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view of a main part of a capacitive element according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a support substrate on which an integrated circuit is formed, 2 denotes a Ti film having a thickness of 10 to 100 nm formed on the support substrate 1, and 3 denotes a Ti film.
Lower electrode having a thickness of 100 to 300 nm formed on the film 2
A Pt electrode 4 and a (Ba x Sr 1-x ) TiO 3 film having a thickness of 20 to 300 nm formed on the first Pt electrode 3,
5 is Pt which is a second upper electrode having a thickness of 100 to 300 nm.
Electrode , 6 is an insulating protective film, 7 is a contact hole provided in the insulating protective film 6, 8 is a metal wiring film made of an Al (1% Si-0.5% Cu) alloy, and 9 is a portion including the contact hole 7. Is a titanium tungsten (hereinafter abbreviated as TiW) film having a thickness of 5 to 150 nm.
【0009】[0009]
【実施例】以下本発明の一実施例における半導体装置に
ついて、図面を参照しながら説明する。図1は本発明の
第1の実施例における半導体装置の要部断面図である。
図1において、図5に示す従来例と同一箇所には同一符
号を付して説明を省略する。なお本実施例が図5に示す
従来例と異なる点は、上電極である第2の白金薄膜5と
層間絶縁膜である酸化シリコン膜7との間にチタン薄膜
6が形成されていることである。このように第2の白金
薄膜5と酸化シリコン膜7とが両者に対して密着性のよ
いチタン薄膜6を介して接することにより、酸化シリコ
ン膜7の剥離を防止することができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view of a main part of a semiconductor device according to a first embodiment of the present invention.
In FIG. 1, the same parts as those in the conventional example shown in FIG. The present embodiment differs from the conventional example shown in FIG. 5 in that a titanium thin film 6 is formed between a second platinum thin film 5 as an upper electrode and a silicon oxide film 7 as an interlayer insulating film. is there. As described above, the second platinum thin film 5 and the silicon oxide film 7 are in contact with each other via the titanium thin film 6 having good adhesion, so that peeling of the silicon oxide film 7 can be prevented.
【0010】なお本実施例ではチタン薄膜6を用いた
が、チタンを主成分とする金属薄膜またはチタンを主成
分とする金属酸化膜を用いても同様の効果が得られる。
また本実施例の酸化シリコン膜7にはりんやボロン等の
添加物が含有されていても問題はない。また本実施例の
支持基板1に集積回路が作り込まれている場合、酸化シ
リコン膜7を容量素子を保護する領域にのみ残し、その
他の領域では除去しておくことにより、アルミ配線9と
集積回路とを接続するためのコンタクトホールを容易に
形成することができる。なお支持基板1に集積回路が形
成されている場合には、当然支持基板1は半導体基板で
あり、第1のチタン薄膜2の下には層間絶縁膜が形成さ
れている。Although the titanium thin film 6 is used in this embodiment, the same effect can be obtained by using a metal thin film containing titanium as a main component or a metal oxide film containing titanium as a main component.
There is no problem even if the silicon oxide film 7 of this embodiment contains an additive such as phosphorus or boron. Further, when an integrated circuit is formed on the support substrate 1 of the present embodiment, the silicon oxide film 7 is left only in a region for protecting the capacitive element, and is removed in other regions, thereby integrating with the aluminum wiring 9. A contact hole for connecting to a circuit can be easily formed. When an integrated circuit is formed on the support substrate 1, the support substrate 1 is, of course, a semiconductor substrate, and an interlayer insulating film is formed below the first titanium thin film 2.
【0011】次に本発明の第1の実施例の半導体装置を
形成するための製造方法について、図面を参照しながら
説明する。Next, a manufacturing method for forming a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings.
【0012】図2(a)〜(d)は本発明の第1の実施
例における半導体装置の製造方法の工程断面図である。
まず図2(a)に示すように、集積回路が作り込まれた
支持基板1の上にスパッタ法により第1のチタン薄膜2
と第1の白金薄膜3を順次形成する。次にゾルゲル法に
より高誘電体薄膜4の構成元素を含有する溶液を回転塗
布した後、窒素雰囲気中200〜400℃で1〜5分加
熱して乾燥し、次に酸素雰囲気中650〜750℃の高
温で約1時間焼成して高誘電体薄膜4を形成する。さら
にスパッタ法により第2の白金薄膜5と第2のチタン薄
膜6を順次形成する。 次に図2(b)に示すように、
第2のチタン薄膜6、第2の白金薄膜5および高誘電体
薄膜4の不要部をイオンミリング法を用いて除去する。
次に図2(c)に示すように、第2のチタン薄膜6、第
2の白金薄膜5および高誘電体薄膜4より大きく面積を
とって、第1の白金薄膜3および第1のチタン薄膜2の
不要部をイオンミリング法を用いて除去する。次に図2
(d)に示すように、常圧CVD(Chemical Vapor Dep
osition)法で酸化シリコン膜7を形成する。なお図2
(d)以降の工程を省略しているが、さらにコンタクト
ホール8を形成し、アルミ配線9を形成して図1に示す
半導体装置になる。FIGS. 2A to 2D are process sectional views of a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
First, as shown in FIG. 2A, a first titanium thin film 2 is formed on a supporting substrate 1 on which an integrated circuit is formed by sputtering.
And a first platinum thin film 3 are sequentially formed. Next, a solution containing the constituent elements of the high dielectric thin film 4 is spin-coated by a sol-gel method, heated and dried in a nitrogen atmosphere at 200 to 400 ° C. for 1 to 5 minutes, and then dried in an oxygen atmosphere at 650 to 750 ° C. Baking at a high temperature for about 1 hour to form a high dielectric thin film 4. Further, a second platinum thin film 5 and a second titanium thin film 6 are sequentially formed by a sputtering method. Next, as shown in FIG.
Unnecessary portions of the second titanium thin film 6, the second platinum thin film 5, and the high dielectric thin film 4 are removed by using an ion milling method.
Next, as shown in FIG. 2C, the first platinum thin film 3 and the first titanium thin film take a larger area than the second titanium thin film 6, the second platinum thin film 5, and the high dielectric thin film 4. The unnecessary portion 2 is removed by using an ion milling method. Next, FIG.
As shown in (d), normal pressure CVD (Chemical Vapor Dep.
The silicon oxide film 7 is formed by an osition method. FIG. 2
(D) Although the subsequent steps are omitted, a contact hole 8 is further formed, and an aluminum wiring 9 is formed to obtain the semiconductor device shown in FIG.
【0013】なお図2に示す製造工程において、第1の
チタン薄膜2、第1の白金薄膜3、第2の白金薄膜5お
よび第2のチタン薄膜6をスパッタ法で形成した例につ
いて説明したが、EB蒸着法で形成してもよい。Although an example in which the first titanium thin film 2, the first platinum thin film 3, the second platinum thin film 5, and the second titanium thin film 6 are formed by a sputtering method in the manufacturing process shown in FIG. 2, has been described. , EB vapor deposition method.
【0014】次に本発明の第2の実施例について、図面
を参照しながら説明する。図3は本発明の第2の実施例
における半導体装置の要部断面図である。図3におい
て、図5に示す従来例と同一箇所には同一符号を付して
説明を省略する。なお本実施例が図5に示す従来例と異
なる点は、従来例の酸化シリコン膜7が酸化チタン膜1
0および酸化シリコン膜7の2層になっていることであ
る。このように第1の白金薄膜3および第2の白金薄膜
5が密着性のよい酸化チタン膜10を介して酸化シリコ
ン膜7と接することにより、酸化シリコン膜7の剥離を
防止することができる。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a sectional view of a main part of a semiconductor device according to a second embodiment of the present invention. In FIG. 3, the same parts as those in the conventional example shown in FIG. This embodiment is different from the conventional example shown in FIG. 5 in that the silicon oxide film 7 of the conventional example is
0 and the silicon oxide film 7. As described above, the first platinum thin film 3 and the second platinum thin film 5 are in contact with the silicon oxide film 7 via the titanium oxide film 10 having good adhesion, so that the silicon oxide film 7 can be prevented from peeling.
【0015】次に本発明の第2の実施例の半導体装置を
形成するための製造方法について、図面を参照しながら
説明する。図4(a)〜(d)は本発明の第2の実施例
における半導体装置の製造方法の工程断面図である。ま
ず図4(a)に示すように、集積回路が作り込まれた支
持基板1の上にスパッタ法により第1のチタン薄膜2と
第1の白金薄膜3を順次形成する。次にゾルゲル法によ
り高誘電体薄膜4の構成元素を含有する溶液を回転塗布
した後、窒素雰囲気中200〜400℃で1〜5分加熱
して乾燥し、酸素雰囲気中650〜750℃の高温で約
1時間焼成して高誘電体薄膜4を形成する。さらにスパ
ッタ法により第2の白金薄膜5を形成する。次に図4
(b)に示すように、第1のチタン薄膜6、第2の白金
薄膜5および高誘電体薄膜4の不要部をイオンミリング
法を用いて除去する。次に図4(c)に示すように、第
2の白金薄膜5および高誘電体薄膜4より大きく面積を
とって、第1の白金薄膜3および第1のチタン薄膜2の
不要部をイオンミリング法を用いて除去し、これらの上
に第2のチタン薄膜10aをスパッタ法で形成する。次
に図2(d)に示すように、酸素雰囲気中650〜75
0℃の高温で約30分酸化して第2のチタン薄膜10a
を酸化チタン膜10に変換し、その上に常圧CVD法で
酸化シリコン膜7を形成する。図2(d)以降の工程を
省略しているが、さらにコンタクトホール8を形成し、
アルミ配線9を形成して図3に示す半導体装置になる。Next, a manufacturing method for forming a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings. FIGS. 4A to 4D are process cross-sectional views of a method of manufacturing a semiconductor device according to a second embodiment of the present invention. First, as shown in FIG. 4A, a first titanium thin film 2 and a first platinum thin film 3 are sequentially formed on a support substrate 1 in which an integrated circuit is formed by a sputtering method. Next, a solution containing the constituent elements of the high dielectric thin film 4 is spin-coated by a sol-gel method, dried by heating at 200 to 400 ° C. for 1 to 5 minutes in a nitrogen atmosphere, and dried at a high temperature of 650 to 750 ° C. in an oxygen atmosphere. For about 1 hour to form a high dielectric thin film 4. Further, a second platinum thin film 5 is formed by a sputtering method. Next, FIG.
As shown in (b), unnecessary portions of the first titanium thin film 6, the second platinum thin film 5, and the high dielectric thin film 4 are removed by using an ion milling method. Next, as shown in FIG. 4 (c), an unnecessary area of the first platinum thin film 3 and the first titanium thin film 2 is ion-milled by taking a larger area than the second platinum thin film 5 and the high dielectric thin film 4. Then, a second titanium thin film 10a is formed thereon by sputtering. Next, as shown in FIG.
Oxidized at a high temperature of 0 ° C. for about 30 minutes to form a second titanium thin film 10 a
Is converted into a titanium oxide film 10, and a silicon oxide film 7 is formed thereon by a normal pressure CVD method. Although the steps after FIG. 2D are omitted, a contact hole 8 is further formed,
By forming the aluminum wiring 9, the semiconductor device shown in FIG. 3 is obtained.
【0016】なお本実施例では酸化チタン膜10はスパ
ッタ法で第2のチタン薄膜10aを形成した後に熱酸化
して形成したが、EB蒸着により第2のチタン薄膜10
aを形成した後に熱酸化して酸化チタン膜10を形成す
るかまたはCVD法により酸化チタン膜10を直接形成
してもよい。In this embodiment, the titanium oxide film 10 is formed by thermal oxidation after forming the second titanium thin film 10a by the sputtering method.
After forming a, the titanium oxide film 10 may be formed by thermal oxidation, or the titanium oxide film 10 may be formed directly by a CVD method.
【0017】[0017]
【発明の効果】以上のように本発明は、白金と絶縁膜の
両方に対して密着性がよいチタンの性質を利用し、白金
薄膜からなる上電極の上にチタン薄膜を介して絶縁膜を
形成することにより白金薄膜と絶縁膜との界面における
剥離を防止する信頼性の高い半導体装置およびその製造
方法を実現できるものである。As described above, the present invention utilizes the property of titanium, which has good adhesion to both platinum and an insulating film, to form an insulating film on an upper electrode made of a platinum thin film via a titanium thin film. By forming the semiconductor device, a highly reliable semiconductor device which prevents separation at the interface between the platinum thin film and the insulating film and a method for manufacturing the same can be realized.
【図1】本発明の第1の実施例における半導体装置の要
部断面図FIG. 1 is a sectional view of a main part of a semiconductor device according to a first embodiment of the present invention;
【図2】(a)〜(d)は本発明の第1の実施例におけ
る半導体装置の製造方法の工程断面図FIGS. 2A to 2D are process cross-sectional views of a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
【図3】本発明の第2の実施例における半導体装置の要
部断面図FIG. 3 is a sectional view of a main part of a semiconductor device according to a second embodiment of the present invention;
【図4】(a)〜(d)は本発明の第2の実施例におけ
る半導体装置の製造方法の工程断面図FIGS. 4A to 4D are process cross-sectional views of a method for manufacturing a semiconductor device according to a second embodiment of the present invention;
【図5】従来の実施例における半導体装置の要部断面図FIG. 5 is a sectional view of a main part of a semiconductor device in a conventional example.
1 支持基板 3 第1の白金薄膜(下電極) 4 高誘電体薄膜 5 第2の白金薄膜(上電極) 6 第2のチタン薄膜(チタン薄膜) 7 酸化シリコン膜(絶縁膜) 8 コンタクトホール 9 アルミ配線(金属配線) REFERENCE SIGNS LIST 1 support substrate 3 first platinum thin film (lower electrode) 4 high dielectric thin film 5 second platinum thin film (upper electrode) 6 second titanium thin film (titanium thin film) 7 silicon oxide film (insulating film) 8 contact hole 9 Aluminum wiring (metal wiring)
フロントページの続き (72)発明者 嶋田 恭博 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 平3−54828(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822 H01G 4/33 H01G 4/40 Continuing on the front page (72) Inventor Yasuhiro Shimada 1006 Kazuma Kadoma, Kadoma City, Osaka Prefecture Inside Matsushita Denshi Kogyo Co., Ltd. References JP-A-3-54828 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 27/04 H01L 21/822 H01G 4/33 H01G 4/40
Claims (2)
支持基板の上に下電極、容量絶縁膜となる高誘電体薄膜
および白金膜からなる上電極からなる容量素子が形成さ
れており、前記容量素子の上に酸化シリコン膜からなる
絶縁膜が形成されており、前記絶縁膜に形成されたコン
タクトホールを通じて前記上電極および前記下電極それ
ぞれに金属配線が接続されており、前記上電極と前記絶
縁膜との間に、チタンを主成分とする金属酸化膜が形成
されている半導体装置。1. A semiconductor device or the lower electrode on a supporting substrate on which an integrated circuit is formed, and the capacitance element consisting of upper electrode made of a high dielectric thin film and platinum film serving as the capacitor insulating film is formed, the capacitor <br/> insulating film made of a silicon oxide film is formed on the element, and the metal wires are connected to each of the upper electrode and the lower electrode through the contact hole formed in the insulating film, the upper Electrodes and
A metal oxide film composed mainly of titanium is formed between the edge film
Semiconductor devices that are.
支持基板の上に第1の金属薄膜および高誘電体薄膜を形
成する工程と、前記高誘電体薄膜を酸化性雰囲気中で加
熱処理する工程と、加熱処理された高誘電体薄膜の上に
白金からなる第2の金属薄膜とチタンを主成分とする金
属酸化膜を順次形成する工程と、前記チタンを主成分と
する金属酸化膜、前記第2の金属薄膜および前記高誘電
体薄膜の容量素子となる部分を選択的に残して他の部分
を除去し前記上電極および容量絶縁膜を形成する工程
と、前記第1の金属薄膜を選択的に残して他の部分を除
去し下電極を形成することにより容量素子を形成する工
程と、前記容量素子の全面に絶縁膜を形成する工程と、
前記絶縁膜および前記チタンを主成分とする金属酸化膜
の所定の領域にコンタクトホールを形成する工程と、前
記コンタクトホールに前記上電極および前記下電極に通
じる金属配線を形成する工程とを有する半導体装置の製
造方法。2. A step of forming a first metal thin film and a high dielectric thin film on a support substrate on which a semiconductor element or an integrated circuit is formed, and a step of heating the high dielectric thin film in an oxidizing atmosphere. And on the heat treated high dielectric thin film
A second metal thin film made of platinum and gold mainly containing titanium
Forming a metal oxide film sequentially; and
Metal oxide film, and forming the second metal thin film and the upper electrode and the capacitor insulating film said high a portion to be a capacitor dielectric thin film selectively left by removing the other portions, the first A step of forming a capacitive element by selectively removing the other metal thin film and removing the other part to form a lower electrode; and a step of forming an insulating film over the entire surface of the capacitive element .
The insulating film and the metal oxide film containing titanium as a main component
Forming a contact hole in a predetermined region of
The contact hole passes through the upper electrode and the lower electrode.
Forming a metal wiring .
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
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JP29106692A JP2912776B2 (en) | 1992-10-29 | 1992-10-29 | Semiconductor device and manufacturing method thereof |
DE69317940T DE69317940T2 (en) | 1992-06-12 | 1993-06-14 | Semiconductor device with capacitor |
EP97106056A EP0789395B1 (en) | 1992-06-12 | 1993-06-14 | Manufacturing method for semiconductor device having capacitor |
EP93304609A EP0574275B1 (en) | 1992-06-12 | 1993-06-14 | Semiconductor device having capacitor |
DE69333864T DE69333864T2 (en) | 1992-06-12 | 1993-06-14 | Manufacturing method for semiconductor device with capacitor |
US08/778,953 US5717233A (en) | 1992-06-12 | 1997-01-06 | Semiconductor device having capacitior and manufacturing method thereof |
US08/947,712 US6126752A (en) | 1992-06-12 | 1997-10-09 | Semiconductor device having capacitor and manufacturing apparatus thereof |
US08/950,920 US6080617A (en) | 1992-06-12 | 1997-10-15 | Semiconductor device having capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29106692A JP2912776B2 (en) | 1992-10-29 | 1992-10-29 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06140568A JPH06140568A (en) | 1994-05-20 |
JP2912776B2 true JP2912776B2 (en) | 1999-06-28 |
Family
ID=17763983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29106692A Expired - Fee Related JP2912776B2 (en) | 1992-06-12 | 1992-10-29 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2912776B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100304875B1 (en) * | 1998-06-26 | 2001-09-24 | 구자홍 | Ferroelectric Capacitor Manufacturing Method |
JP5288193B2 (en) * | 2009-03-26 | 2013-09-11 | Tdk株式会社 | Thin film capacitor |
JP5672678B2 (en) | 2009-08-21 | 2015-02-18 | Tdk株式会社 | Electronic component and manufacturing method thereof |
JP5234521B2 (en) | 2009-08-21 | 2013-07-10 | Tdk株式会社 | Electronic component and manufacturing method thereof |
-
1992
- 1992-10-29 JP JP29106692A patent/JP2912776B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06140568A (en) | 1994-05-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080409 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20100409 |
|
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