JP2910071B2 - 通信システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ホームバスを用いる通信システムに関し、
特にホームバスコントローラより管理されるホームバス
の通信システムに関する。

〔従来の技術〕

従来この種の通信装置を含むホームバスシステムのブ
ロック図は、第７図に示される。これは、ホームバスコ
ントローラ1aと、複数の通信装置10a,10b,10c…と、ホ
ームバス３とを備え、ホームバスコントローラ1aと複数
の通信装置10a,10bとはホームバス３を介して接続され
ている。

通信装置10aは、ホームバスからの出力端子４とレシ
ーバ５とCPU6とドライバ８とホームバスへの出力端子９
とを有し、ホームバス３からの出力端子４はレシーバ５
の入力に接続され、レシーバ５の出力はCPU6の入力に接
続され、CPU6の出力はドライバ８の入力に接続され、ド
ライバ８の出力がホームバスへの出力端子９に接続され
ている。

ホームバスコントローラ1aは、各通信装置10a,10b,10
c,…の通信動作を管理するために、初期動作等で各通信
装置10a,10b…のステータスを読出す必要がある。第８
図は、その時のホームバスコントローラ1aと各通信装置
10a,10b…の通信シーケンスは、第８図に示される。

はじめに、ホームバスコントローラ1aは同報の通信機
能を用いて各通信装置10a,10b,10c…に対してステータ
スの送信を要求する通信フレームを送信する（第８図
）。すると、通信装置10aは、ホームバスからの入力
端子４より通信フレームを入力し、レシーバ５で論理デ
ータに変換してCPU6に出力し、CPU6で通信フレームの内
容を解析する。このCPU6は、通信フレームの内容が、ホ
ームバスコントローラ1aからの各通信装置10a,10b…に
対してステータスの送信を要求するものであることを識
別する。そしてCPU6はホームバスコントローラ1aに対し
て通信装置10aのステータスを送信する通信フレームを
構成して、ドライバ８に出力する。このドライバ８はホ
ームバス３への出力端子９を介してCPUからの通信フレ
ームをホームバス３に送出する（第８図）。

他の通信装置10b,10c…も同様にホームバスコントロ
ーラ1aから各通信装置10a,10b,10c…に対してステータ
スの送信を要求する通信フレームを受信し（第８図
）、ホームバスコントローラ1aに対してステータスを
送信する（第８図，…）。

〔発明が解決しようとする課題〕

上述した従来のホームバスを用いた通信装置は、ホー
ムバスコントローラからのステータスを要求する通信フ
レームに対して、通信装置が個々にステータスを返送し
ているので、通信装置の数が多い場合には、ホームバス
コントローラにステータスを返送する時間がかかり、通
信の効率が悪くなるという欠点がある。

本発明の目的は、このような欠点を除き、ステータス
の返送時間を短縮し通信効率を改善した通信装置を提供
することにある。

〔課題を解決するための手段〕

本発明の構成は、ホームバスコントローラと、このホ
ームバスコントローラより管理される複数の通信装置と
をホームバスにより接続した通信システムにおいて、前
記各通信装置には、前記ホームバスから入力した前記ホ
ームバスコントローラからの通信フレームを論理データ
に変換するレシーバと、このレシーバからの論理データ
を解析し前記通信フレームの内容が前記各通信装置から
一斉にステータスの送信を要求するものであればそのス
テータスを出力するCPUと、前記レシーバからの論理デ
ータを入力し、送信タイミング時に前記CPUからのステ
ータスを出力し、プログラム制御された一斉送信制御部
と、この一斉送信制御部からのステータスをドライブし
前記ホームバスに送出するドライバとを備え、前記一斉
送信制御部は、プログラムエリアに前記レシーバからの
論理データにより一斉にステータスを要求する通信フレ
ーム中のデータ送信の開始を表すスタートビットを検出
する第１の処理ルーチンと、この第１の処理ルーチンに
より検出されたスタートビットの数と前記通信装置のア
ドレス値とが一致したときに前記CPUからのステータス
を前記ドライバに出力する第２の処理ルーチンとを有す
ることを特徴とする。

また、一斉送信制御部が、プログラムエリアに前記レ
シーバからの論理データにより一斉にステータスを要求
する通信フレーム中のデータ送信の開始を表すスタート
ビットを検出する第１の処理ルーチンと、この第１の処
理ルーチンにより検出されたスタートビットの後に前記
通信装置のアドレスを前記ドライバに出力する第２の処
理ルーチンと、前記第１の処理ルーチンにより検出した
スタートビットの後に前記ドライバに出力した前記通信
装置のアドレスと前記レシーバからの論理データとを比
較し、これらが一致していれば前記CPUからのステータ
スを前記ドライバに出力する第３の処理ルーチンとを有
することもできる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図、第２図は第
１図に用いられるホームバスの制御ラインの通信フレー
ムの構成を示すフォーマット図である。この通信フレー
ムは、通信フレームの優先順位及び同様通信等を指定す
る優先モード11と、通信フレームの送信元のアドレスを
表す自己アドレス12と、通信フレームの送信先のアドレ
スを表す相手アドレス13と、通信フレームのデータ内容
を指定する制御コード14と、データフィールドのバイト
数を指定する電文長コード15と、通信フレームのデータ
部分であるデータフィールド16と、通信フレームの誤り
を検出するチェックコード17と、ダミーコード18と、送
信先に届いたかどうかを確認するためのアヌノリッシコ
ード19との各フィールドより構成される。

この場合、データフィールド16のサイズは、最大256
バイトまで可能な可変長であり、他のフィールドのサイ
ズは１バイトである。１バイトのデータは、１バイトの
データの送信の開始を表す１ビットのスタートビット20
と、１バイトのデータ21と、この１バイトのデータ21の
偶数パリティを生成する１ビットのパリティビット22と
１バイトのデータの終了を表す１ビットのストップビッ
ト23とより構成される。

第１図のブロック図において、ホームバスシステム
は、ホームバスコントローラ１と、アドレスが０から９
までの10台の通信装置2a,2b…2jとホームバス３とを有
し、ホームバスコントローラ１の入力と出力及び複数の
通信装置2a,2b…2jの入力と出力は、ホームバス３に接
続された構成になっている。

また、この通信装置2aは、ホームバスからの入力端子
４と、レシーバ５と、CPU6と、一斉送信制御部７と、ド
ライバ８と、ホームバスへの出力端子９とを有し、ホー
ムバス７からの入力端子４はレシーバ５の入力に接続さ
れ、レシーバ５の出力は、CPU6の入力と一斉送信制御部
７の入力に接続され、CPU6の出力は一斉送信制御部７の
入力に接続され、一斉送信制御部７の出力はドライバ８
の入力に接続され、ドライバ８の出力はホームバスへの
出力端子９に接続されている。

第３図は第１図の一斉送信制御部７のプログラムエリ
アに有する処理ルーチンのフロー図である。一斉送信制
御部の処理ルーチンは、カウント値ｉを初期設定する処
理ルーチン51と、データフィールド16のスタートビット
20を検出する処理ルーチン52と、スタートビット20を検
出後カウント値ｉと通信装置2aのアドレスが一致すると
きにCPU6からのステータスをドライバ８に出力し、一致
しないときにカウントを行う第２の処理ルーチン53とか
ら構成される。

次に、通信装置2a,2b…2jの動作について説明する。

ホームバスコントローラ１は、第２図のホームバスの
通信フレーム中の優先コード11を一斉に送信を表すコー
ドに設定し、自己アドレス12をホームバスコントローラ
１のアドレスに設定し、相手アドレス13を通信装置2a,2
b…2jの中の任意のアドレスに設定し、制御コード14を
データフィールド16の内容がステータスであることを表
すコードに設定し、電文長コード15を通信装置2a,2b…2
jの台数である10バイトに設定し、通信フレームをホー
ムバス３に送出する。また、ホームバスコントローラ１
は、データフィールド16ではスタートビット20のみをホ
ームバス３に送出する。

通信装置2aは、ホームバスの入力端子４より通信フレ
ームを入力し、レシーバ５で論理データに変換して、CP
U6と一斉送信制御部７に出力する。CPU6は、レシーバ５
からの論理データより通信フレームを解析し、通信フレ
ームの内容が各通信装置2a,2b…2jから一斉にホームバ
スコントローラ１に対してステータスの送信を要求する
ものであることを識別し、一斉送信制御部７にステータ
スを出力する。

一斉送信制御部７は、カウント値ｉを０に初期化し
（処理ルーチン51），レシーバ５からの論理データより
データフィールド16のスタートビット20を検出し、この
スタートビット20が出力されるのを待ち（第１の処理ル
ーチン52），カウント値ｉと通信装置2aのアドレスを比
較し、これらが一致していればCPU6からのステータスを
ドライバ８に出力し、これらが一致していなければカウ
ント値ｉを１つ増し、再処理ルーチン51を実行する（第
２の処理ルーチン53）。この場合、通信装置2aのアドレ
スは０であるため、CPU36からの通信装置2aはデータフ
ィールド16の始めてのスタートビット20を検出後、ドラ
イバ８に出力される。

一斉送信制御部７から出力されたステータスは、ドラ
イバ８とホームバスへの出力端子９を介してホームバス
３に送出される。他の通信装置2b…32jも同様に動作す
ることにより、通信フレームのデータフィー八ウド16
は、第４図に示すように、アドレスが０の通信装置2aよ
り順にアドレスが９の通信装置2jまでのステータスより
構成される。

そのため、ホームバスコントローラ１は、一通信フレ
ームで10台の通信装置2a,2b…2jのステータスを知るこ
とができ、従来のホームバスコントローラ1aが10台の通
信装置のステータスを受信するまでの時間が約200ms要
していたのに対し、本実施例ではそれが約30msに短縮さ
れる。

また、ホームバスシステムでは通信装置のアドレスは
０から255までの256通り選択することができ、また一通
信フレーム内で送信可能なデータは、最大256バイトで
あるため、本実施例の通信装置を含むホームバスシステ
ムでは、全ての通信装置のステータうを一通信フレーム
で送信することが可能となる。

第５図は本発明の第２の実施例を説明する一斉送信制
御部のプログラムエリアに格納する処理ルーチンのフロ
ー図であり、そのシステム構成は第１図と同じである。
第５図において、データフィールド16のスタートビット
20を検出する第１の処理ルーチン61と、スタートビット
20を検出後通信装置2aのアドレスをドライバ８に出力す
る第２の処理ルーチン62と、データフィールド16のスタ
ートビット20を検出する第３の処理ルーチン63と、スタ
ートビット20を検出後ドライバ８に出力したアドレスと
レシーバ５からの入力データを比較しこれが一致してい
ればCPU6からのステータスをドライバ８に出力し、それ
が一致していなければ第１の処理ルーチン61を実行する
第４の処理ルーチン64とから構成される。

次に、通信装置2a,2b…2jの動作について説明する。
はじめに、ホームバスコントローラ１は、第１の実施例
と同様にホームバスコントローラ１に対して、各通信装
置2a,2b…2jから一斉にステータスの送信を要求する通
信フレームを送信すると、通信装置2aは、ホームバスか
らの入力端子４とレシーバ５を介してCPU6に入力し、CP
U6で通信フレームを解析し、この解析結果一斉送信制御
部７にステータスを出力する。

一斉送信制御部７は、レシーバ５からの論理データよ
りデータフィールド16のスタートビット20が出力される
のを待ち（処理ルーチン61），通信装置2aのアドレスを
ドライバ８に出力し（処理ルーチン63），データフィー
ルド16のスタートビット20出力されるのを待つ（処理ル
ーチン63）。そして、一斉送信制御部７は、先にドライ
バ８に出力しホームバス３に送信された通信装置2aのア
ドレスが他の通信装置2b…2jより送信されたデータとホ
ームバス３上で競合してこの競合に負けたか否かを調べ
る。

ホームバスシステムでは、論理「０」のデータと論理
「１」のデータがホームバス３上に競合した場合、論理
「０」のデータが優先されて論理「０」になるため、ド
ライバ８に出力した通信装置2aのアドレスとレシーバ５
からの入力データとを比較し、これらが一致しなければ
競合に負けたことになる。この競合に負けていなけれ
ば、一斉送信制御部７はCPU6からのステータスをドライ
バ８に出力し、その競合に負けていれば再度第１の処理
ルーチン61を実行する。

一斉送信制御部７からドライバ８に出力された通信装
置2aのアドレスとステータスとはホームバスへの出力端
子９を介してホームバス３に送出される。

他の通信装置2b…2jも同様に動作を行うことにより、
通信フレームのデータフィー八ウド16は、第６図に示す
ように、通信装置のアドレスが競合に優先される通信装
置（2aが最も優先され2jが最下位にあるとする）よりア
ドレスとステータスの組合せで構成される。

本実施例では、各通信装置のアドレスの値が０より順
番に並んでいないシステムにおいて、各通信装置のステ
ータスを効率よく送信することができる。

〔発明の効果〕

以上説明したように、本発明の通信装置は、一通信フ
レーム中で各通信装置が一斉にステータスを送信するの
を生後する一斉送信制御部を有することにより、ホーム
バスコントローラから各通信装置へのステータスの送信
要求に対して、各通信装置は一通信フレームでステータ
スを返送することが可能となり、その返送時間を短縮す
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の通信装置を含むホームバス
システムのブロック図、第２図は第１図のホームバスに
用いられる通信フレームのフォーマット図、第３図は第
１図の一斉送信制御部の有する処理ルーチンのフロー
図、第４図は第３図におけるデータフィールドの構成
図、第５図は本発明の第２の実施例のシステムに用いら
れる一斉送信制御部の有する処理ルーチンのフロー図、
第６図は第５図におけるデータフィールドの構成図、第
７図は従来の通信装置を含むホームバスシステムの一例
のブロック図、第８図は第７図のホームバスシステムの
通信シーケンス図である。 1,12……ホームバスコントローラ、2a,2b…2j,10a,10b,
10c…通信装置、３……ホームバス、４……ホームバス
からの入力端子、５……レシーバ、６……CPU、７……
一斉送信制御部、８……ドライバ、９……ホームバスへ
の出力端子、11……優先コード、12……自己アドレス、
13……相手アドレス、14……制御コード、15……電文長
コード、16……データフィールド、17……チェックコー
ド、18……ダミー、19……アヌノリッジコード、20……
スタートビット、21……データ（１バイト）、22……パ
リティビット、23……ストップビット、51〜53,61〜64
……処理ルーチン。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ホームバスコントローラと、このホームバ
   スコントローラより管理される複数の通信装置とをホー
   ムバスにより接続した通信システムにおいて、前記各通
   信装置には、前記ホームバスから入力した前記ホームバ
   スコントローラからの通信フレームを論理データに変換
   するレシーバと、このレシーバからの論理データを解析
   し前記通信フレームの内容が前記各通信装置から一斉に
   ステータスの送信を要求するものであればそのステータ
   スを出力するCPUと、前記レシーバからの論理データを
   入力し、送信タイミング時に前記CPUからのステータス
   を出力し、プログラム制御された一斉送信制御部と、こ
   の一斉送信制御部からのステータスをドライブし前記ホ
   ームバスに送出するドライバとを備え、 前記一斉送信制御部が、プログラムエリアに前記レシー
   バからの論理データにより一斉にステータスを要求する
   通信フレーム中のデータ送信の開始を表すスタートビッ
   トを検出する第１の処理ルーチンと、この第１の処理ル
   ーチンにより検出されたスタートビットの数と前記通信
   装置のアドレス値とが一致したときに前記CPUからのス
   テータスを前記ドライバに出力する第２の処理ルーチン
   とを有することを特徴とする通信システム。
2. 【請求項２】ホームバスコントローラと、このホームバ
   スコントローラより管理される複数の通信装置とをホー
   ムバスにより接続した通信システムにおいて、前記各通
   信装置には、前記ホームバスから入力した前記ホームバ
   スコントローラからの通信フレームを論理データに変換
   するレシーバと、このレシーバからの論理データを解析
   し前記通信フレームの内容が前記各通信装置から一斉に
   ステータスの送信を要求するものであればそのステータ
   スを出力するCPUと、前記レシーバからの論理データを
   入力し、送信タイミング時に前記CPUからのステータス
   を出力し、プログラム制御された一斉送信制御部と、こ
   の一斉送信制御部からのステータスをドライブし前記ホ
   ームバスに送出するドライバとを備え、 前記一斉送信制御部が、プログラムエリアに前記レシー
   バからの論理データにより一斉にステータスを要求する
   通信フレーム中のデータ送信の開始を表すスタートビッ
   トを検出する第１の処理ルーチンと、この第１の処理ル
   ーチンにより検出されたスタートビットの後に前記通信
   装置のアドレスを前記ドライバに出力する第２の処理ル
   ーチンと、前記第１の処理ルーチンにより検出したスタ
   ートビットの後に前記ドライバに出力した前記通信装置
   のアドレスと前記レシーバからの論理データとを比較
   し、これらが一致していれば前記CPUからのステータス
   を前記ドライバに出力する第３の処理ルーチンとを有す
   ることを特徴とする通信システム。