JP2908806B2 - 信号発生回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえばインバータ回路を有する空気調和
装置に使用されるコンプレッサまたはステッピングモー
タなどのパルス幅変調（PWM）信号によって制御される
モータなどの回転を制御するためなどに好適に実施され
る信号発生回路に関する。

従来の技術 従来から、ステッピングモータや３相交流モータなど
の回転を制御するためにいわゆるワンチップマイクロコ
ンピュータなどの信号発生回路が用いられている。第12
図は、従来技術の信号発生回路１を使用してコンプレッ
サ12の制御を行う構成を示すブロック図である。信号発
生回路１はデータバス２を介して接続されるレジスタ
４、リードオンリメモリ（ROM）５、制御回路（CPU）
３、内部タイマ６および入出力用のレジスタ７を含んで
構成される。

ROM5には信号発生回路１の動作プログラムおよび波形
データが記憶されている。CPU3はこの動作プログラムに
したがって、レジスタ４に記憶されるデータなどを参照
してROM5から波形データを選択的に読出す。さらにレジ
スタ４に記憶されるデータに基づいてデータ変換などの
信号処理を施し、入出力用レジスタ７を介して外部に信
号を出力する。このとき、内部タイマ６によって発生さ
れる割込み信号がライン８を介してCPU3に与えられ、こ
れによって出力される信号のタイミングが制御される。

信号発生回路１から出力された信号は、遅延回路９お
よびホトカプラ10を介してトランジスタT1〜T6に与えら
れる。遅延回路９はトランジスタT1〜T6におけるターン
オフ時間を考慮して設けられており、ホトカプラ10は外
来ノイズが信号発生回路１に入力されることを防止して
いる。トランジスタT1,T2、トランジスタT3,T4およびト
ランジスタT5,T6はそれぞれ直列に接続されており、ト
ランジスタT1,T3,T5のコレタタには電源回路11からの電
源電圧が並列に与えられている。ホトカプラ10の出力信
号S1,▲▼はトランジスタT1,T2のベースにそれぞれ
与えられ、出力信号S2,▲▼はトランジスタT3,T4の
ベースにそれぞれ与えられ、出力信号S3,▲▼はト
ランジスタT5,T6のベースにそれぞれ与えられる。トラ
ンジスタT1,T2の接続部、トランジスタT3,T4の接続部お
よびトランジスタT5,T6の接続部における信号がラインl
a,lb,lcを介してそれぞれコンプレッサ12に与えられ
る。

コンプレッサ12はたとえば３相交流モータによって動
作され、等価的にコイル12a,12b,12cによって表すこと
ができる。コイル12a,12b,12cの一端部は相互に接続さ
れており、前述したラインla,lb,lcはコイル12a,12b,12
cの他端部にそれぞれ接続されている。

このようにしてコイル12a,12b,12cに３相交流が与え
られた場合に近い電圧降下が生じるようにラインla,lb,
lcに矩形波を導出することにより、コンプレッサ12にお
ける動作状態が制御される。

発明が解決しようとする課題 上記信号発生回路１を用いてコンプレッサ12の動作状
態を制御する場合には、信号発生回路１を動作させるた
めに、ROM5に記憶されるプログラムを作成する必要があ
る。このプログラムに従ってROM5からの波形データの読
出しや、この波形データの変換などのすべての動作が行
われるので、プログラム自体が大きくなり、ソフトウエ
ア作成の上でその負担が大きくなってしまうという問題
がある。しかも、プログラムの各サブルーチンなどを実
行するための時間やプログラムに含まれる各命令を実行
するための時間（サイクルタイム）によって出力される
信号の波形が微妙に変化する。したがってこの信号発生
回路１には、高精度のパルス波形を有する信号を発生す
ることができないという問題がある。

したがって本発明の目的は、上述した技術的課題を解
決し、プログラムの作成における負担を大幅に軽減し、
高精度のパルス波形を有する信号を発生することができ
る信号発生回路を提供することである。

課題を解決するための手段 本発明は、直流電源41に、複数のトランジスタTr1,Tr
2;Tr3,Tr4;Tr5,Tr6を介して負荷42を接続し、各トラン
ジスタTr1,Tr2;Tr3,Tr4;Tr5,Tr6を、一定の角度ずつ相
互に位相がずれるようなスイッチング信号を与えること
によってPWM制御し、負荷42に予め定める波形の交流電
力を供給するための信号発生回路21において、前記予め
定める波形の少なくとも30度分に対応する期間につい
て、各トランジスタTr1,Tr2;Tr3,Tr4;Tr5,Tr6に対応す
るスイッチング用のデータが、連続したアドレスに割り
当てられるメモリ領域内でアドレス指定されるメモリ素
子の特定ビットにそれぞれストアされるメモリ28と、前
記メモリ28から前記スイッチング用データを読み出すサ
ンプリング時間間隔が設定されるサンプリングレジスタ
SAMPと、前記メモリ領域の両端のアドレスをストアする
開始／終了レジスタSTRT,ENDと、前記サンプリングレジ
スタSAMPに設定されたサンプリング時間間隔毎に、前記
開始／終了レジスタSTRT,ENDの一方にストアされている
アドレスと他方にストアされているアドレスとの間のア
ドレスを連続的に発生するアドレス発生手段23,24と、
前記メモリ28から読み出されたスイッチング用のデータ
を、前記各トランジスタTr1,Tr2;Tr3,Tr4;Tr5,Tr6用に
切り換え可能に割り当て、また非反転または反転を切り
換えて導出可能なデータ変換手段30と、前記データ変換
手段30の出力信号の立ち上がりに遅延時間を設ける立ち
上がり遅延手段31と、前記アドレス発生手段23,24が発
生するアドレスの変化方向と、前記データ変換手段30が
割り当てるスイッチング用データの切り換えおよび非反
転または反転の切り換えとを、前記予め定める少なくと
も30度分に対応する期間毎に指定し、かつ、前記遅延時
間を設定する制御レジスタCONTとを含むことを特徴とす
る信号発生回路である。

作用 本発明に従えば、メモリ28には、負荷42をPWM制御し
て予め定める波形の交流電力を供給するためのスイッチ
ング用のデータが、少なくとも30度分に対応する期間に
ついて連続したアドレスに割り当てられるメモリ素子の
特定のビットにストアされている。制御レジスタCONTに
よって指定されるアドレスの変化方向で、サンプリング
レジスタSAMPに設定されたサンプリング時間間隔毎にア
ドレス発生手段23,24から発生されるアドレスに従って
読み出されるスイッチング用データは、制御レジスタCO
NTによって指定されるスイッチング用データの割り当て
の切り換えおよび非反転または反転の切り換えに従って
データ変換手段30によって少なくとも30度分に相当する
期間毎に合成される。これにより、１周期分全体の波形
に対応するスイッチング用データをメモリ28にストアし
ておく必要はなく、サンプリングレジスタSAMPに設定さ
れたサンプリング時間間隔でアドレス発生手段23,24か
ら正確にスイッチング用データを読み出してデータ変換
手段30によって１周期分の波形に合成することができ
る。

実施例 第１図は本発明の一実施例の信号発生回路21の構成を
示すブロック図であり、第２図は信号発生回路21を用い
てコンプレッサ42の動作状態を制御する場合の構成を示
すブロック図である。

第２図を参照して、信号発生回路21を動作させるため
のクロック信号はクロック信号発生回路39から端子T9を
介して与えられている。

この信号発生回路21から出力された信号は、ホトカプ
ラ40を介してトランジスタTr1〜Tr6に与えられる。この
ホトカプラ40は外来ノイズが信号発生回路21に入力され
ることを防止している。トランジスタTrl,Tr2、トラン
ジスタTr3,Tr4およびトランジスタTr5,Tr6はそれぞれ直
列に接続されており、トランジスタTrl,Tr3,Tr5のコレ
タタには電源回路41からの電源電圧が並列に与えられて
いる。ホトカプラ40の出力信号R1,▲▼はトランジ
スタTr1,Tr2のベースにそれぞれ与えられ、出力信号R2,
▲▼はトランジスタTr3,Tr4のベースにそれぞれ与
えられ、出力信号R3,▲▼はトランジスタTr5,Tr6の
ベースにそれぞれ与えられる。トランジスタTr1,Tr2の
接続部、トランジスタTr3,Tr4の接続部およびトランジ
スタTr5,Tr6の接続部における信号がラインLa,Lb,Lcを
介してそれぞれコンプレッサ42に与えられる。

コンプレッサ42はたとえば３相交流モータによって動
作され、等価的にコイル42a,42b,42cによって表すこと
ができる。コイル42a,42b,42cの一端部は相互に接続さ
れており、前述したラインLa,Lb,Lcはコイル42a,42b,42
cの他端部にそれぞれ接続されている。

このようにしてコイル42a,42b,42cに３相交流が与え
られた場合に近い電圧降下が生じるようにラインLa,Lb,
Lcに矩形波を導出することにより、コンプレッサ42にお
ける動作状態が制御される。

なおホトカプラ40はたとえばホトダイオードとホトト
ランジスタとから成り、出力電圧が入力電圧とは反転す
るので、第２図においては反転器の記号を用いて表して
ある。

以下、第１図を参照して信号発生回路21の構成につい
て説明する。この信号発生回路21はアドレス指定手段35
と波形データが記憶されるリードオンリメモリ（ROM）2
8と、信号処理手段36と複数のレジスタとを含んで構成
される。なお複数のレジスタについてはそのレジスタ名
と同一の参照符を用いて表す。これらのレジスタは、図
示しないアドレスバスおよびデータバスを介して中央処
理回路（CPU）34に接続されている。各レジスタのアド
レスとレジスタ名は第１表に示される。

アドレス指定手段は、たとえば論理積回路22、アップ
カウンタ23、アドレス信号発生回路24、一致判定回路26
およびマルチプレクサ27を含んで構成されている。前述
したクロック信号発生回路39によって発生されたたとえ
ば4MHzのクロック信号は端子T9を介して論理積回路22の
一方の入力端子に与えられる。またレジスタCONTの第７
ビットはスタートフラグとなっており、この第７ビット
の論理値が論理積回路22の他方の入力端子に与えられ
る。

たとえば10ビット構成のアップカウンタ23にはレジス
タSAMPの値が初期値としてセットされ、前記論理積回路
22からの出力によって計数動作を行う。このアップカウ
ンタ23がオーバフローしたときに、たとえばハイレベル
となる信号はアドレス信号発生回路24に与えられる。こ
のアドレス信号発生回路24は、たとえば13ビットのアッ
プダウンカウンタなどであって、アップカウンタ23から
の信号の立上りで計数動作を行う。その計数動作の動作
態様はデコーダ29からの制御信号に基づいて後述するよ
うに設定される。

アドレス信号発生回路24の初期値は、マルチプレクサ
27から与えられる。このマルチプレクサ27は、レジスタ
STRTおよびレジスタENDに記憶される値を後述するデコ
ーダ29からの信号によって選択して前記アドレス信号発
生回路24に出力する。マルチプレクサ27からの出力は一
致判定回路26にも与えられる。この一致判定回路26は、
マルチプレクサ27から導出されるデータと、アドレス信
号発生回路24から出力されるアドレス信号とを比較し、
両者が一致したときに、たとえばハイレベルとなる信号
を出力する。

レジスタCNT12は、たとえば「０」〜「11」までを計
数するカウンタであって、一致判定回路26からの一致判
定信号に基づいて計数動作を行う。このときレジスタCO
NTの第４ビットが「０」である場合には、切換えスイッ
チ25は、第１図とは異なり、共通接点が下側の個別接点
に導通しており、レジスタCONTの第６ビットおよび第５
ビットによってそのカウントアップ数が設定される。ま
たレジスタCONTの第４ビットが「１」である場合には、
切換えスイッチ25は、第１図のように共通接点を上側の
個別接点に導通し、レジスタCNT12は、カウンタとして
使用されず、CPU34によって任意の値が設定される。

レジスタCNT12に記憶されるデータはデコーダ29によ
ってデコードされ、この数値に基づいてアドレス信号発
生回路24におけるアドレスの指定態様、マルチプレクサ
27における導出データの選択態様およびデータ変換回路
30におけるデータの変換態様が設定される。

なお、レジスタCONTの第４ビットが「０」である場
合、すなわちレジスタCNT12がカウンタとして使用され
ている場合には、スイッチ25によってレジスタCNT12が
オーバフローしたときに、たとえばハイレベルとなる信
号がライン38に導出される。また、レジスタCONTの第４
ビットが「１」である場合には、スイッチ25によって一
致判定回路26からの信号がライン38に導出される。ライ
ン38の信号は、CPU34に割込み信号として与えられる。
レジスタCONTの第４ビットが「１」である場合には、こ
の割込み信号による割込み処理でレジスタCONTの第３ビ
ット〜第０ビットに所望の数値が設定される。またライ
ン38の信号は、１バイトカウンタであるレジスタCNTFF
にも与えられ、これによってCPU34には256周期の信号発
生毎に割込み信号が与えられる。

ROM28は、たとえば8Kバイト×３ビツト構成のリード
オンリメモリであって、アドレス信号発生回路24から出
力されるアドレス信号によって指定されたアドレスの３
ビツトのデータをそれぞれ波形データDa,Db,Dcとして信
号処理手段36に出力する。

信号処理手段36はデータ変換回路30と立上り遅延回路
31と出力回路32とを含んで構成される。ROM28からの波
形データDa,Db,Dcはデータ変換回路30に与えられる。デ
ータ変換回路30は前述したデコーダ29からの信号に基づ
いてデータの変換を行い、信号Ea,▲▼、Eb,▲
▼,Ec,▲▼を立上り遅延回路31に出力する。立上り
遅延回路31はこれらの信号Ea〜Ec,▲▼〜▲▼
の立上りをレジスタCONTによって設定される遅延時間ｄ
だけ遅延し、信号Fa〜Fc,▲▼〜▲▼として出
力回路32に出力する。出力回路32は、この信号Fa〜Fc,
▲▼〜▲▼に基づいて、前述したホトカプラ40
を駆動するために、20mAの吸込み電流で、前述したコン
プレッサ42を制御するための信号Pa〜Pc,▲▼〜▲
▼を、端子T1〜T6を介して出力する。なお、外部か
ら端子T7を介してラッチ回路33に停止信号を送出するこ
とによって前記出力回路32の出力動作を停止することが
できる。また、この停止信号は、CPU34への割込み信号
となる。

以下、第３図のフローチャートを参照して信号発生回
路21における動作を簡単に説明する。信号発生回路21か
らコンプレッサ42の制御を行うための信号を発生するに
先立って、ステップn1で信号発生回路21の各レジスタ群
に記憶される数値が設定される。次にステップn2で、レ
ジスタに記憶される数値に基づいてアドレス指定手段35
によってROM28のアドレスが指定される。これによって
ステップn3でそのアドレスの波形データDa,Db,Dcが出力
され、信号処理手段36によって読出される。

ステップn4において、信号処理手段36は、この波形デ
ータDa,Db,Dcに信号処理を施し、ステップn5で信号処理
の結果を出力信号Pa、〜Pc,▲▼〜▲▼として
出力する。

次にステップn6でマルチプレクサ27によって導出され
ている信号と、アドレス信号発生回路24から出力されて
いるアドレス信号とが一致するか否かが判断される。一
致していない場合には、アドレス信号発生回路24から出
力されるアドレス信号がインクリメントまたはデクリメ
ントされ、前述したステップn2に戻る。ステップn6にお
ける判断が肯定である場合には、レジスタCONTの第４ビ
ットの論理値によって処理動作が分岐する。この論理値
が「０」である場合には、レジスタCNT12を使用してカ
ウント動作が行われる。このときのカウントアップ数は
前述したようにレジスタCONTの第５ビットおよび第６ビ
ットによって設定される。

この後ステップn9においてレジスタCNT12における計
数値が所定の値、すなわち12以上であるか否かが判断さ
れる。この判断が否定である場合にはアドレス信号発生
回路24から出力されるアドレス信号の初期値が再び設定
され、前述したステップn2に戻る。またこの判断が肯定
である場合には後述するステップn11に移る。

ステップn7において、レジスタCONTの第４ビットの値
が「１」である場合には、ステップn11において割込み
が発生され、CPU34は割込み処理ルーチン内でレジストC
NT12に所望の値を設定することができる。

この割込み信号によってレジスタCNTFFのカウントア
ップ動作が行われ、ステップn13でレジスタCNTFFの計数
値が予め定めた値256以上であるか否かが判断される。
この判断が否定の場合には、アドレス信号発生回路24か
ら発生されるアドレス信号が再び設定されて前述したス
テップn2に戻る。またこの判断が肯定である場合には、
ステップn14に移って割込み信号が発生される。

なお本実施例ではCPU34は割込み信号が入力されるこ
とによって所定の割込み動作を行うように構成すること
ができる。

このようにして信号処理手段36からはコンプレッサ42
の動作状態を制御するための信号Pa〜Pc,▲▼〜▲
▼が出力される。

以下、信号発生回路21における各動作について詳細に
説明する。

サンプリング時間の設定 信号発生回路21では、ROM28から波形データを読出す
時間間隔（以下、サンプリング時間という）をレジスタ
SAMPに設定される数値に基づいて変更することができ
る。レジスタSAMPはアドレス番号FF25h（「ｈ」は16進
表示であることを表す）およびアドレス番号FF26hで指
定される記憶領域から成り、各ビットの意味は第２表に
示されるとおりである。

すなわちアドレス番号FF25hはサンプリング時間を表
すデータの下位８ビットを表し、アドレス番号FF26hの
下位２ビットはサンプリング時間を表すデータの上位２
ビットを表す。したがってサンプリング時間を表すデー
タは00h〜3FFhまでの値を取ることができる。この値が
アップカウンタ23の初期値となる。

アップカウンタ23は最大4MHzのクロック信号によって
計数動作を行うので、サンプリングタイムは00h〜3FFh
に対応して256μ秒から0.25μ秒まで0.25μ秒毎に選択
することができる。なおサンプリング時間を表すデータ
が00hのときにはサンプリング時間は256μ秒となる。

またアドレス番号FF26hの第７ビットはアップカウン
タセットフラグとなっており、論理値「１」が設定され
ると、前記サンプリング時間を表すデータがアップカウ
ンタ23に初期値として設定される。初期値として設定さ
れた後にはこのアップカウンタセットフラグは「０」と
される。

波形データの作成 アップカウンタ23からの信号の立上り毎にアドレス信
号発生回路24はROM28にアドレス信号を出力する。このR
OM28に記憶される波形データは以下に説明するようにし
て作成され、予め記憶されている。

３相交流モータには、第４図に示されるような相互に
位相が120度だけ異なる３つの正弦波が個別的に与えら
れる。３相交流モータの回転数はこれらの正弦波の周波
数によって制御される。たとえば第４図において、時間
θ１で示される30度分の波形データを作成する場合につ
いて説明する。第５図は、第４図の時間θ１における３
相支流の波形を示す波形図である。波形データは３相交
流を構成する３本の正弦波１〜l3と三角波形l4との比
較によって作成される。

すなわち時間θ１をさらに、たとえば16に時分割し、
各時刻t0〜t15における正弦波１〜l3と三角波l4との
大きさを比較する。正弦波１と三角波l4との比較によ
って波形データDaが作成され、正弦波l2と三角波l4との
比較によって波形データDbが作成され、さらに正弦波l3
と三角波l4との比較によってデータDcが作成される。つ
まり各時刻t0〜t15において、正弦波１〜l3の値が三
角波l4の値以下である場合には、波形データの論理値は
「０」となり、正弦波１〜l3の値が三角波l4の値を越
える場合には波形データの論理値は「１」となる。この
ようにして作成された30度分の波形データDa〜Dcは第３
表に示される。

後述するように30度分の波形データから１周期分の信
号を発生する場合には、30度分の波形データに後述する
ようなデータ変換が施され、一周期に亘る波形データが
得られる。たとえば第３表に示される30度分の波形デー
タDaからはデータ変換によって第４表に示される波形デ
ータが作成される。

第４表において波形データ−Daは波形データDaの時系
列的に並ぶ各論理値を逆方向にしたものであり、アドレ
スの指定方向を逆方向に更新させて指定することにより
得ることができる。また波形データ▲▼は波形デー
タDaを反転することによって得ることができる。

波形データの変換 ROM28から出力される波形データDa〜Dcは、レジスタC
ONT、CNT12に設定される数値によって複数態様で変換さ
れる。レジスタCONTの内容は第５表に示される。

レジスタCONTの第０ビット〜第３ビットは後述するよ
うな遅延時間ｄを設定するために使用される。また第４
ビットは前述したようにレジスタCONT12をカウンタとし
て使用するか否かを選択するための選択フラグとなって
いる。

第５ビットおよび第６ビットは波形データの種類を選
択するために設けられる。なお第７ビットはスタートフ
ラグとなっており、論理値「０」のときにはこの信号発
生回路21からの信号の出力が停止される。このスタート
フラグが「０」から「１」に変化したときレジスタCNT1
2および後述するレジスタCNTFFは初期値「０」に設定さ
れ、前述したレジスタSTRT,END,SAMPの最上位ビットは
リセットされる。

レジスタCNT12の第３ビット〜第０ビットは波形デー
タの変換態様を設定するために設けられており、前述し
たレジスタCONTの第４ビットが「１」である場合には、
CPU34から任意の数値（０〜11）を設定することができ
る。レジスタCNT12の第３ビット〜第０ビットの値とデ
ータの変換態様との関係は、後述するように第７表に示
されている。

またレジスタCONTの第４ビットが「０」の場合には、
このレジスタCNT12の第３ビット〜第０ビットはカウン
タとして使用される。レジスタCONTの第６ビットおよび
第５ビットの数値とレジスタCNT12におけるカウントア
ップ数との関係は第６表に示される。

以下、レジスタCONTの第６ビット〜第４ビットの数値
毎に波形データの変換について詳述する。

（ａ）レジスタCONTの第６ビット〜第４ビットが「00
0」の場合 レジスタCONTの第６ビット〜第４ビットが「000」で
ある場合には30度分の波形データから１周期の出力信号
が生成される。このときレジスタCNT12はカウントアッ
プ数が「１」に設定され、「０」から「11」までカウン
トアップ数「＋１」で順次計数動作を行う。これによっ
て30度分の波形データDa〜Dcは１周期において12回読出
されることになる。

またデコーダ29からアドレス信号発生回路24およびマ
ルチプレクサ27にはレジスタCNT12の第０ビットに基づ
いて信号が導出される。したがってレジスタCNT12の第
０ビットが「０」である場合には、マルチプレクサ27は
まずレジスタSTRTに記憶される数値を導出する。これに
よってアドレス信号発生回路24の初期値はレジスタSTRT
に記憶される数値となる。またアドレス信号発生回路24
はデコーダ29からの信号によってアップカウンタとして
機能し、順次アドレス値をインクリメントしながら指定
することになる。このときマルチプレクサ27はレジスタ
ENDを導出するように切換わり、一致判定回路26ではア
ドレス信号発生回路24からのアドレス信号とレジスタEN
Dに記憶される数値とを比較する。この場合にはアドレ
ス信号発生回路24によって、たとえば16回アドレスが指
定されると、一致判定回路26の出力はたとえばハイレベ
ルに変わる。

またレジスタCNT12の第０ビットが「１」である場合
には、マルチプレクサ27はまずレジスタENDに記憶され
る数値をアドレス信号発生回路24に導出する。この場合
にはデコーダ29からの制御信号によってアドレス信号発
生回路24はダウンカウンタとして機能する。アドレス信
号発生回路24によって16回アドレスが指定されると、マ
ルチプレクサ27から切換えられて導出されているレジス
タSTRTの数値とアドレス信号発生回路24からのアドレス
信号とが一致し、一致判定回路26の出力がハイレベルに
なる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第７表に示される。

すなわち角度θa1においては、レジスタCNT12に記憶
される値が「０」であるから、波形データDa〜Dcがその
まま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転し
たデータである。また角度θa2においては、レジスタCN
T12の値は「１」であるから、波形データDcが波形デー
タEaとして出力され、波形データDbが波形データEbとし
て出力され、波形データDaが波形データEcとして出力さ
れる。

このように各角度θa1〜θa12においては第７表に示
されるようにデータ変換回路30は披形データDa〜Dcおよ
び波形データ▲▼〜▲▼を波形データEa〜Ecお
よび波形データ▲▼〜▲▼として導出するので
あるが、デコーダ29からのデータに基づいて異なる態様
で導出する。

このようにしてデータ変換回路30によって30度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータの変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第６図に示さ
れる三相交流を構成する正弦波1a〜1cに近い電圧降
下が生じる。なお第６図において、正弦波1a〜1cは
波形データEa〜Ecに個別的に対応している。

（ｂ）レジスタCONTの第６ビット、第４ビットが「01
0」の場合 レジスタCONTの第６ビット〜第４ビットが「010」で
ある場合には、60度分の波形データから１周期の出力信
号が生成される。このときレジスタCNT12はカウントア
ップ数が「＋２」に設定され、「０」から「10」までカ
ウントアップ数「＋２」で順次計数動作を行う。これに
よって60度分の波形データDa〜Dcは１周期において６回
読出されることになる。したがってレジスタCNT12の数
値は常に偶数であり、その第０ビットが「０」であるか
ら、マルチプレクサ27はまずレジスタSTRTに記憶される
数値を導出する。これによってアドレス信号発生回路24
の初期値はレジスタSTRTに記憶される数値となる。また
アドレス信号発生回路24はデコーダ29からの信号によっ
てアップカウンタとして機能し、順次アドレス値をイン
クリメントしながら指定することになる。このときマル
チプレクサ27はレジスタENDを導出するように切換わ
り、一致判定回路26ではアドレス信号発生回路24からの
アドレス信号とレジスタANDに記憶される数値とを比較
する。この場合にはアドレス信号発生回路24によって、
たとえば32回アドレスが指定されると、一致判定回路26
の出力はたとえばハイレベルに変わる。

このようにしてROM28から出力される波形データDa〜D
cには、データ変換回路30によってデータの変換が施さ
れる。すなわちデコーダ29からはレジスタCNT12の第３
ビット〜第０ビットのデータが導出され、これに基づい
て前述したようにデータの変換が施される。データ変換
回路30における変換態様は第８表に示される。

すなわち角度θb2においては、レジスタCNT12に記憶
される値が「０」であるから、波形データDa〜Dcがその
まま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転し
たデータである。また角度θb2においては、レジスタCN
T12の値は「２」であるから波形データ▲▼が波形
データEaとして出力され、波形データ▲▼が波形デ
ータEbとして出力され、波形データ▲▼が波形デー
タEcとして出力される。

このように各角度θb1〜θb6においては第８表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を波形データEa〜Ecおよ
び波形データ▲▼〜▲▼として導出するのであ
るが、デコーダ29からのデータに基づいて異なる態様で
導出する。

このようにしてデータ変換回路30によって60度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータの変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第７図に示さ
れる三相交流を構成する正弦波l2a〜l2cに近い電圧降下
が生じる。なお第７図において、正弦波l2a〜l2cは波形
データEa〜Ecに個別的に対応している。

（ｃ）レジスタCONTの第６ビット〜第４ビットが「10
0」の場合 レジスタCONTの第６ビット〜第４ビットが「100」で
ある場合には、120度分の波形データから１周期の出力
信号が生成される。このときレジスタCNT12はカウント
アップ数が「＋４」に設定され、「０」から「８」まで
カウントアップ数「＋４」で順次計数動作を行う。これ
によって120度分の波形データDa〜Dcは１周期において
３回読出されることになる。したがってレジスタCNT12
の数値は常に偶数であり、その第０ビットが「０」であ
るから、マルチプレタサ27はまずレジスタSTRTに記憶さ
れる数値を導出する。これによってアドレス信号発生回
路24の初期値はレジスタSTRTに記憶される数値となる。
またアドレス信号発生回路24はデコーダ29からの信号に
よってアップカウンタとして機能し、順次アドレス値を
インクリメントしながら指定することになる。このとき
マルチプレクサ27はレジスタENDを導出するように切換
わり、一致判定回路26ではアドレス信号発生回路24から
のアドレス信号とレジスタANDに記憶される数値とを比
較する。この場合にはアドレス信号発生回路24によっ
て、たとえば64回アドレスが指定されると、一致判定回
路26の出力はたとえばハイレベルに変わる。

このようにしてROM28から出力される波形データDa〜D
cには、データ変換回路30によってデータの変換が施さ
れる。すなわちデコーダ29からはレジスタCNT12の第３
ビット〜第１ビットのデータが導出され、これに基づい
て前述したようにデータの変換が施される。データ変換
回路30における変換態様は第９表に示される。

すなわち角度θc1においては、レジスタCNT12に記憶
される値が「０」であるから、波形データDa〜Dcがその
まま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転し
たデータである。また角度θc2においては、レジスタCN
T12の値は「４」であるから、波形データDcが波形デー
タEaとして出力され、波形データDaが波形データEbとし
て出力され、波形データDbが波形データEcとして出力さ
れる。

このように各角度θc1〜θc3においては、第９表に示
されるようにデータ変換回路30は波形データDa〜Dcおよ
び波形データ▲▼〜▲▼を波形データEa〜Ecお
よび波形データ▲▼〜▲▼として導出するので
あるが、デコーダ29からのデータに基づいて異なる態様
で導出する。

このようにしてデータ変換回路30によって120度分の
波形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータの変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第８図に示さ
れる三相交流を構成する正弦波l3a〜l3cに近い電圧降下
が生じる。なお第８図において、正弦波l3a〜l3cは波形
データEa〜Ecに個別的に対応している。

（ｄ）レジスタCONTの第４ビットが「１」の場合（90度
分の波形データがROM28に記憶されている場合） レジスタCONTの第４ビットが「１」である場合には、
任意の角度分の波形データから１周期の出力信号が生成
される。以下、90度分の波形データから１周期の出力信
号が生成される場合について説明する。このときレジス
タCNT12には、第10表に示されるような数値が各角度θd
1〜θd4において設定される。このレジスタCNT12の数値
が偶数、すなわち第０ビットが「０」である場合には、
マルチプレクサ27はまずレジスタSTRTに記憶される数値
を導出する。これによってアドレス信号発生回路24の初
期値はレジスタSTRTに記憶される数値となる。またアド
レス信号発生回路24はデコーダ29からの信号によってア
ップカウンタとして機能し、順次アドレス値をインクリ
メントしながら指定することになる。このときマルチプ
レクサ27はレジスタENDの数値を導出するように切換わ
り、一致判定回路26ではアドレス信号発生回路24からの
アドレス信号とレジスタANDに記憶される数値とを比較
する。この場合にはアドレス信号発生回路24によって所
定の回数だけアドレスが指定されると、一致判定回路26
の出力はたとえばハイレベルに変わる。

またレジスタCNT12の第０ビットが「１」である場合
には、マルチプレクサ27はまずレジスタENDに記憶され
る数値をアドレス信号発生回路24に導出する。この場合
にはデコーダ29からの制御信号によってアドレス信号発
生回路24はダウンカウンタとして機能する。アドレス信
号発生回路24によって16回アドレスが指定されると、マ
ルチプレクサ27から切換えられて導出されているレジス
タSTRTの数値とアドレス信号発生回路24からのアドレス
信号とが一致し、一致判定回路26の出力がハイレベルに
なる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第10表に示される。

すなわち角度θd1においては、レジスタCNT12に記憶
される値が「０」であるから、波形データDa〜Dcがその
まま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転し
たデータである。また角度θd2においては、レジスタCN
T12の値は「５」であるから波形データDaが波形データE
aとして出力され、波形データDcが波形データEbとして
出力され、波形データDbが波形データEcとして出力され
る。

このように各角度θd1〜θd4においては第10表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を波形データEa〜Ecおよ
び波形データ▲▼〜▲▼として導出するのであ
るが、デコーダ29からのデータに基づいて異なる態様で
導出する。

このようにしてデータ変換回路30によって90度分の波
形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータの変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第９図に示さ
れる三相交流を構成する正弦波l4a〜l4cに近い電圧降下
が生じる。なお第９図において、正弦波l4a〜l4cは波形
データEa〜Ecに個別的に対応している。

（ｅ）レジスタCONT第４ビットが「１」の場合（180度
分の波形データがROM28に記憶されている場合） レジスタCONT第４ビットが「１」であり、180度分の
波形データから１周期の出力信号が生成される場合につ
いて説明する。このときレジスタCNT12には、第11表に
示されるような数値が各角度θe1,θe2において設定さ
れる。このレジスタCNT12の数値は常に偶数であり、第
０ビットが「０」であるから、マルチプレクサ27はまず
レジスタSTRTに記憶される数値を導出する。これによっ
てアドレス信号発生回路24の初期値はレジスタSTRTに記
憶される数値となる。またアドレス信号発生回路24はデ
コーダ29からの信号によってアップカウンタとして機能
し、順次アドレス値をインクリメントしながら指定する
ことになる。このときマルチプレクサ27はレジスタEND
の数値を導出するように切換わり、一致判定回路26では
アドレス信号発生回路24からのアドレス信号とレジスタ
ENDに記憶される数値とを比較する。この場合にはアド
レス信号発生回路24によって所定の回数だけアドレスが
指定されると、一致判定回路26の出力はたとえぼハイレ
ベルに変わる。

このようにしてROM28から出力される波形データDa〜D
cにはデータ変換回路30によってデータの変換が施され
る。すなわちデコーダ29からはレジスタCNT12の第３ビ
ット〜第０ビットのデータが導出され、これに基づいて
前述したようにデータの変換が施される。データ変換回
路30における変換態様は第11表に示される。

すなわち角度θe1においては、レジスタCNT12に記憶
される値が「０」であるから、波形データDa〜Dcがその
まま波形データEa〜Ecとして出力される。波形データ▲
▼〜▲▼は波形データEa〜Ecをそれぞれ反転し
たデータである。また角度θe2においては、レジスタCN
T12の値は「６」であるから、波形データ▲▼が波
形データEaとして出力され、波形データ▲▼が波形
データEbとして出力され、波形データ▲▼が波形デ
ータEcとして出力される。

このように各期間θe1,θe2においては第11表に示さ
れるようにデータ変換回路30は波形データDa〜Dcおよび
波形データ▲▼〜▲▼を波形データEa〜Ecおよ
び波形データ▲▼〜▲▼として導出するのであ
るが、デコーダ29からのデータに基づいて異なる態様で
導出する。

このようにしてデータ変換回路30によって180度分の
波形データDa〜Dcから１周期分の波形データEa〜Ec,▲
▼〜▲▼がデータ変換によって作成される。

したがって、波形データEa〜Ecに基づいて動作される
コンプレッサ42の各コイル42a〜42cには、第10図に示さ
れる三相交流を構成する正弦波l5a〜l5cに近い電圧降下
が生じる。なお第10図において、正弦波l5a〜l5cは波形
データEa〜Ecに個別的に対応している。

（４）遅延動作 上述したように変換された波形データEa〜Ec,▲
▼〜▲▼は立上り遅延回路31によって所望の遅延時
間ｄでその立上りが遅延される。このような出力信号に
遅延を必要とする理由は、前述したパワートランジスタ
Tr1〜Tr6はターンオフ時間が遅いので、たとえばトラン
ジスタTr1とTr2のベースに相互に反転された信号が与え
られた場合、一時的に双方のトランジスタTr1,Tr2が導
通状態となる。これによってトランジスタTr1,Tr2を介
して過大な電流が流れてしまうことがある。このような
事態を防止するために立上り遅延回路31は波形データEa
〜Ec,▲▼〜▲▼の立上りを遅延している。す
なわち第11図（１）に示されるように波形データDaがデ
ータ変換回路30に入力された場合にはレジスタCNT12の
数値が「０」である場合には、データ変換回路30からは
第11図（２）および第11図（３）に示されるような波形
データEaおよび波形データ▲▼がそれぞれ出力され
る。

この波形データEaおよび波形データ▲▼は立上り
遅延回路31でその立上りだけが遅延時間ｄだけ遅延され
る。立上り遅延回路31からの出力信号Faおよび出力信号
▲▼は第11図（４）および第11図（５）にそれぞれ
示されるとおりである。

なお立上り遅延回路31からの出力信号Fa〜Fc,▲
▼〜▲▼は出力回路32によって20mAの吸込み電流で
出力される。したがって出力端子T1〜T6からは反転され
た信号が出力される。出力端子T1,T2から出力される信
号Pa,▲▼は第11図（６）および第11図（７）にそ
れぞれ示されるとおりである。

信号発生回路21においては、レジスタCONTの第３ビッ
ト〜第０ビットは遅延時間ｄを設定するために設けられ
ている。遅延時間ｄとレジスタCONTの第３ビット〜第０
ビットとの値の関係は第12表に示されるとおりである。

このように本実施例においては使用されるパワートラ
ンジスタTr1〜Tr6の種類によって所望の遅延時間ｄを選
択的に与えることができる。

このようにして端子Tl〜T6から出力される信号Pa〜P
c,▲▼〜▲▼はホトカプラ40を介してパワート
ランジスタTr1〜Tr6に与えられ、これによってコンプレ
ッサ42に与えられる印加電圧を制御し、コンプレッサ42
における回転が制御される。

このように本実施例においては各レジスタに記憶され
る設定値に基づいてアドレスの指定データの変換がハー
ドウエアによって行われる。したがってこのようなアド
レスの指定およびデータの変換のためのプログラムを作
成する必要がなく、プログラム作成の負担が大幅に軽減
される。しかもCPU34の命令サイクルタイムがプログラ
ムのサブルーチンの長さに依存して波形に変化が生ずる
ことがないので、高精度の信号を出力することができ
る。したがってたとえば遅延時間ｄを最適な値に細かく
設定するなどの信号処理を施すこともできる。

本実施例においては、上述したデータの変換態様およ
び遅延時間ｄの設定は、ROM28に記憶されるデータの種
類などに応じてCPU34の動作プログラムによって行われ
る。しかしながら、たとえば、汎用ポート等を介してCP
U34に命令コード等を与えて、これに基づいてデータの
変換態様および遅延時間ｄを設定することができるよう
にしてもよい。

発明の効果 以上のように本発明によれば、メモリ28からアドレス
発生手段23,24によって発生される連続的なアドレスに
従って負荷42をPWM制御するためのスッチング用データ
が読み出されるので、データ読み出しのためのプログラ
ム動作は必要ではない。また、読み出す時間間隔は、サ
ンプリングレジスタSAMPに設定されるので、精度良く読
み出すことができる。読み出されるデータは、トランジ
スタTr1,Tr2;Tr3,Tr4;Tr5,Tr6をPWM制御するためのデー
タに予め変換されているので、データを作成するための
信号処理に関するプログラムは不要である。

メモリ28には、スイッチング用データが少なくとも30
度分に対応する期間についてストアされており、制御レ
ジスタCONTからの指定による読み出しアドレスの変化方
向とデータ変換手段30における各トランジスタTr1,Tr2;
Tr3,Tr4;Tr5,Tr6用に切り換えたり、データを非反転ま
たは反転するように切り換えて導出することによって、
少ないデータで１周期分の波形を合成することができ
る。

したがって、プログラム作成における負担は大幅に軽
減することができるとともに、スイッチング用データの
記憶に要するメモリ容量を小さくし、多くの種類の交流
波形に対応するスイッチング用データをストアしたり、
１つの波形に対応するスイッチング用データを多くのサ
ンプリング時間間隔で分割し、精密に波形を再現するこ
ともできる。

また、立ち上がり遅延手段31を設けているので、一時
的に双方のトランジスタTr1、Tr2等が導通状態になるこ
とが防止され、これによって、トランジスタTr1,Tr2等
を介して過大な電流が流れることが防止されるものであ
る。更に、制御レジスタCONTの設定によって遅延時間を
任意に選択できるため、使用されるトランジスタTr1〜T
r6の種類等によって、所望の遅延時間を与えることがで
きるという効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例の信号発生回路21の構成を示
すブロック図、第２図は信号発生回路21によってコンプ
レッサ42の動作状態を制御する場合の構成を示すブロッ
ク図、第３図は信号発生回路21の動作を説明するための
フローチャート、第４図は波形データの作成に使用され
る３相交流の波形を示す波形図、第５図は第４図の時間
θ１部分を拡大して示す波形図、第６図は30度分の波形
データから１周期分の信号を発生する信号の変換動作を
説明するための３相交流の波形図、第７図は60度分の波
形データから１周期分の信号を発生する信号の変換動作
を説明するための３相交流の波形図、第８図は120度分
の波形データから１周期分の信号を発生する信号の変換
動作を説明するための３相交流の波形図、第９図は、90
度分の波形データから１周期分の信号を発生する信号の
変換動作を説明するための３相交流の波形図、第10図は
180度分の波形データから１周期分の信号を発生する信
号の変換動作を説明するための３相交流の波形図、第11
図は立上り遅延回路31における遅延動作を説明するため
の波形図、第12図は先行技術の信号発生回路の構成を示
すブロック図である。 21……信号発生回路、23……アップカウンタ、24……ア
ドレス信号発生回路、26……一致判定回路、27……マル
チプレクサ、28……リードオンリメモリ（ROM）、29…
…デコーダ、30……データ変換回路、31……立上がり遅
延回路、32……出力回路、34……中央処理回路（CP
U）、35……アドレス指定手段、36……信号処理手段、4
0……ホトカプラ、41……電源、42……コンプレッサ、C
ONT,STRT,END,SAMP,CNT12,CNTFF……レジスタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】直流電源に、複数のトランジスタを介して
   負荷を接続し、各トランジスタを、一定の角度ずつ相互
   に位相がずれるようなスイッチング信号を与えることに
   よってPWM制御し、負荷に予め定める波形の交流電力を
   供給するための信号発生回路において、 前記予め定める波形の少なくとも30度分に対応する期間
   について、各トランジスタに対応するスイッチング用の
   データが、連続したアドレスに割り当てられるメモリ領
   域内でアドレス指定されるメモリ素子の特定ビットにそ
   れぞれストアされるメモリと、 前記メモリから前記スイッチング用データを読み出すサ
   ンプリング時間間隔が設定されるサンプリングレジスタ
   と、 前記メモリ領域の両端のアドレスをストアする開始／終
   了レジスタと、 前記サンプリングレジスタに設定されたサンプリング時
   間間隔毎に、前記開始／終了レジスタの一方にストアさ
   れているアドレスと他方にストアされているアドレスと
   の間のアドレスを連続的に発生するアドレス発生手段
   と、 前記メモリから読み出されたスイッチング用のデータ
   を、前記各トランジスタ用に切り換え可能に割り当て、
   また非反転または反転を切り換えて導出可能なデータ変
   換手段と、 前記データ変換手段の出力信号の立ち上がりに遅延時間
   を設ける立ち上がり遅延手段と、 前記アドレス発生手段が発生するアドレスの変化方向
   と、前記データ変換手段が割り当てるスイッチング用デ
   ータの切り換えおよび非反転または反転の切り換えと
   を、前記予め定める少なくとも30度分に対応する期間毎
   に指定し、かつ、前記遅延時間を設定する制御レジスタ
   とを含むことを特徴とする信号発生回路。