JP2896934B2 - 非線形薄膜素子 - Google Patents
非線形薄膜素子Info
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Description
【０００１】
【産業上の利用分野】本発明は非線形薄膜素子に関す
る。
る。
【０００２】
【従来の技術】導電層／絶縁層／導電層構造を有する非
線形薄膜素子が従来より知られている。この種の非線形
薄膜素子は、構造が簡単なので、いわゆるアクティブマ
トリクス型液晶表示素子等に用いられる。図６は従来の
非線形薄膜素子の一例を示したものであり、ガラス基板
５１上に、下側導電層５２、シリコンナイトライド（Ｓ
i Ｎ）を用いた絶縁層５３、上側導電層５４が形成され
ている。
線形薄膜素子が従来より知られている。この種の非線形
薄膜素子は、構造が簡単なので、いわゆるアクティブマ
トリクス型液晶表示素子等に用いられる。図６は従来の
非線形薄膜素子の一例を示したものであり、ガラス基板
５１上に、下側導電層５２、シリコンナイトライド（Ｓ
i Ｎ）を用いた絶縁層５３、上側導電層５４が形成され
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の非線形薄膜素子では、絶縁層５３にピンホ−ル等が
あると上下の導電層５２、５４同志が短絡してしまうと
いう問題点があった。特にアクティブマトリクス型液晶
表示素子では、同一基板に形成された数万以上の非線形
薄膜素子の全てを正常に動作させる必要がある。
来の非線形薄膜素子では、絶縁層５３にピンホ−ル等が
あると上下の導電層５２、５４同志が短絡してしまうと
いう問題点があった。特にアクティブマトリクス型液晶
表示素子では、同一基板に形成された数万以上の非線形
薄膜素子の全てを正常に動作させる必要がある。
【０００４】本発明の目的は、ピンホ−ル等があっても
その影響を低減できる非線形薄膜素子を提供することで
ある。
その影響を低減できる非線形薄膜素子を提供することで
ある。
【０００５】
【課題を解決するための手段】本発明に係わる非線形薄
膜素子は、半導体層と、半導体層の一方の主面側に形成
された第１導電層と、半導体層と第１導電層とをオ−ミ
ック接続するオ−ミック層と、半導体層の他方の主面上
に形成され、半導体層とショットキ−接続される第２お
よび第３導電層とからなり、第２導電層および第３導電
層とを互いに分離したものである。
膜素子は、半導体層と、半導体層の一方の主面側に形成
された第１導電層と、半導体層と第１導電層とをオ−ミ
ック接続するオ−ミック層と、半導体層の他方の主面上
に形成され、半導体層とショットキ−接続される第２お
よび第３導電層とからなり、第２導電層および第３導電
層とを互いに分離したものである。
【０００６】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。
説明する。
【０００７】図１（Ａ）〜（Ｅ）は、第１実施例を示し
た断面図であり、アクティブマトリクス型液晶表示素子
に用いる非線形薄膜素子の製造工程を示したものであ
る。
た断面図であり、アクティブマトリクス型液晶表示素子
に用いる非線形薄膜素子の製造工程を示したものであ
る。
【０００８】絶縁基板１１にはガラスが用いられる。第
１導電層１２および画素用導電層１３はＩＴＯ（インジ
ウム ティン オキサイド）等の透明導電層を用いて形
成されている。画素用導電層１３はアクティブマトリク
ス型液晶表示素子の画素電極となるものである。オ−ミ
ック層１４は第１導電層１２と半導体層１６とをオ−ミ
ック接続するものであり、リン（Ｐ）等の不純物がド−
プされたｎ+ 非晶質シリコンカ−バイド（Ｓi Ｃ）を用
いて構成されている。半導体層１６は不純物をほとんど
含まない真性非晶質シリコンカ−バイド（Ｓi Ｃ）を用
いて構成されており、その層厚は２５０ｎｍ、カ−ボン
の含有量は４０パ−セントである。カ−ボンの含有量は
適宜選定すればよいが、２０〜６０パ−セントの範囲が
好ましい。この範囲では光照射による抵抗値の減少が少
ないからである。カ−ボンの含有量が２０パ−セントの
ときには層厚を４００ｎｍに、カ−ボンの含有量が６０
パ−セントのときには層厚を１５０ｎｍに調整する。第
２導電層１７および第３導電層１８はクロム（Ｃr ）や
モリブデン（Ｍo ）等の高融点金属を用いて半導体層１
６とショットキ−接続しており、両者は空間的に互いに
分離している。第２導電層１７と第１導電層１２、第３
導電層１８と第１導電層１２とは、それぞれ半導体層１
６を挾んで互いにオ−バ−ラップしている。第２導電層
１７は各非線形薄膜素子を接続する配線層の一部となる
ものであり、第３導電層１８は画素用導電層１３に接続
されるものである。
１導電層１２および画素用導電層１３はＩＴＯ（インジ
ウム ティン オキサイド）等の透明導電層を用いて形
成されている。画素用導電層１３はアクティブマトリク
ス型液晶表示素子の画素電極となるものである。オ−ミ
ック層１４は第１導電層１２と半導体層１６とをオ−ミ
ック接続するものであり、リン（Ｐ）等の不純物がド−
プされたｎ+ 非晶質シリコンカ−バイド（Ｓi Ｃ）を用
いて構成されている。半導体層１６は不純物をほとんど
含まない真性非晶質シリコンカ−バイド（Ｓi Ｃ）を用
いて構成されており、その層厚は２５０ｎｍ、カ−ボン
の含有量は４０パ−セントである。カ−ボンの含有量は
適宜選定すればよいが、２０〜６０パ−セントの範囲が
好ましい。この範囲では光照射による抵抗値の減少が少
ないからである。カ−ボンの含有量が２０パ−セントの
ときには層厚を４００ｎｍに、カ−ボンの含有量が６０
パ−セントのときには層厚を１５０ｎｍに調整する。第
２導電層１７および第３導電層１８はクロム（Ｃr ）や
モリブデン（Ｍo ）等の高融点金属を用いて半導体層１
６とショットキ−接続しており、両者は空間的に互いに
分離している。第２導電層１７と第１導電層１２、第３
導電層１８と第１導電層１２とは、それぞれ半導体層１
６を挾んで互いにオ−バ−ラップしている。第２導電層
１７は各非線形薄膜素子を接続する配線層の一部となる
ものであり、第３導電層１８は画素用導電層１３に接続
されるものである。
【０００９】つぎに、図１（Ａ）〜（Ｅ）にしたがって
製造工程の説明をする。
製造工程の説明をする。
【００１０】（Ａ）絶縁基板１１上にＩＴＯ薄膜層を形
成し、これを選択的に除去して第１導電層１２および画
素用導電層１３を形成する。
成し、これを選択的に除去して第１導電層１２および画
素用導電層１３を形成する。
【００１１】（Ｂ）水素あるいはアルゴンで希釈したホ
スフィン（ＰＨ3）ガス雰囲気中でプラズマ放電を１０
〜２０秒間行い、第１導電層１２および画素用導電層１
３にリンを吸着させる。ＩＴＯ薄膜は柱状構造を有して
いるためその表面積が大きく、多量のリンが吸着される
（１４ａ、１５ａ）。
スフィン（ＰＨ3）ガス雰囲気中でプラズマ放電を１０
〜２０秒間行い、第１導電層１２および画素用導電層１
３にリンを吸着させる。ＩＴＯ薄膜は柱状構造を有して
いるためその表面積が大きく、多量のリンが吸着される
（１４ａ、１５ａ）。
【００１２】（Ｃ）引き続き、基板を大気に晒すことな
く、プラズマＣＶＤ法を用いて真性非晶質シリコンカ−
バイド薄膜層１６ａを形成する。このとき同時に、第１
導電層１２および画素用導電層１３に吸着していたリン
が非晶質シリコンカ−バイドにド−ピングされ、ｎ+ 非
晶質シリコンカ−バイド薄膜層１４および１５が形成さ
れる。このとき形成されるｎ+ 非晶質シリコンカ−バイ
ド薄膜層１４および１５の層厚は数〜数十ｎｍ程度であ
る。なお、ｎ+非晶質シリコンカ−バイド薄膜層１４は
オ−ミック層となるものである。
く、プラズマＣＶＤ法を用いて真性非晶質シリコンカ−
バイド薄膜層１６ａを形成する。このとき同時に、第１
導電層１２および画素用導電層１３に吸着していたリン
が非晶質シリコンカ−バイドにド−ピングされ、ｎ+ 非
晶質シリコンカ−バイド薄膜層１４および１５が形成さ
れる。このとき形成されるｎ+ 非晶質シリコンカ−バイ
ド薄膜層１４および１５の層厚は数〜数十ｎｍ程度であ
る。なお、ｎ+非晶質シリコンカ−バイド薄膜層１４は
オ−ミック層となるものである。
【００１３】（Ｄ）真性非晶質シリコンカ−バイド薄膜
層１６ａを選択的にエッチングして半導体層１６を形成
する。このとき同時に、画素用導電層１３の表面に形成
されているｎ+ 非晶質シリコンカ−バイド薄膜層１５も
エッチングされる。
層１６ａを選択的にエッチングして半導体層１６を形成
する。このとき同時に、画素用導電層１３の表面に形成
されているｎ+ 非晶質シリコンカ−バイド薄膜層１５も
エッチングされる。
【００１４】（Ｅ）クロム（Ｃr ）やモリブデン（Ｍo
）等の高融点金属を用いた高融点金属薄膜層を形成
し、これを選択的に除去して第２導電層１７および第３
導電層１８を形成する。
）等の高融点金属を用いた高融点金属薄膜層を形成
し、これを選択的に除去して第２導電層１７および第３
導電層１８を形成する。
【００１５】以上の工程により、図１（Ｅ）に示す非線
形薄膜素子が作成される。この非線形薄膜素子の第２導
電層１７と第３導電層１８との間に電圧を印加すると、
電流は第２導電層１７−半導体層１６−オ−ミック層１
４−第１導電層１２−オ−ミック層１４−半導体層１６
−第３導電層１８と流れることになる。また、その構成
から明らかなように、電流−電圧特性は対称になる。例
えばピンホ−ル等により、第２導電層１７と第１導電層
１２との間あるいは第３導電層１８と第１導電層１２と
の間のどちらか一方が短絡しても、他方が正常であれば
素子全体が短絡状態にはならない。すなわち、対称な電
流−電圧特性は得られないが、ショットキ−接合に基く
非線形な電流−電圧特性は確保されるわけである。第２
導電層１７と第１導電層１２との間および第３導電層１
８と第１導電層１２との間のいずれもが短絡する確率は
極めて低いので、例えばアクティブマトリクス型液晶表
示素子に用いた場合、極めて高い歩留りが得られる。
形薄膜素子が作成される。この非線形薄膜素子の第２導
電層１７と第３導電層１８との間に電圧を印加すると、
電流は第２導電層１７−半導体層１６−オ−ミック層１
４−第１導電層１２−オ−ミック層１４−半導体層１６
−第３導電層１８と流れることになる。また、その構成
から明らかなように、電流−電圧特性は対称になる。例
えばピンホ−ル等により、第２導電層１７と第１導電層
１２との間あるいは第３導電層１８と第１導電層１２と
の間のどちらか一方が短絡しても、他方が正常であれば
素子全体が短絡状態にはならない。すなわち、対称な電
流−電圧特性は得られないが、ショットキ−接合に基く
非線形な電流−電圧特性は確保されるわけである。第２
導電層１７と第１導電層１２との間および第３導電層１
８と第１導電層１２との間のいずれもが短絡する確率は
極めて低いので、例えばアクティブマトリクス型液晶表
示素子に用いた場合、極めて高い歩留りが得られる。
【００１６】図２は、図１（Ａ）〜（Ｅ）と同様な製造
工程で作成された非線形薄膜素子の他の実施例である。
図１に示した構成要素と同一のものには、図１と同一の
番号を付している。このように、半導体層１６およびオ
−ミック層１４を分離形成することも可能である。
工程で作成された非線形薄膜素子の他の実施例である。
図１に示した構成要素と同一のものには、図１と同一の
番号を付している。このように、半導体層１６およびオ
−ミック層１４を分離形成することも可能である。
【００１７】図３は、図１（Ａ）〜（Ｅ）に示した製造
工程で作成した非線形薄膜素子の特性（ａ）を、図６に
示した従来の非線形薄膜素子の特性（ｂ）と対比して示
したものである。この図からわかるように、従来の非線
形薄膜素子に比べて、電流が急激に立上がっていること
がわかる。
工程で作成した非線形薄膜素子の特性（ａ）を、図６に
示した従来の非線形薄膜素子の特性（ｂ）と対比して示
したものである。この図からわかるように、従来の非線
形薄膜素子に比べて、電流が急激に立上がっていること
がわかる。
【００１８】図４（Ａ）および（Ｂ）は、図１（Ａ）〜
（Ｅ）と同様な製造工程で作成された非線形薄膜素子の
他の実施例である。図１に示した構成要素と同一のもの
には、図１と同一の番号を付している。これは、図４
（Ｂ）に示すように、第２導電層１７と第１導電層１２
および第３導電層１８と第１導電層１２とを“＋”形状
に交差させたものである。このようなパタ−ンとするこ
とにより、交差部が多少ずれても、交差部の面積を常に
一定に保つことができる。
（Ｅ）と同様な製造工程で作成された非線形薄膜素子の
他の実施例である。図１に示した構成要素と同一のもの
には、図１と同一の番号を付している。これは、図４
（Ｂ）に示すように、第２導電層１７と第１導電層１２
および第３導電層１８と第１導電層１２とを“＋”形状
に交差させたものである。このようなパタ−ンとするこ
とにより、交差部が多少ずれても、交差部の面積を常に
一定に保つことができる。
【００１９】図５（Ａ）〜（Ｅ）は、第２実施例を示し
た断面図であり、アクティブマトリクス型液晶表示素子
に用いる非線形薄膜素子の製造工程を示したものであ
る。図１に示した構成要素と同一のものには、図１と同
一の番号を付している。構成はオ−ミック層１４を除い
て上記第１実施例ほぼ同様である。したがって、以下の
説明において上記第１実施例と異なる点以外は、構成材
料、製造方法等は上記第１実施例と同一のものとする。
た断面図であり、アクティブマトリクス型液晶表示素子
に用いる非線形薄膜素子の製造工程を示したものであ
る。図１に示した構成要素と同一のものには、図１と同
一の番号を付している。構成はオ−ミック層１４を除い
て上記第１実施例ほぼ同様である。したがって、以下の
説明において上記第１実施例と異なる点以外は、構成材
料、製造方法等は上記第１実施例と同一のものとする。
【００２０】つぎに、図５（Ａ）〜（Ｅ）にしたがって
製造工程の説明をする。
製造工程の説明をする。
【００２１】（Ａ）絶縁基板１１上にＩＴＯ薄膜層１２
ｃを形成した後、プラズマＣＶＤ法を用いてリン（Ｐ）
等の不純物がド−プされたｎ+ 非晶質シリコンカ−バイ
ド薄膜層１４ｃを形成する。ｎ+ 非晶質シリコンカ−バ
イド薄膜層１４ｃの層厚は２０ｎｍである。
ｃを形成した後、プラズマＣＶＤ法を用いてリン（Ｐ）
等の不純物がド−プされたｎ+ 非晶質シリコンカ−バイ
ド薄膜層１４ｃを形成する。ｎ+ 非晶質シリコンカ−バ
イド薄膜層１４ｃの層厚は２０ｎｍである。
【００２２】（Ｂ）ＩＴＯ薄膜層１２ｃおよびｎ+ 非晶
質シリコンカ−バイド薄膜層１４ｃを選択的に除去し
て、第１導電層１２、画素用導電層１３、オ−ミック層
１４を形成する。画素用導電層１３上のｎ+ 非晶質シリ
コンカ−バイド薄膜層１５は、後述の工程で除去され
る。
質シリコンカ−バイド薄膜層１４ｃを選択的に除去し
て、第１導電層１２、画素用導電層１３、オ−ミック層
１４を形成する。画素用導電層１３上のｎ+ 非晶質シリ
コンカ−バイド薄膜層１５は、後述の工程で除去され
る。
【００２３】（Ｃ）プラズマＣＶＤ法を用いて真性非晶
質シリコンカ−バイド薄膜層１６ａを形成する。
質シリコンカ−バイド薄膜層１６ａを形成する。
【００２４】（Ｄ）真性非晶質シリコンカ−バイド薄膜
層１６ａを選択的にエッチングして半導体層１６を形成
する。このとき同時に、画素用導電層１３の表面に形成
されているｎ+ 非晶質シリコンカ−バイド薄膜層１５も
エッチングされる。
層１６ａを選択的にエッチングして半導体層１６を形成
する。このとき同時に、画素用導電層１３の表面に形成
されているｎ+ 非晶質シリコンカ−バイド薄膜層１５も
エッチングされる。
【００２５】（Ｅ）クロム（Ｃr ）やモリブデン（Ｍo
）等の高融点金属を用いた高融点金属薄膜層を形成
し、これを選択的に除去して第２導電層１７および第３
導電層１８を形成する。
）等の高融点金属を用いた高融点金属薄膜層を形成
し、これを選択的に除去して第２導電層１７および第３
導電層１８を形成する。
【００２６】以上の工程により、図５（Ｅ）に示す非線
形薄膜素子が作成される。この非線形薄膜素子の特性等
は第１実施例と同様である。また、図２や図５と同様な
構成をとることも可能である。
形薄膜素子が作成される。この非線形薄膜素子の特性等
は第１実施例と同様である。また、図２や図５と同様な
構成をとることも可能である。
【００２７】以上述べた実施例では、半導体層１６を非
晶質シリコンカ−バイドを用いて形成したが、ダイヤモ
ンドカ−ボン等種々の半導体を用いることが可能であ
る。また、第２導電層１７および第３導電層１８をクロ
ム（Ｃr ）やモリブデン（Ｍo）等の高融点金属を用い
て形成したが、半導体層１６に対してショットキ−接続
されるものであればよい。また、第１導電層１２にはＩ
ＴＯを、オ−ミック層１４にはｎ+ 非晶質シリコンカ−
バイドを用いたが、半導体層１６に対してオ−ミック接
続されるものであればよい。第１導電層１２には、種々
の金属を用いることも可能である。オ−ミック層１４に
は、ｐ+ 非晶質シリコンカ−バイド、ｎ+非晶質シリコ
ン、ｐ+ 非晶質シリコン、ｎ+ ダイヤモンドカ−ボン、
ｐ+ ダイヤモンドカ−ボン、メタルシリサイド等を用い
ることも可能である。
晶質シリコンカ−バイドを用いて形成したが、ダイヤモ
ンドカ−ボン等種々の半導体を用いることが可能であ
る。また、第２導電層１７および第３導電層１８をクロ
ム（Ｃr ）やモリブデン（Ｍo）等の高融点金属を用い
て形成したが、半導体層１６に対してショットキ−接続
されるものであればよい。また、第１導電層１２にはＩ
ＴＯを、オ−ミック層１４にはｎ+ 非晶質シリコンカ−
バイドを用いたが、半導体層１６に対してオ−ミック接
続されるものであればよい。第１導電層１２には、種々
の金属を用いることも可能である。オ−ミック層１４に
は、ｐ+ 非晶質シリコンカ−バイド、ｎ+非晶質シリコ
ン、ｐ+ 非晶質シリコン、ｎ+ ダイヤモンドカ−ボン、
ｐ+ ダイヤモンドカ−ボン、メタルシリサイド等を用い
ることも可能である。
【００２８】また、以上述べた実施例では、第１導電層
を半導体層の下層側に、第２導電層および第３導電層を
半導体層の上層側に設けたが、これとは逆に、第１導電
層を半導体層の上層側に、第２導電層および第３導電層
を半導体層の下層側に設けてもよい。
を半導体層の下層側に、第２導電層および第３導電層を
半導体層の上層側に設けたが、これとは逆に、第１導電
層を半導体層の上層側に、第２導電層および第３導電層
を半導体層の下層側に設けてもよい。
【００２９】
【発明の効果】本発明おける非線形素子では、第２導電
層と第１導電層との間あるいは第３導電層と第１導電層
との間のどちらか一方が短絡しても、他方が正常であれ
ば素子全体が短絡状態にはならず、非線形な電流−電圧
特性が確保される。したがって、例えばアクティブマト
リクス型液晶表示素子に用いた場合、極めて高い歩留り
が得られる。
層と第１導電層との間あるいは第３導電層と第１導電層
との間のどちらか一方が短絡しても、他方が正常であれ
ば素子全体が短絡状態にはならず、非線形な電流−電圧
特性が確保される。したがって、例えばアクティブマト
リクス型液晶表示素子に用いた場合、極めて高い歩留り
が得られる。
【図１】本発明における非線形素子の第１実施例を示し
た製造工程断面図である。
た製造工程断面図である。
【図２】図１と同様な製造工程で作成された非線形薄膜
素子の他の実施例を示した断面図である。
素子の他の実施例を示した断面図である。
【図３】図１に示した製造工程で作成した非線形薄膜素
子の特性および図６に示した従来の非線形薄膜素子の特
性を示した特性図である。
子の特性および図６に示した従来の非線形薄膜素子の特
性を示した特性図である。
【図４】図１と同様な製造工程で作成された非線形薄膜
素子の他の実施例であり、図４（Ａ）はその断面図、図
４（Ｂ）はその平面図である。
素子の他の実施例であり、図４（Ａ）はその断面図、図
４（Ｂ）はその平面図である。
【図５】本発明における非線形素子の第２実施例を示し
た製造工程断面図である。
た製造工程断面図である。
【図６】従来の非線形薄膜素子を示した断面図である。
【符号の説明】 １２……第１導電層 １４……オ−ミック層 １６……半導体層 １７……第２導電層 １８……第３導電層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 510 H01L 29/872 H01L 49/02
Claims (3)
- 【請求項１】 半導体層と、上記半導体層の一方の主面
側に形成された第１導電層と、上記半導体層と上記第１
導電層との間に形成され、上記半導体層と上記第１導電
層とをオ−ミック接続するオ−ミック層と、上記第１導
電層とオ−バ−ラップして上記半導体層の他方の主面上
に形成され、上記半導体層とショットキ−接続される第
２導電層と、上記第１導電層とオ−バ−ラップして上記
半導体層の他方の主面上に形成され、上記半導体層とシ
ョットキ−接続される第３導電層とからなり、上記第２
導電層と上記第３導電層とは互いに分離されている非線
形薄膜素子。 - 【請求項２】 半導体層と、上記半導体層の下面側に形
成された第１導電層と、上記半導体層と上記第１導電層
との間に形成され、上記半導体層と上記第１導電層とを
オ−ミック接続するオ−ミック層と、上記第１導電層と
オ−バ−ラップして上記半導体層の上面上に形成され、
上記半導体層とショットキ−接続される第２導電層と、
上記第１導電層とオ−バ−ラップして上記半導体層の上
面上に形成され、上記半導体層とショットキ−接続され
る第３導電層とからなり、上記第２導電層と上記第３導
電層とは互いに分離されている請求項１に記載の非線形
薄膜素子。 - 【請求項３】 上記半導体層の構成材料はシリコンカ−
バイド（Ｓi Ｃ）である請求項１または２に記載の非線
形薄膜素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40962090A JP2896934B2 (ja) | 1990-12-28 | 1990-12-28 | 非線形薄膜素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40962090A JP2896934B2 (ja) | 1990-12-28 | 1990-12-28 | 非線形薄膜素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233517A JPH04233517A (ja) | 1992-08-21 |
| JP2896934B2 true JP2896934B2 (ja) | 1999-05-31 |
Family
ID=18518939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40962090A Expired - Fee Related JP2896934B2 (ja) | 1990-12-28 | 1990-12-28 | 非線形薄膜素子 |
Country Status (1)
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| JP (1) | JP2896934B2 (ja) |
-
1990
- 1990-12-28 JP JP40962090A patent/JP2896934B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04233517A (ja) | 1992-08-21 |
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