JP2895835B2 - Shift register - Google Patents
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Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、左右シフト入力信号に応じて左右シフト可
能なシフトレジスタに関するもので、特に同時入力を禁
止する機能を有するシフトレジスタに関する。
（ロ）従来の技術
距離を隔てて配置された２つのアンテナを有し、受信
状態に応じて前記アンテナの一方を選択使用するダイバ
ーシティ方式のFMラジオ受信機が知られている。前記ダ
イバーシティ方式のFMラジオ受信機は、雑誌JAS JOURNA
L 1981年11月号第３頁乃至第９頁に記載されている如
く、局地的に生じ一方のアンテナに悪影響を及ぼすが、
他方のアンテナには影響を及ぼさないマルチパスノイズ
やスキップノイズを軽減することが出来るので、現在多
用されている。しかしながら、前記ダイバーシティ方式
のFMラジオ受信機は、２つのアンテナに同時に悪影響を
及ぼすイグニッションノイズにも応答してアンテナ切換
を行なうので、不良受信状態から不良受信状態への切換
という不必要な動作が行なわれるという問題があった。
マルチパスノイズやスキップノイズをイグニッション
ノイズと区別する為には、本願出願人が先に提案してい
る如く、カウンタを用いてノイズの発生頻度を計数し、
両アンテナのうち受信状態の良好なアンテナを選択すれ
ばよい。そうすると、発生頻度が等しいイグニッション
ノイズによる切換が生じないので、前記イグニッション
ノイズを区別することが出来る。しかしながら、カウン
タを用いるノイズ判別回路は、その構成が複雑となり、
IC化に際してチップ面積の増大を招くという問題があ
る。
カウンタに代えて、左右シフト可能なシフトレジスタ
を用いると、前記ノイズ判別回路の構成を簡略化するこ
とが出来る。本発明は、上述のノイズ判別回路に用いて
好適なシフトレジスタに関するものである。
ところで、左右シフト可能なシフトレジスタは、昭和
55年４月28日付で発行された単行本「ディジタル回路」
第121頁乃至第124頁に記載されている。このシフトレジ
スタは、第２図に示す如く、右シフト入力端子（１）と
左シフト入力端子（２）とモード切換端子（３）とクロ
ック端子（４）とを備えており、モード切換端子（３）
に印加される制御入力に応じて、左右シフト入力端子
（１）及び（２）に印加される入力信号を右シフト又は
左シフトし、右シフト出力端子（５）に右方向にシフト
された出力信号を、左シフト出力端子（６）に左方向に
シフトされた出力信号を発生させるものである。
いま、モード切換端子（３）に右シフトを行なう為の
制御入力（例えば「Ｈ」）が印加されているとすれば、
右シフト入力端子（１）に印加される入力信号に応じ
て、右シフト出力端子（５）に右方向にシフトする出力
信号が発生する。一方、モード切換端子（３）に左シフ
トを行なう為の制御入力（例えば「Ｌ」）が印加されて
いるとすれば、左シフト入力端子（２）に印加される入
力信号に応じて、左シフト出力端子（６）に左方向にシ
フトする出力信号が発生する。従って、第２図のシフト
レジスタを用いれば、右又は左方向にシフトする出力信
号を得ることが出来る。
（ハ）発明が解決しようとする問題点
しかしながら、第２図のシフトレジスタは、モード切
換を行なわないとシフト方向を切換えることが出来ず、
かつシフト方向により出力端子が異なるので、ノイズの
発生頻度検出という様な用途に使用することが出来な
い。
（ニ）問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、左右シフ
ト入力信号が印加される第１及び第２入力端子と、該第
１及び第２入力端子に接続され、前記左右シフト入力信
号の同時印加を禁止するゲート回路と、該ゲート回路を
通過した信号に応じて左右方向にシフトされた出力信号
を発生する演算部とを備える点を特徴とする。
（ホ）作用
本発明に依れば、左右シフト入力信号のそれぞれに応
じて、右方向又は左方向にシフトされた出力信号を得る
ことが出来る。また、左右シフト入力信号が同時に印加
された場合には、ゲート回路の作用により入力禁止を行
なうことが出来、左右シフトが行なわれない。
（ヘ）実施例
第１図は、本発明の一実施例を示す回路図で、（７）
は右シフト入力信号が印加される第１入力端子、（８）
は左シフト入力信号が印加される第２入力端子、（９）
は入力が第１及び第２入力端子（７）及び（８）に接続
されたナンドゲート（10）と、第１入力端子（７）及び
ナンドゲート（10）の出力端子に接続された第１アンド
ゲート（11）と、第２入力端子（８）及びナンドゲート
（10）の出力端子に接続された第２アンドゲート（12）
とから成るゲート回路、（13）は第１及び第２アンドゲ
ート（11）及び（12）の出力をラッチするラッチ回路、
（14）は該ラッチ回路（13）の出力信号を受け、第１乃
至第３出力端子（15）乃至（17）に出力信号を発生する
演算部、及び（18）は第１及び第２ゲート（11）及び
（12）の出力信号から前記演算部（14）の為のクロック
信号を発生するクロック信号発生回路である。
いま、第１入力端子（７）に右シフト入力信号が印加
され、第２入力端子（８）に入力信号が印加されないと
すれば、ナンドゲート（10）の出力が「Ｈ」になるの
で、前記右シフト入力信号がアンドゲート（11）を通過
し、ラッチ回路（13）に印加される。その為、ラッチ回
路（13）の第１出力が「Ｈ」、第２出力が「Ｌ」にな
り、それらが演算部（14）に印加される。演算部（14）
が例えば３ビットで構成されているとすれば、前記ラッ
チ回路（13）の第１出力「Ｈ」がクロック信号発生回路
（18）の出力クロック信号に応じて前記演算部（14）に
取込まれ、第１乃至第３出力端子（15）乃至（17）に
「1,0,0」の出力信号が発生する。更に、第１入力端子
（７）のみに右シフト入力信号が印加されれば、第１乃
至第３出力端子（15）乃至（17）の出力は、「1,0,
0」、「1,1,1」と変化し、右シフトが行なわれる。ま
た、第２入力端子（８）のみに左シフト入力信号が印加
されれば、第１乃至第３出力端子（15）乃至（17）の出
力は、「1,1,1」、「1,1,0」、「1,0,0」、「0,0,0」と
変化し、左シフトが行なわれる。従って、第１入力端子
（７）に印加される右シフト入力信号の数が、第２入力
端子（８）に印加される左シフト入力信号の数よりも３
以上多ければ、演算部（14）の第３出力端子（17）に出
力信号を得ることが出来、ダイバーシティ方式のFMラジ
オ受信機のノイズ検出に利用出来る。
尚、第１及び第２入力端子（７）及び（８）に、左右
シフト入力信号が同時に印加された場合には、ナンドゲ
ート（10）の出力が「Ｌ」になり、第１及び第２アンド
ゲート（11）及び（12）が遮断されるので、ラッチ回路
（13）に対する入力信号の印加が行なわれない。
第３図は、本発明に係るシフトレジスタの具体回路例
を示すもので、第１図のラッチ回路（13）をRS−FF（1
9）により構成し、演算部（14）を第１乃至第3D−FF（2
0）乃至（22）とオアゲート（23）及び（24）とアンド
ゲート（25）乃至（28）とによって構成している。
第１入力端子（７）に第４図（イ）に示す右シフト入
力信号が、第２入力端子（８）に第４図（ロ）に示す左
シフト入力信号が印加されるとする。時刻t1に印加され
る第１右シフトパルスによりRS−FF（19）がセットさ
れ、そのＱ出力が「Ｈ」になる。前記「Ｈ」のＱ出力
は、オアゲート（23）を介して第1D−FF（20）に印加さ
れる。その為、前記第１右シフトパルスに応じてアンド
ゲート（29）及びインバータ（30）により作られるクロ
ックパルス（第４図（ハ））の立上りで、第1D−FF（2
0）の出力が「Ｈ」になり、アンドゲート（25）及びオ
アゲート（24）を介して第2D−FF（21）に印加される。
また、第１出力端子（31）に第４図（ヘ）に示す出力が
発生する。時刻t2に第２右シフトパルスが印加されて
も、RS−FF（19）のＱ出力の状態は変化しない。そし
て、前記第２右シフトパルスに応じて発生するクロック
パルスにより、第2D−FF（21）の出力が「Ｈ」になる。
前記第2D−FF（21）の出力は、アンドゲート（26）を介
して第3D−FF（22）に印加され、同時に第２出力端子
（32）に第４図（ト）に示す出力が発生する。時刻t3に
第１左シフトパスルが印加されると、RS−FF（19）がリ
セットされ、そのＱ出力が「Ｌ」出力が「Ｈ」にな
る。その時、第2D−FF（21）の出力が「Ｈ」の為、アン
ドゲート（27）の出力が「Ｈ」になり、該「Ｈ」出力が
オアゲート（23）を介して第1D−FF（20）に印加され
る。そして、前記第１左シフトパルスに応じて発生する
クロック信号により、第1D−FF（20）の出力が第４図
（ヘ）の如く「Ｈ」、第2D−FF（21）の出力が第４図
（ト）の如く「Ｌ」になる。時刻t4においては、第１及
び第２入力端子（７）及び（８）に等しくシフトパルス
が印加されるので、ナンドゲート（10）の出力が「Ｌ」
になり、クロック信号が発生せず、状態変化が起らな
い。時刻t5に第４右シフトパルスが印加されると、RS−
FF（19）が再びセットされ、そのＱ出力が「Ｈ」にな
る。その為、再び第1D−FF（20）のＱ出力が「Ｈ」、第
2D−FF（21）の出力も「Ｈ」になる。時刻t6に第５右シ
フトパルスが印加されると、第１乃至第3D−FF（20）乃
至（22）のＱ出力は「Ｈ」になり、第１乃至第３出力端
子（31）乃至（33）は第４図（ヘ）乃至（チ）の如くな
る。従って、第１乃至第３出力端子（31）乃至（33）に
「1,1,1」の出力が発生する。それ故、第１乃至第３出
力端子（31）乃至（33）に得られる信号を、ノイズ頻度
の判別に用いることが出来る。
（ト）発明の効果
以上述べた如く、本発明に依れば、左右両方向へシフ
ト可能なシフトレジスタを提供出来る。また、左右シフ
ト入力信号が同時に印加された場合、前記入力信号に応
答しないシフトレジスタを提供出来る。更に、左右シフ
ト入力信号に応じてクロック信号を作成し、該クロック
信号により演算部を動作させているので、前記入力信号
の印加時のみ左右シフトを行なわせることが出来る。The present invention relates to a shift register capable of shifting left and right in response to a left and right shift input signal, and more particularly to a shift register having a function of inhibiting simultaneous input. (B) Conventional technology There is known a diversity type FM radio receiver having two antennas arranged at a distance from each other and selectively using one of the antennas according to a reception state. The diversity type FM radio receiver is a magazine JAS JOURNA
L As described on pages 3 to 9 of the November 1981 issue, although it occurs locally and adversely affects one antenna,
Currently, it is frequently used because it can reduce multipath noise and skip noise that do not affect the other antenna. However, since the diversity type FM radio receiver switches antennas in response to ignition noise that adversely affects two antennas at the same time, unnecessary operation of switching from a bad reception state to a bad reception state is performed. There was a problem that was. In order to distinguish multi-pass noise and skip noise from ignition noise, the frequency of occurrence of noise is counted using a counter, as previously proposed by the present applicant,
It is sufficient to select an antenna having a good reception state from both antennas. Then, switching by the ignition noise having the same occurrence frequency does not occur, so that the ignition noise can be distinguished. However, a noise discriminating circuit using a counter has a complicated configuration,
There is a problem that an increase in chip area is caused when the IC is used. When a shift register capable of shifting left and right is used instead of the counter, the configuration of the noise determination circuit can be simplified. The present invention relates to a shift register suitable for use in the above-described noise determination circuit. By the way, the shift register that can shift left and right is shown in Showa
Book "Digital Circuit" published on April 28, 55
It is described on pages 121-124. As shown in FIG. 2, the shift register includes a right shift input terminal (1), a left shift input terminal (2), a mode switching terminal (3), and a clock terminal (4). 3)
The right and left shifts of the input signals applied to the left and right shift input terminals (1) and (2) are performed in accordance with the control input applied to the right and left shift output terminals (5). The signal is output to the left shift output terminal (6) as an output signal shifted leftward. Now, assuming that a control input (for example, “H”) for performing a right shift is applied to the mode switching terminal (3),
In response to an input signal applied to the right shift input terminal (1), an output signal that shifts rightward is generated at the right shift output terminal (5). On the other hand, assuming that a control input (for example, “L”) for performing a left shift is applied to the mode switching terminal (3), a left shift is performed according to an input signal applied to the left shift input terminal (2). An output signal which shifts to the left is generated at the shift output terminal (6). Therefore, if the shift register shown in FIG. 2 is used, an output signal shifted rightward or leftward can be obtained. (C) Problems to be Solved by the Invention However, the shift register in FIG. 2 cannot switch the shift direction unless the mode is switched.
In addition, since the output terminal varies depending on the shift direction, it cannot be used for applications such as detection of the frequency of occurrence of noise. (D) Means for Solving the Problems The present invention has been made in view of the above points, and has first and second input terminals to which a left-right shift input signal is applied, and the first and second inputs. A gate circuit that is connected to the terminal and that inhibits simultaneous application of the left and right shift input signals; and a calculation unit that generates an output signal that is shifted in the left and right direction according to a signal that has passed through the gate circuit. I do. (E) Operation According to the present invention, an output signal shifted rightward or leftward can be obtained according to each of the left and right shifted input signals. When the left and right shift input signals are simultaneously applied, the input can be inhibited by the operation of the gate circuit, and the left and right shift is not performed. (F) Embodiment FIG. 1 is a circuit diagram showing an embodiment of the present invention.
Is a first input terminal to which a right shift input signal is applied, (8)
Is a second input terminal to which a left shift input signal is applied, (9)
Is a NAND gate (10) having an input connected to the first and second input terminals (7) and (8), and a first AND gate connected to the output terminals of the first input terminal (7) and the NAND gate (10). (11) and a second AND gate (12) connected to the second input terminal (8) and the output terminal of the NAND gate (10).
(13) a latch circuit for latching the outputs of the first and second AND gates (11) and (12);
(14) an operation unit for receiving an output signal of the latch circuit (13) and generating an output signal at first to third output terminals (15) to (17); and (18) a first and second gate. A clock signal generation circuit for generating a clock signal for the operation unit (14) from the output signals of (11) and (12). Now, if a right shift input signal is applied to the first input terminal (7) and no input signal is applied to the second input terminal (8), the output of the NAND gate (10) becomes "H". The right shift input signal passes through the AND gate (11) and is applied to the latch circuit (13). Therefore, the first output of the latch circuit (13) becomes "H" and the second output becomes "L", and these are applied to the arithmetic section (14). Arithmetic unit (14)
Is composed of, for example, 3 bits, the first output "H" of the latch circuit (13) is taken into the arithmetic unit (14) in accordance with the output clock signal of the clock signal generation circuit (18). In rare cases, an output signal of "1,0,0" is generated at the first to third output terminals (15) to (17). Further, if the right shift input signal is applied only to the first input terminal (7), the outputs of the first to third output terminals (15) to (17) become "1,0,
"0" and "1,1,1", and a right shift is performed. When the left shift input signal is applied only to the second input terminal (8), the outputs of the first to third output terminals (15) to (17) are "1,1,1", "1, It changes to "1,0", "1,0,0", "0,0,0" and left shift is performed. Therefore, the number of right shift input signals applied to the first input terminal (7) is three more than the number of left shift input signals applied to the second input terminal (8).
If the number is larger than the above, an output signal can be obtained at the third output terminal (17) of the arithmetic unit (14), and can be used for noise detection of the diversity type FM radio receiver. When the left and right shift input signals are simultaneously applied to the first and second input terminals (7) and (8), the output of the NAND gate (10) becomes "L" and the first and second AND terminals are turned off. Since the gates (11) and (12) are cut off, no input signal is applied to the latch circuit (13). FIG. 3 shows a specific circuit example of the shift register according to the present invention. The latch circuit (13) shown in FIG.
9), and the operation unit (14) is configured by the first to third D-FFs (2
0) to (22), OR gates (23) and (24), and AND gates (25) to (28). It is assumed that a right shift input signal shown in FIG. 4 (a) is applied to the first input terminal (7) and a left shift input signal shown in FIG. 4 (b) is applied to the second input terminal (8). The first right shift pulse RS-FF (19) is set to be applied at time t 1, the Q output becomes "H". The "H" Q output is applied to the first D-FF (20) via the OR gate (23). Therefore, at the rising edge of the clock pulse (FIG. 4 (c)) generated by the AND gate (29) and the inverter (30) in response to the first right shift pulse, the first D-FF (2
The output of (0) becomes “H” and is applied to the second D-FF (21) via the AND gate (25) and the OR gate (24).
The output shown in FIG. 4F is generated at the first output terminal (31). Even if the second right shift pulse is applied to the time t 2, the state of the Q output of RS-FF (19) does not change. Then, the output of the second D-FF (21) becomes “H” by the clock pulse generated according to the second right shift pulse.
The output of the second D-FF (21) is applied to the third D-FF (22) via an AND gate (26), and at the same time, the output shown in FIG. Occur. When the first left Shifutopasuru is applied at time t 3, RS-FF (19 ) is reset, its Q output is "L" output becomes "H". At that time, since the output of the second D-FF (21) is "H", the output of the AND gate (27) becomes "H", and the "H" output is output via the OR gate (23) to the first D-FF (21). 20) is applied. Then, the clock signal generated in response to the first left shift pulse causes the output of the first D-FF (20) to be "H" as shown in FIG. It becomes "L" as shown in FIG. At time t 4, since equal shift pulse to the first and second input terminal (7) and (8) is applied, the output of the NAND gate (10) is "L"
, No clock signal is generated and no state change occurs. When the fourth right shift pulse is applied at time t 5, RS-
FF (19) is set again and its Q output goes to "H". Therefore, the Q output of the first D-FF (20) becomes “H” again,
The output of 2D-FF (21) also becomes "H". When the fifth right shift pulse is applied at time t 6, Q output of the first through 3D-FF (20) to (22) is "H", the first to third output terminal (31) to (33) is as shown in FIGS. Therefore, outputs of “1,1,1” are generated at the first to third output terminals (31) to (33). Therefore, the signals obtained at the first to third output terminals (31) to (33) can be used for determining the noise frequency. (G) Effects of the Invention As described above, according to the present invention, a shift register capable of shifting in both the left and right directions can be provided. Further, it is possible to provide a shift register that does not respond to the left and right shift input signals when the input signals are simultaneously applied. Further, since a clock signal is generated according to the left / right shift input signal and the arithmetic unit is operated by the clock signal, the left / right shift can be performed only when the input signal is applied.
【図面の簡単な説明】
第１図は、本発明の一実施例を示す回路図、第２図は従
来のシフトレジスタを示す回路図、第３図は第１図の具
体回路例を示す回路図、及び第４図（イ）乃至（チ）は
本発明の説明に供する為の特性図である。
（９）…禁止回路、（13）…ラッチ回路、（14）…演算
部、（18）…クロック信号発生回路、（19）…RS−FF、
（20）（21）（22）…Ｄ−FF。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional shift register, and FIG. 3 is a circuit showing a specific circuit example of FIG. FIG. 4 and FIGS. 4A to 4H are characteristic diagrams for explaining the present invention. (9) ... prohibition circuit, (13) ... latch circuit, (14) ... arithmetic unit, (18) ... clock signal generation circuit, (19) ... RS-FF,
(20) (21) (22) ... D-FF.
フロントページの続き (56)参考文献 特開 昭48−59767（ＪＰ，Ａ) ＣＱ出版ＫＫ「‘86最近返新ＴＴＬＩ Ｃ規格表」（昭和61年６月20日）Ｐ. 189−Ｐ．193Continuation of front page (56) References JP-A-48-59767 (JP, A) CQ Publishing KK “$ 86 Recently Returned TTLI C Standard Table ”(June 20, 1986) 189-P. 193
Claims (1)
ト入力信号がそれぞれ印加される第１及び第２入力端子
と、該第１及び第２入力端子に接続され、前記左右シフ
ト入力信号のうち一方の信号が印加されたとき前記一方
の信号を後段の回路に伝送するとともに、前記左右シフ
ト入力信号が同時に印加されたときシフト入力信号の伝
送を禁止するゲート回路と、左右シフト入力信号に応じ
てクロック信号を発生するクロック信号発生回路と、ゲ
ート回路の出力信号によりシフト方向を設定するととも
に、クロック信号により、ゲート回路の出力信号をデー
タとして取り込み、設定されたシフト方向にシフトする
演算部とから成り、演算部は右シフト信号に応じて右方
向にシフトされた出力信号を発生し、左シフト信号に応
じて左方向にシフトされた出力信号を発生することを特
徴とするシフトレジスタ。(57) [Claims] A shift register capable of shifting left and right, a first and second input terminal to which a left and right shift input signal is applied, respectively, and one of the left and right shift input signals connected to the first and second input terminals; A gate circuit that transmits the one signal to a subsequent circuit when applied, and that inhibits transmission of the shift input signal when the left and right shift input signals are simultaneously applied, and a clock signal according to the left and right shift input signal. A clock signal generating circuit that generates the data, and an operation unit that sets the shift direction based on the output signal of the gate circuit, captures the output signal of the gate circuit as data using the clock signal, and shifts the data in the set shift direction. The unit generates an output signal shifted rightward in response to a right shift signal and shifted leftward in response to a left shift signal. Shift register, characterized in that to generate an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203738A JP2895835B2 (en) | 1987-08-17 | 1987-08-17 | Shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62203738A JP2895835B2 (en) | 1987-08-17 | 1987-08-17 | Shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448300A JPS6448300A (en) | 1989-02-22 |
| JP2895835B2 true JP2895835B2 (en) | 1999-05-24 |
Family
ID=16479034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62203738A Expired - Lifetime JP2895835B2 (en) | 1987-08-17 | 1987-08-17 | Shift register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2895835B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4859767A (en) * | 1971-11-26 | 1973-08-22 |
-
1987
- 1987-08-17 JP JP62203738A patent/JP2895835B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＣＱ出版ＫＫ「‘８６最近返新ＴＴＬＩＣ規格表」（昭和６１年６月２０日）Ｐ．１８９−Ｐ．１９３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448300A (en) | 1989-02-22 |
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|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 9 |