JP2891328B2 - 多重レベル階層回路設計用の遅延時間値生成の方法 - Google Patents

多重レベル階層回路設計用の遅延時間値生成の方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的には回路設計作
成用のターゲット生成の方法に関し、具体的には、多重
レベル階層回路設計を作成するための前述の方法に関す
る。
【０００２】
【従来の技術】フロアプラニング、配置、配線などのタ
イミング主導型レイアウトの目標は、設計者によって指
定された具体的なタイミング制約をその設計が満足する
ようにレイアウト設計プロセスを実行することである。
一般的な場合のほとんどでは、タイミング制約情報が、
設計の入力での信号の到達時刻と設計の出力での信号の
必要到達時刻の形で、タイミング主導型レイアウト・ツ
ールに指定される。
【０００３】タイミング主導型設計ツールは、通常、３
つの方法のいずれかまたはその変形、すなわち経路遅
延、ネット重みまたはネット遅延に基づく設計によっ
て、タイミング制約を扱う。ネットとは、電子構成要素
の物理的なピンまたは論理的な入出力ポートの電気接続
である。
【０００４】経路遅延に基づくツールでは、設計内の指
定されたタイミング経路に対するタイミング制約を検討
し、これらの制約を満足するように設計プロセスを実行
する。制約は通常、ある経路を通る最大または最小の抵
抗容量性（ＲＣ）遅延の形式である。理論上、タイミン
グ制約は、設計内のすべての入出力経路に関して指定す
ることができる。しかし、このような経路の数は、設計
の寸法に対して対数的に増加し、実際には、経路のうち
のごく限られたサブセットだけしか、通常のタイミング
主導型ツールによって効率的に処理できない。したがっ
て、大きな設計の場合、設計プロセス中に設計内のすべ
ての経路を監視することは非実用的である。これに関し
て、個々の経路を監視するのではなく、複数の経路を含
む設計の部分グラフを監視することによって、コストを
低減することができる。
【０００５】ネット重みに基づく方法では、ネットの重
み係数を検討する。これらの重み係数は、タイミングに
関する各ネットの相対的な重要度を示す。ネット重みに
基づく方法では、より低い重みの他のネットを犠牲にし
て、高い重みを有するネットを短縮し、したがってその
遅延を減らそうと試みる。しかし、ネット重みに基づく
方法では、全体的なタイミング制約を満たすことを保証
できず、通常は、特定の設計に要求されるタイミングに
収束するために、毎回ネット重みを調節しながら複数回
実行する必要がある。
【０００６】ネット遅延に基づくツールでは、ターゲッ
トすなわち設計内の個々のネット上の抵抗（Ｒ）、容量
（Ｃ）および抵抗容量（ＲＣ）を検討し、これらのター
ゲットを満足するように設計プロセスを実行する。通
常、個々のネット・ターゲットは、すべてのネット・タ
ーゲットが満たされた場合に全体設計がタイミング目標
を満足するように、全体設計制約に基づいて生成され
る。ネット遅延に基づく手法では、比較的低い計算コス
トで設計プロセス中に設計内のすべてのネットを監視す
ることができる。しかし、このツールの有効性は、ネッ
ト・ターゲットの生成方法に左右される。
【０００７】既存のターゲット生成手法では、複数のネ
ットからなる経路に指定された遅延を、構成ネット上の
個々のＲＣ遅延として配分する。一般に、従来のターゲ
ット生成手法は、ターゲット生成の基本原則に従うが、
生成されるタイミング経路の組に対する変動と、ある経
路上の遅延をその構成ネットに配分する方法に関して
は、それぞれ異なる可能性がある。たとえば、ルク（W.
K. Luk）著、"A Fast Physical Constraint Generator
for Timing Driven Layout", 28th ACM/IEEE Design Au
tomation Conference, Paper 37.3, 1991年6月, pp. 62
6-631（以下、「ルク論文」と呼称する）と、ヨーゼフ
（H. Youssef）およびシュラゴウィッツ（E. Shragowit
z）著、"Timing Constraints for Correct Performanc
e", Proc. ICCAD, l990年11月, pp. 24-27（以下、「ヨ
ーゼフ、シュラゴウィッツ論文」と呼称する）を参照さ
れたい。
【０００８】従来のターゲット生成手法によれば、入力
は、設計に対するタイミング制約であり、出力は、ネッ
ト上のターゲットである。通常、この手順は、すべての
ネット上のすべての初期ターゲットを０にセットするこ
とによって始まり、その後、下記のステップに進む。 １．論理ネットワークに対するタイミング分析を行う。
このステップでは、繰返しループの前回の繰返しで生成
されたターゲットを考慮に入れ、（ｉ）タイミング経路
（それぞれがタイミング・ノードのシーケンスからな
る）の組と、（ｉｉ）各経路のスラック値を生成する。
スラックとは、設計の性能に影響せずに経路に追加する
ことができる遅延の量である。 ２．経路上のスラック値を、その経路に含まれるネット
に配分する。このステップは、ターゲット生成手法ごと
に異なる形で実行される。一般に、このステップでは、
ネット上の既存のターゲット、接続されているセルに起
因するネットへの負荷、容量と抵抗の変化に対するネッ
ト遅延の敏感さなどの情報を考慮に入れる。 ３．すべての経路スラックが０または十分に０に近い値
になるまで、ステップ１とステップ２を繰り返す。実際
には、繰返し回数の上限があり、その後にアルゴリズム
を終了させなければならない場合がある。こうして生成
されたネット上のターゲットを、その後、配置／配線プ
ログラムに渡す。
【０００９】別の表現で言えば、本質的に、従来のター
ゲット生成処理は、設計に対するタイミング制約を、設
計に含まれるネットに対するタイミング制約に変換する
ものであり、ここで、ネットによって互いに接続された
セルが、既知の遅延を有する固定され事前に設計された
実体（ライブラリ・セルまたは標準セル）である。これ
を図１に示す。図１には、入力ピンＰ１から出力ピンＰ
２へのチップ１０を通るクリティカル・パスが示されて
いる。この経路は、６つのネットｎ１ないしｎ６と５つ
の標準セルｃ１ないしｃ５から構成される。タイミング
分析による判定として、この経路上に正のスラックＳが
ある、すなわちこの設計の性能に影響を及ぼさずにこの
経路にＳ単位の遅延を追加できると仮定すると、ターゲ
ット生成アルゴリズムは、スラック値Ｓをネットｎ１な
いしｎ６の間で配分し、したがって、この配分を反映す
るようにこれらのネット上のＲ、ＣおよびＲＣターゲッ
トを修正する。これは、単一のクリティカル・タイミン
グ経路を有する単純な例であることに留意されたい。一
般に、互いに交わる多数のクリティカル・タイミング経
路が存在し、所与のネットに割り当てられたターゲット
は、それが属するすべてのタイミング経路上のスラック
に基づかなければならない。
【００１０】したがって、ターゲット生成のための従来
の手法は、経路が通過するセルが、固定された遅延を有
する事前設計された実体である、「フラット」な設計を
対象に動作する。しかし、いわゆる多重レベル階層回路
設計では、セル自体が、その内部をまだ設計されていな
い階層構造からなるので、この条件が維持されない可能
性がある。一般に、多重レベル階層回路設計とは、その
表現に包含階層が含まれる電子設計、すなわち全体設計
がセルから構成され、セルに、ネットによって互いに接
続される子セルが含まれる設計を指す。各セルは、標準
セル・ライブラリから引き出された事前設計されたセル
であることを意味する標準セルか、１つまたは複数の子
セルを含むことを意味するマクロ・セルのいずれかであ
る。マクロ・セルの子は、標準セルであるか、それ自体
がマクロ・セルである可能性がある。現階層レベルと
は、所与の時点で物理設計が実行されつつある設計階層
の特定のレベルを指す。
【００１１】図２を参照すると、多重レベル階層回路設
計では、設計階層の最上位レベルの実体、たとえばチッ
プ１２と、遅延モデルが使用可能な事前設計された末端
レベルの実体、たとえばライブラリ・セルまたは標準セ
ルｃ６ないしｃ９との間に、複数の階層レベルが存在す
る可能性がある。したがって、階層の最上位レベルの実
体またはチップ１２は、まだ設計されていないマクロ・
セルｍ１およびｍ２から構成される可能性がある。マク
ロ・セルｍ１およびｍ２に含まれる下位レベルのセルｃ
６ないしｃ９（標準セルであっても、それ自体がマクロ
・セルであってもよい）は、配置と配線を行われておら
ず、したがって、マクロ・セルｍ１およびｍ２について
使用可能な固定されたタイミング・モデルは存在しな
い。図２の設計に従来のターゲット生成技法を使用する
ためには、この階層を「フラット化」する、すなわち階
層マクロ・セルｍ１およびｍ２の境界を取り除かなけれ
ばならないはずである。その後、フラット化された設計
に対してターゲット生成を実行して、ネット上のターゲ
ットを導出できるはずである。
【００１２】上で述べた既存のターゲット生成手法は、
下記の複数の理由から、多重レベル階層回路設計に使用
することができない。 １．従来のターゲット生成手法では、設計内の各セル
が、固定されたタイミング特性を有する事前に設計され
た標準セルであることを前提としている。 ２．フラット化された設計に対して、すなわちマクロ・
セル境界を取り除いた状態で、従来のターゲット生成を
使用してターゲット生成を実行した場合であっても、結
果のネット・ターゲットは、直接に役立つものにはなら
ないはずである。具体的に言うと、マクロ・セル境界を
またぐ配線に割り当てられたターゲットは、マクロ・セ
ルの内側と外側の２つのサブネットに配分する必要があ
る。というのは、階層の上位レベルで作業している時
に、階層フロアプランナーにはマクロ・セルの内側のサ
ブネットしか見えないからである。たとえば、図２に示
された階層設計のネットｎ７およびｎ８がこれである。 ３．使用されるフロアプラニング・プロセスは、通常
は、マクロ・セル内のネットがマクロ境界をまたぐネッ
トより短い平均長さを有するレイアウトをもたらす。
「フラット化」された設計に対して作業する時の既存の
ターゲット生成手法は、これを利用してワイヤ遅延を比
例配分することはしないはずである。
【００１３】もう１つの短所は、このようなフラット化
によって、階層設計の目的が無効になり、フラット化さ
れた設計全体を１時に処理する必要が生じ、大規模設計
の場合には必要なメモリ量と計算時間が非現実に大きく
なることである。さらに、このフラット化手法を使用す
る際には、すべてのネットが、その間で遅延を「配分」
する際に等しい重みを与えられ、したがって、ｍ１など
のマクロ内の、より短い平均長さを有する「局所」ネッ
トを、チップ全体にまたがりより長い平均長さを有する
「大域」ネットと区別できない。
【００１４】
【発明が解決しようとする課題】したがって、特に多重
レベル階層回路設計用の、改良された遅延時間値生成手
法を提供することが本発明の目的である。
【００１５】
【課題を解決するための手段】全般的に、本発明は、多
重レベル階層回路設計内の、マクロ・セルを含むセル、
入出力ポートおよびネットの間の相互関係を記述する階
層設計記述と、多重レベル階層回路設計の遅延制約とを
提供するステップと、多重レベル階層回路設計の各ネッ
トおよびマクロ・セルのネット尺度を生成し、階層設計
記述に基づいて多重レベル階層回路設計のマクロ・セル
ごとに抽象遅延モデルを生成するステップであって、ネ
ット尺度が面積主導型設計に基づくネットの推定長さか
ら導出されたネットの推定抵抗容量性遅延であり、抽象
遅延モデルがマクロ・セルを通る遅延の記述である、前
記生成ステップと、ネット尺度、抽象遅延モデルおよび
遅延制約に基づいて、ネットおよびマクロ・セルの遅延
時間値を生成するステップと、遅延時間値に基づいて多
重レベル階層回路設計を作成するステップとを含む、多
重レベル階層回路設計を作成するための、遅延時間値
（またはバジェット）を生成する方法に関する。
【００１６】
【実施例】本明細書で使用する用語、多重レベル階層回
路設計とは、最上位レベル・セルと称する、データ信号
が回路設計に入るデータ入力ポートとデータ信号が回路
設計から出るデータ出力ポートを有するセルであると定
義される。多重レベル階層回路設計は、内部的には、
（ｉ）最上位レベル・セルの子セルと称する、最上位レ
ベル・セルに含まれるセル（最上位レベル・セルはこれ
らの子セルの親セルであり、子セルのそれぞれがそれ自
体の入出力ポートを有する）と、（ｉｉ）子セルならび
に親セルの入出力ポートの間の電気接続をもたらすネッ
トからなる。ここで、子セルのそれぞれは、標準セルま
たは事前設計されたセルであるか、ネットによって互い
に接続されるそれ自体の子セルからなる、マクロ・セル
と称するセルのいずれかである。マクロ・セルは、最上
位セルと同一の定義を有する。
【００１７】さらに、本明細書で「ネット尺度」と称す
る量を定義しなければならない。あるネットのネット尺
度とは、従来の面積主導型設計に基づくネットの推定長
さから導出されたネットの推定抵抗容量性遅延、すなわ
ちあるネットを含むセルの設計を、タイミング主導型の
影響なしに面積を最少にするように実行した場合にその
ネットが有する遅延の推定値である。タイミング主導型
設計プロセスを実行する時には、２つのネットが同一の
ネット尺度を有する場合であっても、一方のネットが他
方よりもタイミングにクリティカルであるために、設計
プロセスが、この２つのネットの間でワイヤ長のトレー
ド・オフを強制する（すなわちクリティカルなネットは
短くなる傾向を有し、したがってより少ない遅延を有す
る）可能性があることに留意されたい。
【００１８】あるネットのドライバ／レシーバ・ポート
対に関連するネット尺度は、従来の面積主導型設計から
もたらされるポート対の間の予測されたワイヤ遅延であ
る。これは、周知の統計的技法によって推定することが
できる。たとえば、ドナス（W. E. Donath）著、"Wire
Length Distribution for Placements of Computer Log
ic", IBM Journal of Research & Development, Vol.2
5, No.3, 1981年5月, pp. 152-155を参照されたい。
【００１９】標準セルを用いて相互接続されたネットか
らなる経路のネット尺度は、その経路内のネットのネッ
ト尺度の和である。たとえば、図２のネットｎ７ないし
ｎ１５からなる経路を検討されたい。ネットｎ９および
ｎ１３は、それぞれマクロ・セルｍ１およびｍ２に関連
する統計式に基づいて別々に予測されるので、異なるネ
ット尺度を有する。さらに、ｎ７、ｎ１１およびｎ１５
のネット尺度は、最上位レベル・セルすなわちチップ１
２に適用される統計式に基づいて別に決定される。一般
に（必ずとは限らない）、同一セル内の階層の同一レベ
ルにあるネットは、同一の推定ネット尺度を有する。し
たがって、図２の入力Ｐ３から出力Ｐ４への経路のネッ
ト尺度は、ネットｎ７ないしｎ１５のネット尺度の和で
ある。
【００２０】ある経路が子マクロ・セルを通る場合、そ
の子マクロ・セルの関連入力／出力ポート対のネット尺
度を決定し、経路のネット尺度に含めなければならな
い。マクロ・セルの入力／出力ポート対のネット尺度
は、この２つのポートの間の最長遅延経路に沿った累算
ネット尺度値である。
【００２１】あるネットのソース／シンク・ポート対ま
たはマクロ・セルの入力／出力ポート対であり得るポー
ト対Ｐx、Ｐyのネット尺度を、本明細書ではＮＭ
（Ｐx、Ｐy）と表記する。
【００２２】ネットと経路のネット尺度は、本発明によ
って遅延時間値生成に使用される。ネット尺度を計算す
る方法は、再帰的である。言い換えると、ある経路がマ
クロ・セルを通る時には必ず、まずそのマクロ・セルの
ネット尺度を再帰的に決定し、その後にこの経路に使用
する。
【００２３】ここで図３を参照すると、ブロック１４
で、本発明によれば、多重レベル階層回路設計の具体的
な階層設計記述と遅延制約が、多重レベル階層回路設計
を作成するための遅延時間値生成に必要な入力である。
階層設計記述では、多重レベル階層回路設計の、マクロ
・セルを含むセル、ポートおよびネットの間の相互関係
を記述する。設計の階層の末端セル（最下位レベルの子
マクロ・セル）は、標準セルまたは遅延モデルを使用で
きるセルであると仮定される。セルの遅延モデルによっ
て、あるセルの入力／出力ポート対のそれぞれの信号伝
播遅延が、一定値または出力ポートでの総容量性負荷の
関数のいずれかとして指定される。記憶要素（ラッチま
たはフリップフロップ）を含む標準セルは、入力設計で
そのようなセルとして識別されると仮定し、このような
セルを、本明細書ではラッチ・セルと称し、残りのセル
を、非ラッチ・セルまたは組合せセルと称する。遅延制
約は、下記の形式で表現される。 １．設計の主入力での信号の到達時刻（ＡＴ）と、設計
の主出力での必要到達時刻（ＲＡＴ）と、 ２．非ラッチ組合せセルを介するラッチ出力からラッチ
入力への最大許容遅延を導出するのに十分な、刻時方式
に関する情報（クロック周期、ラッチのセットアップ／
ホールド時間、クロック信号の関係を指定するタイミン
グ図など）か、すべてのラッチ出力でのＡＴとすべての
ラッチ出力でのＲＡＴのいずれかと、 ３．任意選択として、遅延制約の一部として設計の任意
の内部点で指定されるＡＴおよびＲＡＴ。
【００２４】ブロック１６で、設計階層に含まれるネッ
トとマクロ・セルのそれぞれについてネット尺度を生成
し、設計階層に含まれるマクロ・セル（最上位レベルの
マクロ・セルを除く）のそれぞれについて抽象遅延モデ
ルを生成する。抽象遅延モデルは、マクロ・セルを通る
累算遅延の高水準記述である。次に、ブロック１８で、
設計に含まれるネットとマクロ・セルの相対的なネット
尺度値、マクロ・セルの抽象遅延モデルおよび遅延制約
に基づいて、ネットとマクロ・セルの遅延時間値を生成
する。その後、この処理はブロック２０で終了する。ブ
ロック１６とブロック１８の詳細な説明を下で行う。
【００２５】生成される遅延時間値のそれぞれは、ネッ
ト（ソース／シンク）またはマクロ・セル（入力／出
力）のポート対に関連する時間間隔の形式となる。この
時間間隔は、２つのポートの間の信号の最大許容伝播時
間を表す。
【００２６】ネットとマクロに関して生成された遅延時
間値は、たとえば物理設計ツールに渡される。設計内の
ネットごとに、その遅延時間値を（任意指定として）、
ワイヤ長の値に変換し、表現することができる。技術的
現状の物理設計ツール（配置、配線など）は、ネット遅
延または長さに関するそのような値を満たすように試み
ながら設計プロセスを実行することができる。物理設計
プロセスで、設計内のすべてのネットに対する個々の値
を満たすことに成功したならば、その階層設計全体が、
全体遅延制約を満たすことが保証される。
【００２７】事実上、この階層遅延時間値生成プロセス
を用いると、全体的なタイミング制約を、技術的現状の
物理設計ツールが処理できる個々の設計実体（ネットお
よびマクロ・セル）に対する遅延時間値に変換すること
によって全体的なタイミング制約を満たすように、物理
設計をタイミング主導型方式で実行できるようになる。
【００２８】ネットおよびマクロ・セルのネット尺度と
抽象遅延モデルを生成するブロック１６の詳細を、図４
に示す。本明細書で使用する用語「ラッチ式入力ポー
ト」は、その入力ポートで始まり、階層のこのレベルま
たは下位レベルのネットと子セルを通り、ラッチまたは
フリップフロップで終わる経路が存在する、マクロ・セ
ルの入力ポートを指す。同様に、本明細書で使用する用
語「ラッチ式出力ポート」は、ラッチで始まりセルのこ
のポートで終わる経路を指すことを除いて、「ラッチ式
入力ポート」と同様である。さらに、用語「組合せ経
路」は、その経路が通過する非ラッチ・セルの入力／出
力ポート対のすべてに関して、「遅延セグメント」すな
わちセルの遅延モデルにそのポート対に関して記憶され
た関連遅延値がある（これら２つのポートの間を信号が
伝播できることを暗示する）、ネットおよび非ラッチ・
セルの並びを指す。用語「経路」は、「組合せ経路」と
同義である。ある経路の遅延は、その経路が通過するネ
ットおよびセルに沿った遅延の和と、始点ポートまたは
終点ポートに遅延が存在するならばその遅延値からな
る。図４を参照すると、当初、ブロック２２で、設計内
のマクロ・セルｍiを選択またはアクセスして、その子
セルのすべてが事前定義された遅延モデルを有する標準
セルになるようにする。一般に、マクロ・セルｍi（最
上位レベル・セル以外）は、子マクロ・セルがある場合
にその子マクロ・セルのすべてが処理済みになった時に
限って選択され、処理される。これは、本質的にマクロ
・セルのボトムアップ順の処理である。
【００２９】ブロック２４で、マクロ・セルｍi内のす
べてのネット（すなわちマクロ・セルｍiの子セルを相
互接続するネット）のネット尺度を決定する。ここで図
５を参照すると、ブロック２４に従ってネット尺度を決
定する方法の詳細が示されている。ネット尺度を決定す
る方法は、現階層レベルでの物理設計プロセスの状態に
依存する。ブロック４４で、現レベルでのセルの配置と
ネットの配線が既に実行されているかどうか、すなわち
ネットが既知の経路を有するかどうかを判定する。そう
である場合には、すべてのネットが既に既知の経路を有
し、ブロック４６で、接続（ソース／シンク・ポート
対）のそれぞれのネット尺度を、ソースとシンクの間の
ワイヤ経路のＲＣ（抵抗容量）遅延として決定する。こ
の計算は、周知の方法によって実行できる。たとえば、
ルビンシュタイン（J. Rubinstein）、ペンフィールド
（P. Penfield, Jr.）、ホロウィッツ（M.A. Horowit
z）著、"Signal Delay in RC Tree Networks", IEEE Tr
ansactions on Computer-Aided Design, Vol.CAD-2, N
o.3, 1983年7月を参照されたい。現レベルでのネットの
配線が実行されていない場合、ブロック４８で、子セル
の配置が既に実行されているかどうか、この場合では、
ネットの終点の近似位置が既知であるかどうかを判定す
る。そうである場合、ブロック５０で、好ましくはシュ
タイナー木として既知のトポロジ（たとえば、ファン
（F.K. Hwang）著、"On Steiner Minimal Trees with R
ectilinear Distance", SIAM J. Appl. Math., Vol.30,
No.1, 1976年1月と、ハナン（M. Hanan）著、"On Stei
ner's Problem with Rectilinear Distance", J. SIAM
Appl. Math., Vol.14, No.2, 1966年3月を参照された
い）の形で、まずネットごとにトポロジを判定し、これ
らのトポロジに対してＲＣ遅延を推定する。ネットの終
点の近似位置が既知でない場合、すなわちブロック４８
の判定に対する回答が否の場合、ブロック５２で、検査
を行って、ネットについて前に記憶されたか指定された
ネット尺度があるかどうかを判定し、この場合、これら
の値をブロック５４で利用する。この状況が発生するの
は、遅延時間値生成プロセス全体が反復式に適用される
場合である。最後に、前に値が記憶されていない場合、
ブロック５６で、マクロ・セルｍi の物理特性と論理特
性に基づいて、マクロ・セルｍi 内のすべてのネットに
ついて、平均接続長Ｌを決定する。このような平均接続
長の決定の議論については、ドナス（W. E. Donath）
著、"Wire Length Distribution for Placements of Co
mputer Logic", IBM Journal of Research & Developme
nt, Vol.25, No.3, 1981年3月, pp. 152-155を参照され
たい。この平均接続長Ｌに関して、ブロック５８でＲＣ
遅延を計算し、すべてのネットのネット尺度値として使
用する。あるネットのソース／シンク・ポート対Ｐx、
Ｐyについて決定されたネット尺度のすべてが、そのネ
ットのネット尺度ＮＭ（Ｐx、Ｐy）として記憶される。
【００３０】図４に戻ると、ブロック２６ないしブロッ
ク３４は、マクロ・セルｍiの入力／出力ポート対のす
べてについて抽象遅延とネット尺度を決定する内側反復
ループを構成する。したがって、ブロック２６で、ある
入力／出力ポート対（Ｐx、Ｐy）を選択する。この入力
／出力ポート対（Ｐx、Ｐy）に関して、ブロック２８
で、マクロ・セルｍi内のＰxからＰyへの最長遅延組合
せ経路を判定する。この経路は、連続するネットおよび
非ラッチ・セルからなるＰxからＰyへのすべての組合せ
経路の中から選択される。ある経路に沿った遅延は、そ
れを構成するネットとセルの遅延の和からなる。あるネ
ットの遅延は、ブロック２４で判定された、その経路が
通るネットの特定のソース・ポートおよびシンク・ポー
トに関連するネット尺度である。セルの遅延は、それが
標準セルであるかマクロ・セルであるかに応じて変化す
る。標準セルの遅延は、問題の経路が通る入力／出力ポ
ート対に関して、ブロック１４で入力された遅延モデル
の形で入手できる。マクロ・セルを通る遅延は、マクロ
・セルｍiに関するループの以前の繰返しで決定されて
いるはずの抽象遅延モデルから得られる。したがって、
ＰxからＰyへの最長遅延経路は、頂点がマクロ・セルｍ
iのポートを表し、弧（弧長に対応する遅延値をラベル
として付けられる）のそれぞれがネット内のソース−シ
ンク接続またはセルを介する入力−出力信号伝播を表す
有向グラフに対して従来のグラフ理論法を使用すること
によって導出できる。このような経路ＰＣxyがＰxとＰy
の間に存在する場合、ＰＣxy上の遅延を、マクロ・セル
ｍiの抽象遅延モデルの遅延セグメント、Ｄｅｌａｙ
（Ｐx、Ｐy）として記憶する。
【００３１】次に、ブロック３０で、最長遅延経路ＰＣ
xyに沿った遅延のうち、ブロック２８でネット遅延に起
因すると判定された部分を判定する。これは、最長経路
ＰＣxyが存在するならばそれを横断し、その経路内のネ
ットとマクロ・セルのポート対（Ｐa、Ｐb）のネット尺
度ＮＭ（Ｐa、Ｐb）を足し合わせることによって決定さ
れる。この値は、マクロ・セルｍiのポートＰxとＰyの
間のネット尺度値ＮＭ（Ｐx、Ｐy）として記憶される。
【００３２】具体的に言うと、子として標準ライブラリ
・セルだけを有するセルの場合、所与の入力ポートから
所与の出力ポートへのネット尺度は、２つのポートの間
の最長経路内のネットのソース／シンク接続対のネット
尺度の和である。たとえば、図６で、ポートＰ５とＰ６
の間の最長遅延経路がネットｎ１６、ｎ１７、ｎ１８、
ｎ１９およびｎ２０からなると仮定すると、ポートＰ５
とＰ６の間のネット尺度は、これらのネットのネット尺
度の和である。図７を参照すると、その中にマクロ・セ
ルを有するセル、すなわちそれ自体は標準ライブラリ・
セルではない子セルが存在する場合、最長遅延経路が、
たとえばマクロ・セルｍ３などのマクロ・セルを通る可
能性がある。この場合、ネット尺度は、わずかに変更さ
れた形で定義される。ポートＰ７とポートＰ８の間の最
長経路が、ネットｎ２１、ｎ２２、ｎ２３およびｎ２４
と、マクロ・セルｍ３のポートＰ９とポートＰ１０の間
の経路から構成される場合、ポートＰ７とポートＰ８の
間のネット尺度は、ネットｎ２１、ｎ２２、ｎ２３およ
びｎ２４のネット尺度ならびにマクロ・セルｍ３のポー
トＰ９とポートＰ１０の間のネット尺度の和である。し
たがって、このような場合のネット尺度は、上に示した
ように、最長遅延経路が通過するネットならびにマクロ
・セルのネット尺度の和として定義される。
【００３３】図６および図７から明らかなとおり、ネッ
ト尺度は、階層設計の場合に再帰的に定義される。言い
換えると、マクロ・セルの（そのポートの所与の対の間
の）ネット尺度は、マクロ・セルであるその子セルのネ
ット尺度に依存し、したがって、まず後者を決定する必
要がある。したがって、ネット尺度の計算は、階層をボ
トム・アップに横断して実行する必要がある。
【００３４】図４に戻って、ブロック３０で最長遅延経
路のネット尺度を決定した後に、ブロック３２で、処理
の必要なｍiの入力／出力ポート対がまだあるかどうか
に関する判定を行う。処理の必要な入力／出力ポート対
がまだある場合、ブロック３４で次の入力／出力ポート
対をアクセスし、ブロック２８ないしブロック３２によ
る処理を継続する。しかし、処理の必要な入力／出力ポ
ート対がない場合、マクロ・セルｍiのすべての入力／
出力ポート対に関して、抽象遅延値とネット尺度値が
（存在するならば）得られている。さらに、マクロ・セ
ルｍiのすべてのネットのすべてのソース／シンク・ポ
ート対に関して、ネット尺度値が得られている。
【００３５】したがって、組合せ論理によって接続され
た、マクロ・セルｍiのすべての入力／出力ポート対に
ついて、遅延セグメントとネット尺度が決定された。次
に、ブロック３５で、ラッチに接続されたマクロ・セル
ｍiの入出力ポートについて、遅延とネット尺度の値を
決定する。
【００３６】ここで図８を参照すると、ブロック３５に
よる遅延とネット尺度の決定方法の詳細が示されてい
る。マクロ・セルｍiのラッチ式の入力ポートおよび出
力ポートの遅延データを決定しなければならない。ブロ
ック５９で、ｍiの入力ポートＰxを選択する。ブロック
６０で、最長遅延組合せ経路ＰＣxが存在するならば、
それを決定する。この組合せ経路ＰＣxは、入力ポート
Ｐxから、マクロ・セルｍiの子ラッチ・セルのデータ入
力ポートか、マクロ・セルｍiのマクロ子セルのラッチ
式入力ポートのいずれかへの経路である。そのような組
合せ経路ＰＣxが見つかった場合、Ｐxは、それ自体がマ
クロ・セルｍiのラッチ式入力ポートである。その場合
には、値Ｄｅｌａｙ（Ｐx）が、マクロ・セルｍiの抽象
遅延モデルに記憶され、これは、ＰＣxがラッチ・セル
で終わる場合にはＰＣx上の遅延からなり、ＰＣxがマク
ロ・セルのラッチ式入力ポートＰaで終わる場合にはＰ
Ｃx上の遅延と前に記憶されたＤｅｌａｙ（Ｐa）からな
る。どちらの場合でも、Ｄｅｌａｙ（Ｐx）は、Ｐxか
ら、遅延に関してＰxから「最も遠い」ｍi内のラッチま
での全遅延を表す。
【００３７】ブロック６２で、経路ＰＣxがブロック６
０で見つかった場合に、この経路に沿ったネット尺度を
足し合わせ、ＰＣxがラッチ式入力ポートＰaで終わる場
合にはＮＭ（Ｐa）の値も加算し、ＮＭ（Ｐx）として記
憶する。次に、ブロック６４で、遅延データを決定しな
ければならない入力ポートＰxがまだあると判定された
場合には、ブロック６６で次のＰxをアクセスし、ブロ
ック６０に進む。しかし、ブロック６４で、遅延データ
を決定しなければならない入力ポートＰxがないと判定
された場合には、ブロック６７に進む。ブロック６７で
は、ｍiの出力ポートＰyを選択する。ブロック６８およ
び７０では、入力ポートＰxに関するブロック６０およ
び６２と同様に、マクロ・セルｍiのラッチ式出力ポー
トＰyのそれぞれについて、最長遅延組合せ経路ＰＣyが
存在するならば、それを判定し、マクロ・セルｍiの抽
象遅延モデルにＤｅｌａｙ（Ｐy）として記憶し、マク
ロ・セルｍiに関するネット尺度値ＮＭ（Ｐy）も記憶す
る。
【００３８】図４に戻って、ブロック３６で、マクロ・
セルｍiを、処理済みとしてマークする。
【００３９】ブロック３８で、最上位セル以外の未処理
のマクロ・セルｍiが存在するかどうかについて判定を
行う。ブロック３８で、処理の必要なマクロ・セルｍi
が存在すると判定された場合、ブロック４０で、そのよ
うな未処理のマクロ・セルをもう１つアクセスまたは選
択し、処理を継続する。しかし、ブロック３８で、処理
の必要なマクロ・セルが存在しないと判定された場合、
ブロック４２に進む。
【００４０】この手順がブロック４２に達した時点で、
階層の最上位レベルにあるネットを除いて、設計階層の
すべてのネットおよびマクロ・セルのネット尺度が決定
されている。ブロック４２で、図５と共にブロック２４
に関して概略を示したものと同一の手順を使用して、階
層の最上位レベルにあるネットのネット尺度を決定す
る。
【００４１】ここで図９を参照すると、ブロック１８に
よる、ネットとマクロ・セルに関する遅延時間値生成方
法の詳細が示されている。遅延時間値は、ブロック１６
から得られたネット尺度および抽象遅延モデルと、その
設計に関して指定された全体遅延制約に基づいて、設計
の個々のネットおよびマクロ・セルについて生成され
る。ブロック１００で、すべてのマクロ・セルを未処理
としてマークし、設計階層の最上位レベルのマクロ・セ
ルを、最初にアクセスされ、処理されるマクロ・セルに
する。変数ｍjは、現マクロ・セル、すなわち所与の時
点で処理中のマクロ・セルを表す。ブロック１０２で、
ｍjの子セルのうちで、ラッチ・セルであり、出力ポー
トまたは入力ポートについてＡＴまたはＲＡＴ（アルゴ
リズムに入力されるデータの説明を参照されたい）がま
だ入手可能でないすべての子セルについて、ＡＴを、セ
ルの出力ポートにアサートするか、これに関連して記憶
し、ＲＡＴを、セルの入力ポートにアサートする。ＡＴ
およびＲＡＴの値は、設計の刻時方式と遅延制約によっ
て決定される。したがって、単一クロック設計の場合、
ＲＡＴ値は、（ラッチのセットアップ時間とホールド時
間を無視すると）クロック周期に等しく、ＡＴ値は、０
に等しい。
【００４２】ブロック１０４で、ｍjの子マクロ・セル
のうちで、ラッチ式入出力ポートを有するセルのそれぞ
れについて、そのようなラッチ式出力ポートのそれぞれ
についてＡＴを決定し、そのようなラッチ式入力ポート
のそれぞれについてＲＡＴを決定する。これらは、刻時
方式、その子マクロ・セルの抽象遅延モデルおよび設計
の遅延制約に基づいて決定される。したがって、単一ク
ロック設計の場合、ラッチ式入力ポートＰiのＲＡＴ値
ＲＡＴ（Ｐi）は、クロック周期からＤｅｌａｙ（Ｐi）
を引いた値であり、ラッチ式出力ポートＰjのＡＴ値Ａ
Ｔ（Ｐj）は、Ｄｅｌａｙ（Ｐj）である。
【００４３】次に、ブロック１０６で、２組のポート、
ＰBEGINおよびＰENDを導出する。ＰBEGINは、到達時刻
の値を記憶または指定された、ｍjとその子のすべての
ポートの組である。ＰENDは、必要到達時刻の値を記憶
または指定された、ｍjとその子のすべてのポートの組
である。これら２組のポートＰBEGINおよびＰENDは、そ
れぞれ、遅延時間値を生成する遅延経路の始点または終
点として使用される。
【００４４】ブロック１０８で、ＰENDのポートでの経
路重みと経路スラックを導出する。これは、マクロ・セ
ルｍj内のネットと子マクロ・セルを「順方向通過」す
ることによって達成される。各ネットおよび各マクロ・
セルの各子マクロ・セルの経路スラックと経路重みは、
各子セルに供給するネットと各ネットに供給する子セル
の到達時刻と経路重みとに基づいて、各ネットおよび各
マクロ・セルの各子セルの到達時刻と経路重みをセット
すること（ネットまたは子セルの経路重みは、そのネッ
ト尺度と、それに供給する子セルまたはネットの間で最
大の経路重みの和である）と、到達時刻と必要到達時刻
の間の差として指定される必要到達時刻を有する各ネッ
トの経路スラックを決定することによって決定すること
が好ましい。この「順方向通過」を達成するための方法
の詳細を、図１０に示す。ここで図１０を参照すると、
ブロック１２４で、ｍjのすべてのセルとネットを、当
初は未訪問としてマークし、ＰBEGIN内のソース・ポー
トＰiのそれぞれについて、Ｐiの「経路重み」ＰＷ（Ｐ
i）を０にセットする。ブロック１２６で、ループ・パ
ラメータＥiを、ＰBEGIN内のポートによって供給される
ｍjのネットにセットすることによって、「順方向通
過」を開始する。ブロック１２８で、Ｅiがネットであ
るかどうか（最初のＥiについては真にならなければな
らない）を判定し、その後、ブロック１３２で、ネット
Ｅiの各シンクでの信号到達時刻（ＡＴ）を、対応する
ソース／シンク・ポート対のネット尺度値にソース・ノ
ードでのＡＴを加算することによって更新する。その
後、ブロック１３４で、ネットＥiのソース／シンク・
ポート対（Ｐx、Ｐy）のそれぞれについて、式ＰＷ（Ｐ
x）＋ＮＭ（Ｐx、Ｐy）すなわちソース・ポートの経路
重みと（Ｐx、Ｐy）に関連するネット尺度（ＮＭ）の和
に従って、経路重みＰＷ（Ｐx、Ｐy）を決定する。経路
重みＰＷ（Ｐy）も、同じ値ＰＷ（Ｐx、Ｐy）にセット
する。ポートＰxのＰＷ（Ｐx）はポートＰxに関連する
経路重み値を指し、ポートＰyのＰＷ（Ｐy）はポートＰ
yに関連する経路重み値を指すのに対して、ポート対
Ｐx、ＰyのＰＷ（Ｐx、Ｐy）は、ポート対Ｐx、Ｐyに関
連する経路重み値を指すことに留意されたい。
【００４５】ブロック１２８で、Ｅiがセルであると判
定され、ブロック１３０で、Ｅiが標準セルであると判
定される場合、ブロック１３６で、セルＥiの出力ポー
トでのＡＴを、標準セルＥiに対して指定された遅延モ
デルを使用して、Ｅiの入力ポートでのＡＴに基づいて
更新する。次に、ブロック１３８で、セルＥiの接続さ
れた入力／出力ポート対（Ｐx、Ｐy）のうち、Ｅiの遅
延モデルに遅延セグメントが含まれる（ＰxからＰyへ信
号を供給または伝播することができ、その結果、Ｐxで
の入力によってＰyでの出力信号に影響を及ぼすことが
できることを示す）ポート対のそれぞれについて、経路
重みＰＷ（Ｐx、Ｐy）をＰＷ（Ｐx）に等しい値にセッ
トする。また、そのような出力ポートＰyのそれぞれに
ついて、経路重みＰＷ（Ｐy）は、遅延セグメントによ
ってＰyに接続されるセルＥiの入力ポートＰxのすべて
のＰＷ（Ｐx、Ｐy）の最大値にセットする。
【００４６】ブロック１２８で、Ｅiがセルであると判
定され、ブロック１３０で、Ｅiがマクロ・セルである
と判定される場合、ブロック１４０で、セルＥiの出力
ポートでのＡＴを、セルＥiについて前に構築された抽
象遅延モデルを使用して、セルＥiの入力ポートでのＡ
Ｔに基づいて更新する。次に、ブロック１４２で、セル
Ｅiの入力／出力ポート対（Ｐx、Ｐy）のうち、Ｅiの遅
延モデルに遅延セグメントが含まれる（ＰxからＰyに信
号を伝播できることを示す）ポート対のそれぞれについ
て、経路重みＰＷ（Ｐx、Ｐy）をＰＷ（Ｐx）＋ＮＭ
（Ｐx、Ｐy）にセットする。ここで、ＮＭ（Ｐx、Ｐy）
は、遅延セグメントに関連するネット尺度である。ま
た、そのような出力ポートＰyのそれぞれについて、経
路重みＰＷ（Ｐy）は、遅延セグメントによってＰyに接
続されたセルＥiの入力ポートＰxのすべてのＰＷ
（Ｐx、Ｐy）の最大値にセットする。
【００４７】その後、ブロック１４４で、要素Ｅiを、
訪問済みとしてマークする。ブロック１４６で、ｍjに
まだ訪問していないネットまたは非ラッチ・セル要素が
あるかどうかに関する判定を行う。まだ訪問していない
要素がある場合、ブロック１４８で、まだ訪問していな
い別の要素Ｅi（ネットまたは非ラッチ・セル）をアク
セスまたは選択し、それに供給するすべての要素が訪問
済みになるようにして、ブロック１２８に戻る。したが
って、ネットは、そのソース・ポートに接続されたセル
がある場合に、そのセルが訪問済みになった時に限って
選択され、セルは、その入力ポートに接続されたすべて
のネットが訪問済みになったときに限って訪問される。
【００４８】ブロック１４６で、ｍj内のすべてのネッ
トおよび非ラッチ・セル要素が訪問済みと判定される場
合、ｍj内のすべてのネットおよび非ラッチ・セル要素
が処理済みである。その後、ブロック１５０で、ＰEND
内のポートＰyのそれぞれについて、Ｐyの「経路スラッ
ク」ＰＳ（Ｐy）を、ＲＡＴ（Ｐy）−ＡＴ（Ｐy）すな
わちＰyでの必要到達時刻（刻時方式と設計上の遅延制
約に基づく）とＰyでの実際の信号到達時刻の間の差に
セットする。ポートＰxのＰＳ（Ｐx）はポートＰxに関
連する経路スラック値を指し、ポートＰyのＰＳ（Ｐy）
はポートＰyに関連する経路スラック値を指すのに対し
て、ポート対Ｐx、ＰyのＰＳ（Ｐx、Ｐy）は、ポート対
Ｐx、Ｐyに関連する経路スラックを指すことに留意され
たい。
【００４９】したがって、ｍjの要素を通る「順方向通
過」が完了し、経路重み値と経路スラック値が決定さ
れ、ｍjのポートとＰENDに属するその子に割り当てられ
ている。図９に戻って、この手順は、ブロック１１０に
進む。ブロック１１０では、ＰEND内のポートからＰ
BEGIN内のポートに向かう「逆方向通過」が、この設計
に対して実行され、その間に、経路スラック値と改訂さ
れた経路重み値が、訪問された各ポートに割り当てられ
る。ネットおよび子セルのそれぞれの経路スラックと経
路重みの決定は、そのネットによって供給される子セル
およびネットの経路スラックおよび経路重みに基づくこ
とが好ましく、ここで、あるネットの経路スラックは、
そのネットによって供給される子セルの間の最小経路ス
ラックであり、あるネットの経路重みは、そのネットに
よって供給される子セルの間の最大経路重みであり、あ
る子セルの経路スラックは、その子セルによって供給さ
れるネットの間の最少経路スラックであり、ある子セル
の経路重みは、その子セルによって供給されるネットの
間の最大経路重みである。この「逆方向通過」を達成す
る方法の詳細を、図１１に示す。
【００５０】ここで図１１を参照すると、ｍjのネット
および子セルのそれぞれは、ブロック１５２で、当初は
未訪問としてマークされる。ブロック１５４で、下で説
明する反復ループに進む前に、ＰEND内のポートだけに
供給するｍjのネットを選択し、これをＥiと表す。ルー
プの繰返しのそれぞれでは、要素Ｅiは、ｍj内のセルま
たはネット実体のいずれかである。ブロック１５６で、
要素Ｅiのポート対（Ｐx、Ｐy）は、Ｐx／Ｐyが遅延セ
グメントによって接続された入力／出力ポート対（要素
Ｅiがセルの場合）か、ソース／シンク・ポート対（要
素Ｅiがネットの場合）のいずれかであるが、このポー
ト対のそれぞれについて、経路スラックＰＳ（Ｐx、
Ｐy）を、ＰＳ（Ｐy）にセットし、経路重みＰＷ
（Ｐx、Ｐy）を、ＰＷ（Ｐy）にセットするという動作
を実行する。次に、ブロック１５８で、入力ポート（要
素Ｅiがセルの場合）またはソース・ポート（要素Ｅiが
ネットの場合）であるポートＰxのそれぞれについて、
経路スラック値ＰＳ（Ｐx）を、Ｐxに接続された要素Ｅ
iの出力ポートまたはシンク・ポートＰyのすべての間で
最小のＰＳ（Ｐx、Ｐy）にセットし、経路重み値ＰＷ
（Ｐx）を、Ｐxに接続された要素Ｅiの出力ポートまた
はシンク・ポートＰyのすべての間で最大のＰＷ（Ｐx、
Ｐy）にセットするという動作を実行する。最後に、ブ
ロック１６０で、要素Ｅiを訪問済みとしてマークし、
ブロック１６２で、未訪問の非ラッチ要素Ｅiがあると
判定される場合には、ブロック１６４で、もう１つの未
訪問のネットまたは非ラッチ・セル要素Ｅiを選択し、
それが供給する非ラッチ・セルまたはネット要素のすべ
てが訪問済みになるようにして、ループを繰り返す。繰
返しの最後に、経路スラックと経路重みが、ｍj内のす
べてのネットおよびマクロ・セルについて決定されてい
る。
【００５１】次に、図９に戻って、ブロック１１２で、
遅延配分を実行する。遅延セグメントによって接続され
たネットのソース／シンク対またはマクロ・セルの入力
／出力対に対応するポート対（Ｐx、Ｐy）のそれぞれに
ついて、ポート対（Ｐx、Ｐy）に配分される遅延を、Ｎ
Ｍ（Ｐx、Ｐy）＋［ＮＭ（Ｐx、Ｐy）×ＰＳ（Ｐx、
Ｐy）／ＰＷ（Ｐx、Ｐy）］として決定する。結果の値
は、現階層レベルのネットおよびマクロ・セルに望まし
い遅延時間値である。
【００５２】下位の階層レベルの遅延時間値を生成でき
るためには、最上位レベルのセルに関してユーザによっ
て供給されたものと同一の形態での遅延制約が、マクロ
・セルに関して必要である。これらの遅延制約は、各マ
クロ・セルの入力でのＡＴと出力でのＲＡＴという形式
になる。これらのＡＴおよびＲＡＴは、ヒッチコック
（R.B. Hitchcock, Sr.）、スミス（G. L. Smith）およ
びチェン（D. D. Cheng）著、"Timing Analysis of Com
puter Hardware", IBM Journal of Research &Developm
ent, Vol.26, No.1, 1982年1月, pp. 100-105 に記載の
方法など、明確に確立された静的タイミング分析方法に
基づいて、ブロック１１４で生成される。一般に、これ
らの静的タイミング分析方法によれば、現階層レベルの
入力ポートでのＡＴは、レベル化された形でマクロ・セ
ルの入力ポートに向かって順方向に伝播され、その途中
で信号が出会う遅延が追加される。ネットおよびマクロ
・セルには、前に決定した遅延時間値を使用し、標準セ
ルには、事前に指定された遅延モデルを使用する。ＲＡ
Ｔは、現階層レベルの出力ポートからマクロ・セルの出
力ポートに向かって、同様の形で逆方向に伝播される
が、この場合、途中で出会った遅延が減算される。マク
ロ入出力ポートに対してこの形で決定されたＡＴおよび
ＲＡＴを、マクロに対する遅延制約としてアサートす
る。
【００５３】その後、ブロック１１６で、ｍjを処理済
みとしてマークする。ブロック１１８で、まだ処理され
ていないマクロ・セルがあると判定される場合、ブロッ
ク１２０で、ポートに対して遅延制約を既にアサートさ
れているが、内部遅延時間値がまだ決定されていないも
う１つのマクロ・セルｍjを選択し、ブロック１０２に
戻る。
【００５４】図３のブロック１８の結果は、階層内のす
べてのネットとマクロ・セルについて遅延時間値が生成
されている設計階層である。これらの遅延時間値は、そ
の後、フロアプラニング、配置、配線などの遅延時間値
主導型物理設計プロセスに使用できる。この遅延時間値
は、物理設計プログラムの必要に応じて、容量、抵抗ま
たはワイヤ長に変換することもできる。これらの変換
は、単純であり、本質的に、ネット遅延時間値に関連す
る等価遅延値をもたらす、ネットごとの容量／抵抗／ワ
イヤ長の計算からなる。たとえば、ルク論文を参照され
たい。物理設計プロセスが、すべての遅延時間値を成功
裡に満足できる場合、その設計は、その遅延制約を満足
する。これは、ヨーゼフ、シュラゴウィッツ論文に提示
された技法の正しさの証明から導かれる。また、本明細
書に記載の方法は、ヨーゼフ、シュラゴウィッツ論文に
提示された技法の拡張または改善である。
【００５５】ブロック１００ないしブロック１６２に含
まれるステップは、ヨーゼフ、シュラゴウィッツ論文に
提示された非階層遅延時間値生成アルゴリズムの拡張ま
たは改善を示すものである。しかし、本発明によるステ
ップは、ルク論文に提示されたものなど、他の非階層遅
延時間値生成アルゴリズムの拡張または改善となるよう
に修正することができる。一般的に言って、ネットおよ
びセルへの遅延の配分を実行するのに使用される具体的
なアルゴリズムの詳細に無関係に、本発明によれば、
（１）配分が、ネットおよび階層マクロ・セルに対して
同時に実行され、（２）ネット尺度が、ネットならびに
マクロ・セルの間での相対遅延「要求」を均一に決定す
るのに使用される。
【００５６】一般的に言って、物理設計プログラムは、
設計内のすべてのネットに対する遅延時間値を満足でき
るとは限らない。これは、従来技術（非階層設計に適用
された時の）ならびに本発明にあてはまる。しかし、特
定のネットに対する遅延時間値の違反が、実際の遅延が
十分に遅延時間値の範囲内にある別のネットによって補
償される可能性がある。したがって、個々の遅延時間値
が満たされない場合であっても、設計が全体的な遅延制
約を満足することができる場合がある。
【００５７】どの遅延時間値生成方法によって生成され
た遅延時間値であっても、一般に、設計がその制約を満
たすのに十分である。しかし、タイミング要件によって
厳しく制約されている設計の場合、遅延時間値生成プロ
セスを複数回繰返し実行して、重要度の低い個々の遅延
時間値の一部を「緩和」すると同時に、全体的な遅延制
約を満たすのに十分であることを保証することが、設計
者の間で一般的に行われている。繰返しのそれぞれで
は、ゼロからネット尺度を計算するのではなく、前の繰
返しで決定された遅延時間値を、ブロック５４でネット
尺度として使用する。したがって、ブロック１０８およ
びブロック１１０の経路スラックおよび経路重みの計算
では、既存の遅延時間値を考慮に入れる。ここで、ブロ
ック１１２での計算は、現ネット遅延時間値に対する調
節（絶対遅延値ではなく）になり、現ネット遅延時間値
に加算される。以前の経験から、通常は、約４〜５回の
繰返しが、遅延時間値をできる限り「緩い」値にほぼ収
束させ、なおかつタイミングの正しさを保証するのに十
分である（ヨーゼフ、シュラゴウィッツ論文を参照され
たい）。
【００５８】したがって、本発明によれば、配分は、Ｒ
／Ｃ／ＲＣが配分される実体としてのネットおよびマク
ロ・セルの両方に対して実行され、さまざまな実体に対
する配分は、関連するネット尺度に等しいネットおよび
マクロ・セルのそれぞれの重みを使用してバイアスをか
けられる。
【００５９】ネットとマクロ・セルは、ループの後者の
ステップではどちらも均一の実体として扱われる、すな
わちスラックがネットとマクロ・セルの両方の間で同時
に分配されることに留意されたい。これは、セルが既知
のタイミング挙動を有する事前設計された実体として扱
われ、したがって、トップダウン階層設計方法論には使
用できない従来の手法に対して全く対照的である。
【００６０】本発明によって生成されたネット遅延時間
値は、設計の最上位レベルでフロアプラニング・プロセ
スを実行するためにタイミング主導型フロアプランナー
によって使用することができる。その後、本発明による
手順をマクロ・セルのそれぞれに対して再帰的に呼び出
して、下位レベルのネットおよびセルに対する遅延時間
値を生成した後に、下位レベル実体に対してタイミング
主導型のフロアプラニング／配置を実行することができ
る。したがって、本明細書に提示された階層遅延時間値
生成解決策によれば、ネット長制約がネット尺度の形で
ボトムアップに伝播され、タイミング遅延時間値が設計
方法論の進行に伴ってトップダウンに伝播される、真の
トップダウン階層タイミング主導型設計方法論を実行す
ることが可能になる。
【００６１】さらに、本明細書に提示された解決策は、
階層設計と共に使用することができる。というのは、
（ｉ）ネットとマクロ・セルの両方が、階層方法論で設
計される実体であるから、階層の各レベルで、ネットと
マクロ・セルの両方の間で容量と遅延を配分でき、（ｉ
ｉ）マクロ・セルの内部の下位の階層レベルで予想ネッ
ト長を予測し、考慮に入れ、この情報を使用して、上位
の階層レベルでターゲットを知的に配分するからであ
る。
【００６２】説明として、本発明に対する制限なしに、
ネット尺度の定義を修正し、その結果、ネットのネット
尺度値が、ネットの遅延だけでなく、そのネットを駆動
するセルの遅延のうち、そのネットに影響する容量性負
荷によって引き起こされた部分も反映するようにするこ
とができる。この場合、ブロック２４およびブロック４
２の手順をそれ相応に修正して、ネット尺度を計算する
ようにし、また、ブロック１１２の手順を、ネットに遅
延を分配するように修正することになるであろう。ブロ
ック１１２では、ネットに分配される新しいネット尺度
が、ネット遅延とそれに供給するセルの負荷依存遅延の
和を反映するはずである。この方法をこのように拡張す
ると、ネット自体の容量性負荷に起因するセル遅延の変
動に敏感になるはずである。
【００６３】具体的な実施例に関して本発明を説明して
きたが、前述の説明を考慮すれば、多数の代替案、修正
および変形が、当業者に明白になることは明らかであ
る。したがって、本発明は、本発明の範囲および趣旨な
らびに請求の範囲に含まれる、そのような代替案、修正
および変形のすべてを含むものである。
【００６４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６５】（１）（ａ）多重レベル階層回路設計のマ
クロ・セルを含むセル、入出力ポートおよびネットの間
の相互関係を記述する、多重レベル階層回路設計の階層
設計記述と、前記多重レベル階層回路設計の遅延制約と
を提供するステップと、（ｂ）階層設計記述に基づい
て、多重レベル階層回路設計のネットおよびマクロ・セ
ルのそれぞれについて、面積駆動設計に基づくネットの
推定長さから導出されたネットの推定抵抗容量性遅延で
あるネット尺度を生成し、多重レベル階層回路設計のマ
クロ・セルのそれぞれについて、マクロ・セルを介する
遅延の記述である抽象モデルを生成するステップと、
（ｃ）ネット尺度、抽象遅延モデルおよび遅延制約に基
づいて、ネットおよびマクロ・セルの遅延ターゲットを
生成するステップと、（ｄ）前記遅延ターゲットに基づ
いて、多重レベル階層回路設計を作成するステップとを
含む、多重レベル階層回路設計を作成するために遅延タ
ーゲットを生成する方法。 （２）前記ステップ（ｂ）が、（ｅ）多重レベル階層回
路設計内の各ネットのネット尺度を決定するステップ
と、（ｆ）多重レベル階層回路設計内のマクロ・セルの
それぞれの対になった入出力ポートのそれぞれについ
て、入力ポートから出力ポートへの最長遅延経路がある
場合に、前記最長遅延経路の遅延を決定するステップ
と、（ｇ）前記最長遅延経路のそれぞれのネット尺度を
決定するステップと、（ｈ）各マクロ・セルの入力ポー
トおよび出力ポートのそれぞれの遅延およびネット尺度
を決定するステップとを含み、各マクロ・セルの抽象遅
延モデルが、前記ステップ（ｆ）および前記ステップ
（ｈ）でマクロ・セルについて決定される遅延を含むこ
とを特徴とする、上記（１）に記載の方法。 （３）ネットが既知の経路を有する場合に、前記ステッ
プ（ｅ）が、ネットのネット尺度を決定するために前記
既知の経路の推定抵抗容量性遅延を使用するステップを
含むことを特徴とする、上記（２）に記載の方法。 （４）ネットが既知の経路を有しないが、固定された終
点を有する場合に、前記ステップ（ｅ）が、ネットのネ
ット尺度を決定するために前記既知の経路のシュタイナ
ー木トポロジに基づく推定抵抗容量性遅延を使用するス
テップを含むことを特徴とする、上記（２）に記載の方
法。 （５）ネットが既知の経路を有さず、固定されていない
終点を有するが、指定されたネット尺度を有する場合
に、前記ステップ（ｅ）が、ネットに関して指定された
ネット尺度をアクセスし、指定されたネット尺度を使用
するステップを含むことを特徴とする、上記（２）に記
載の方法。 （６）ネットが既知の経路を有さず、位置を固定されな
い終点を有し、指定されたネット尺度を有しない場合
に、前記ステップ（ｅ）が、ネットに関する推定平均接
続長さを決定するステップと、ネットのネット尺度を決
定するために前記推定平均接続長さの推定抵抗容量性遅
延を使用して、ネットのソース／シンク対のそれぞれに
ついてネット尺度を決定するステップとを含むことを特
徴とする、上記（２）に記載の方法。 （７）前記ステップ（ｈ）が、マクロ・セル内の各入力
ポートからラッチへの最長遅延経路が存在する場合に、
前記最長遅延経路の遅延と、マクロ・セル内の各出力ポ
ートからラッチへの最長遅延経路の遅延とを決定するス
テップと、前記最長経路遅延のネット尺度を決定するス
テップとを含むことを特徴とする、上記（２）に記載の
方法。 （８）前記ステップ（ｃ）が、（ｉ）マクロ・セル内の
ラッチへまたはそれからの経路を有する各マクロ・セル
の各ラッチ・セル子の各ポートおよび各マクロ・セル子
の各ポートについて、到達時刻および必要到達時刻をセ
ットするステップと、（ｊ）必要到達時刻を指定されて
いる各マクロ・セルの各ポートおよび各子セルについ
て、経路スラックおよび経路重みを決定するステップ
と、（ｋ）各マクロ・セルの各ネットおよび各子セルの
経路スラックおよび経路重みを決定するステップと、
（ｌ）各マクロ・セルの各ネットおよび各マクロ・セル
子について遅延ターゲットを決定するステップと、
（ｍ）各マクロ・セルの各マクロ・セル子についてタイ
ミング制約を決定するステップとを含むことを特徴とす
る、上記（１）に記載の方法。 （９）前記ステップ（ｉ）が、多重レベル階層回路設計
の刻時方式および遅延制約に基づいて、マクロ・セル子
のそれぞれについて到達時刻および必要到達時刻をセッ
トするステップを含むことを特徴とする、上記（８）に
記載の方法。 （１０）前記ステップ（ｊ）が、（ｎ）ネットまたは子
セルの経路重みが、そのネット尺度とそれに供給する子
セルまたはネットの間の最大経路重みの和であり、各子
セルに供給するネットおよび各ネットに供給する子セル
の到達時刻および経路重みに基づいて、各ネットおよび
各マクロ・セルの各子セルの到達時刻および経路重みを
セットするステップと、（ｏ）必要到達時刻と到達時刻
との間の差として指定された必要到達時刻を有する各ネ
ットの経路スラックを決定するステップとを含むことを
特徴とする、上記（８）に記載の方法。 （１１）前記ステップ（ｋ）が、ネットによって供給さ
れる子セルおよびネットの経路スラックおよび経路重み
に基づいて、各ネットおよび子セルの経路スラックおよ
び経路重みを決定するステップを含むことを特徴とし、
ネットの経路スラックが、そのネットによって供給され
る子セルの間の最小経路スラックであり、ネットの経路
重みが、そのネットによって供給される子セルの間の最
大経路重みであり、子セルの経路スラックが、その子セ
ルによって供給されるネットの間の最小経路スラックで
あり、子セルの経路重みが、その子セルによって供給さ
れるネットの間の最大経路重みであることを特徴とす
る、上記（８）に記載の方法。 （１２）前記ステップ（ｍ）でのタイミング制約が、静
的タイミング分析に基づいて生成されるマクロ・セルの
到達時刻および必要到達時刻を含むことを特徴とする、
上記（８）に記載の方法。
【図面の簡単な説明】
【図１】入力ピンから出力ピンへの経路を有するチップ
を示す図である。
【図２】多重レベル階層回路設計を示す図である。
【図３】本発明によるターゲット生成を示す高水準流れ
図である。
【図４】図３のブロック１６による、ネットとマクロ・
セルに関するネット尺度と抽象遅延モデルの生成を示す
流れ図である。
【図５】図４のブロック２４による、マクロ・セル内の
すべてのネットのネット尺度の決定を示す流れ図であ
る。
【図６】入力ポートと出力ポートを有するセルと、その
ポート間の最長遅延経路を示す図である。
【図７】マクロ・セルと入力ポートと出力ポートを有す
るセルと、ポート間の最長遅延経路を示す図である。
【図８】図４のブロック３５による、マクロ・セルのラ
ッチ式入出力ポートでの遅延とネット尺度の決定を示す
流れ図である。
【図９】図３のブロック１８による、ネットとマクロ・
セルの遅延時間値の生成を示す流れ図である。
【図１０】図９のブロック１０８による、経路スラック
と経路重みの決定を示す流れ図である。
【図１１】図９のブロック１１０による、経路スラック
と経路重みの決定を示す流れ図である。
【符号の説明】
１０ チップ １２ チップ ｃ１ 標準セル ｃ２ 標準セル ｃ３ 標準セル ｃ４ 標準セル ｃ５ 標準セル ｃ６ セル ｃ７ セル ｃ８ セル ｃ９ セル ｍ１ マクロ・セル ｍ２ マクロ・セル ｎ１ ネット ｎ２ ネット ｎ３ ネット ｎ４ ネット ｎ５ ネット ｎ６ ネット ｎ７ ネット ｎ８ ネット ｎ９ ネット ｎ１０ ネット ｎ１１ ネット ｎ１２ ネット ｎ１３ ネット ｎ１４ ネット ｎ１５ ネット Ｐ１ 入力ピン Ｐ２ 出力ピン Ｐ３ 入力 Ｐ４ 出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラージェシュ・グプタ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ チェルシ ー・ケイ 516 (56)参考文献 特開 平５−258006（ＪＰ，Ａ) 特開 平５−151303（ＪＰ，Ａ) 特開 平３−250371（ＪＰ，Ａ) 特開 平３−134774（ＪＰ，Ａ) 特開 平２−287885（ＪＰ，Ａ) 特開 平２−264368（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）多重レベル階層回路設計のマクロ・セルを含むセ
    ル、入出力ポートおよびネットの間の相互関係を記述す
    る、多重レベル階層回路設計の階層設計記述と、前記多
    重レベル階層回路設計の遅延制約とを提供するステップ
    と、 （ｂ）階層設計記述に基づいて、多重レベル階層回路設
    計のネットおよびマクロ・セルのそれぞれについて、面
    積主導型設計に基づくネットの推定長さから導出された
    ネットの推定抵抗容量性遅延であるネット尺度を生成
    し、多重レベル階層回路設計のマクロ・セルのそれぞれ
    について、マクロ・セルを介する遅延の記述である抽象
    モデルを生成するステップと、 （ｃ）ネット尺度、抽象遅延モデルおよび遅延制約に基
    づいて、ネットおよびマクロ・セルの遅延時間値を生成
    するステップと、 （ｄ）前記遅延時間値に基づいて、多重レベル階層回路
    設計を作成するステップと を含む、多重レベル階層回路設計を作成するために遅延
    時間値を生成する方法。
  2. 【請求項２】前記ステップ（ｂ）が、 （ｅ）多重レベル階層回路設計内の各ネットのネット尺
    度を決定するステップと、 （ｆ）多重レベル階層回路設計内のマクロ・セルのそれ
    ぞれの対になった入出力ポートのそれぞれについて、入
    力ポートから出力ポートへの最長遅延経路がある場合
    に、前記最長遅延経路の遅延を決定するステップと、 （ｇ）前記最長遅延経路のそれぞれのネット尺度を決定
    するステップと、 （ｈ）各マクロ・セルの入力ポートおよび出力ポートの
    それぞれの遅延およびネット尺度を決定するステップと を含み、各マクロ・セルの抽象遅延モデルが、前記ステ
    ップ（ｆ）および前記ステップ（ｈ）でマクロ・セルに
    ついて決定される遅延を含むことを特徴とする、請求項
    １に記載の方法。
  3. 【請求項３】ネットが既知の経路を有する場合に、前記
    ステップ（ｅ）が、ネットのネット尺度を決定するため
    に前記既知の経路の推定抵抗容量性遅延を使用するステ
    ップを含むことを特徴とする、請求項２に記載の方法。
  4. 【請求項４】ネットが既知の経路を有しないが、固定さ
    れた終点を有する場合に、前記ステップ（ｅ）が、ネッ
    トのネット尺度を決定するために前記既知の経路のシュ
    タイナー木トポロジに基づく推定抵抗容量性遅延を使用
    するステップを含むことを特徴とする、請求項２に記載
    の方法。
  5. 【請求項５】ネットが既知の経路を有さず、固定されて
    いない終点を有するが、指定されたネット尺度を有する
    場合に、前記ステップ（ｅ）が、ネットに関して指定さ
    れたネット尺度をアクセスし、指定されたネット尺度を
    使用するステップを含むことを特徴とする、請求項２に
    記載の方法。
  6. 【請求項６】ネットが既知の経路を有さず、位置を固定
    されない終点を有し、指定されたネット尺度を有しない
    場合に、前記ステップ（ｅ）が、ネットに関する推定平
    均接続長さを決定するステップと、ネットのネット尺度
    を決定するために前記推定平均接続長さの推定抵抗容量
    性遅延を使用して、ネットのソース／シンク対のそれぞ
    れについてネット尺度を決定するステップとを含むこと
    を特徴とする、請求項２に記載の方法。
  7. 【請求項７】前記ステップ（ｈ）が、 マクロ・セル内の各入力ポートからラッチへの最長遅延
    経路が存在する場合に、前記最長遅延経路の遅延と、マ
    クロ・セル内の各出力ポートからラッチへの最長遅延経
    路の遅延とを決定するステップと、 前記最長経路遅延のネット尺度を決定するステップとを
    含むことを特徴とする、請求項２に記載の方法。
  8. 【請求項８】前記ステップ（ｃ）が、 （ｉ）マクロ・セル内のラッチへまたはそれからの経路
    を有する各マクロ・セルの各ラッチ・セルの子マクロ・
    セルの各ポートおよび各マクロ・セルの子マクロ・セル
    の各ポートについて、到達時刻および必要到達時刻をセ
    ットするステップと、 （ｊ）必要到達時刻を指定されている各マクロ・セルの
    各ポートおよび各子マクロ・セルについて、経路スラッ
    クおよび経路重みを決定するステップと、 （ｋ）各マクロ・セルの各ネットおよび各子マクロ・セ
    ルの経路スラックおよび経路重みを決定するステップ
    と、 （ｌ）各マクロ・セルの各ネットおよび各マクロ・セル
    の子マクロ・セルについて遅延時間値を決定するステッ
    プと、 （ｍ）各マクロ・セルの各マクロ・セルの子マクロ・セ
    ルについてタイミング制約を決定するステップとを含む
    ことを特徴とする、請求項１に記載の方法。
  9. 【請求項９】前記ステップ（ｉ）が、多重レベル階層回
    路設計の刻時方式および遅延制約に基づいて、マクロ・
    セルの子マクロ・セルのそれぞれについて到達時刻およ
    び必要到達時刻をセットするステップを含むことを特徴
    とする、請求項８に記載の方法。
  10. 【請求項１０】前記ステップ（ｊ）が、 （ｎ）ネットまたは子マクロ・セルの経路重みが、その
    ネット尺度とそれに供給する子マクロ・セルまたはネッ
    トの間の最大経路重みの和であり、各子マクロ・セルに
    供給するネットおよび各ネットに供給する子マクロ・セ
    ルの到達時刻および経路重みに基づいて、各ネットおよ
    び各マクロ・セルの各子マクロ・セルの到達時刻および
    経路重みをセットするステップと、 （ｏ）必要到達時刻と到達時刻との間の差として指定さ
    れた必要到達時刻を有する各ネットの経路スラックを決
    定するステップとを含むことを特徴とする、請求項８に
    記載の方法。
  11. 【請求項１１】前記ステップ（ｋ）が、ネットによって
    供給される子マクロ・セルおよびネットの経路スラック
    および経路重みに基づいて、各ネットおよび子マクロ・
    セルの経路スラックおよび経路重みを決定するステップ
    を含むことを特徴とし、ネットの経路スラックが、その
    ネットによって供給される子マクロ・セルの間の最小経
    路スラックであり、ネットの経路重みが、そのネットに
    よって供給される子マクロ・セルの間の最大経路重みで
    あり、子マクロ・セルの経路スラックが、その子マクロ
    ・セルによって供給されるネットの間の最小経路スラッ
    クであり、子マクロ・セルの経路重みが、その子マクロ
    ・セルによって供給されるネットの間の最大経路重みで
    あることを特徴とする、請求項８に記載の方法。
  12. 【請求項１２】前記ステップ（ｍ）でのタイミング制約
    が、静的タイミング分析に基づいて生成されるマクロ・
    セルの到達時刻および必要到達時刻を含むことを特徴と
    する、請求項８に記載の方法。
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