JP2885719B2 - 論理合成装置及び論理合成手法 - Google Patents
論理合成装置及び論理合成手法Info
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- JP2885719B2 JP2885719B2 JP8229129A JP22912996A JP2885719B2 JP 2885719 B2 JP2885719 B2 JP 2885719B2 JP 8229129 A JP8229129 A JP 8229129A JP 22912996 A JP22912996 A JP 22912996A JP 2885719 B2 JP2885719 B2 JP 2885719B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ回路
を開発する場合の論理合成装置及び論理合成方法に関
し、特に合成制約条件及び合成属性条件設定を行うこと
で開発期間短縮の技術を提供するものである。
を開発する場合の論理合成装置及び論理合成方法に関
し、特に合成制約条件及び合成属性条件設定を行うこと
で開発期間短縮の技術を提供するものである。
【０００２】
【従来の技術】従来、ＨＤＬ等のハードウエア記述言語
で記載された回路をゲートアレイ（以下Ｇ／Ａと略記す
る）に論理合成させる論理合成手法は、図５および図６
に示すフローチャートに従って論理合成が行われてい
た。
で記載された回路をゲートアレイ（以下Ｇ／Ａと略記す
る）に論理合成させる論理合成手法は、図５および図６
に示すフローチャートに従って論理合成が行われてい
た。
【０００３】以下、図５および図６のそれぞれに示した
従来の論理合成手法について説明する。
従来の論理合成手法について説明する。
【０００４】ステップ１は論理回路入力部に、論理合成
を行いたい論理機能記述レベル（ＨＤＬ等）の回路情報
を入力する。
を行いたい論理機能記述レベル（ＨＤＬ等）の回路情報
を入力する。
【０００５】ステップ２は合成制約設定部２に、論理合
成ツールに回路設計者が目標とする制約条件を設定す
る。設定する制約条件例を以下に示す。 回路の動作速度 面積最小 回路の動作速度＋面積最小 ステップ３は論理回路限定部３で、論理回路入力部１で
入力した論理回路に対し、最適化する必要のある部分を
限定する。
成ツールに回路設計者が目標とする制約条件を設定す
る。設定する制約条件例を以下に示す。 回路の動作速度 面積最小 回路の動作速度＋面積最小 ステップ３は論理回路限定部３で、論理回路入力部１で
入力した論理回路に対し、最適化する必要のある部分を
限定する。
【０００６】ステップ４は論理回路生成部４で論理回路
限定部３で限定された部分の論理回路を生成する。
限定部３で限定された部分の論理回路を生成する。
【０００７】さらに、ステップ５は合成制約選択部５
で、ステップ２で設定した合成制約が上述のであるな
らばｙｅｓに進み、合成制約が以外であるならばｎｏ
に進む。ステップ６は合成制約選択部６で、ステップ２
で設定した合成制約が上述のであるならばｙｅｓに進
み、合成制約が上述のであるならばｎｏに進む。
で、ステップ２で設定した合成制約が上述のであるな
らばｙｅｓに進み、合成制約が以外であるならばｎｏ
に進む。ステップ６は合成制約選択部６で、ステップ２
で設定した合成制約が上述のであるならばｙｅｓに進
み、合成制約が上述のであるならばｎｏに進む。
【０００８】またステップ７はステップ５でｙｅｓに進
んだ場合、ステップ２で与えた条件により、ステップ３
で限定された部分に対し最適化部の９で最適化を行う。
んだ場合、ステップ２で与えた条件により、ステップ３
で限定された部分に対し最適化部の９で最適化を行う。
【０００９】ステップ８は論理合成部２８が終了して、
合成回路出力部１２に新たに合成された合成回路が出力
される。
合成回路出力部１２に新たに合成された合成回路が出力
される。
【００１０】ステップ８で出力された合成回路が、回路
設計者が目標とする論理回路の動作速度に満足するか目
標値判定部２１で判定した結果、満足しなければｎｏに
進み回路設計者が目標としているマスターの大きさを大
きくする。また、目標値判定部２１で判定した結果、動
作速度に満足していればｙｅｓに進む（ステップ９）。
設計者が目標とする論理回路の動作速度に満足するか目
標値判定部２１で判定した結果、満足しなければｎｏに
進み回路設計者が目標としているマスターの大きさを大
きくする。また、目標値判定部２１で判定した結果、動
作速度に満足していればｙｅｓに進む（ステップ９）。
【００１１】ステップ８で出力された回路が、回路設計
者が目標とする面積、即ちマスターの総セル数に収まっ
ているか目標値判定部２３で判定した結果、収まってい
なければｎｏに進む。また、目標値判定部２３で判定し
た結果、目標とする面積に収まっていればｙｅｓに進む
（ステップ１０）。
者が目標とする面積、即ちマスターの総セル数に収まっ
ているか目標値判定部２３で判定した結果、収まってい
なければｎｏに進む。また、目標値判定部２３で判定し
た結果、目標とする面積に収まっていればｙｅｓに進む
（ステップ１０）。
【００１２】ステップ８で出力された回路が、回路設計
者が目標とするマスター上に配置されている大きさの違
う、それぞれの基本セル数の比率以内に収まっているか
目標値判定部２４で判定した結果、収まっていなければ
ｎｏに進み、収まっていればｙｅｓに進む（ステップ１
１）。
者が目標とするマスター上に配置されている大きさの違
う、それぞれの基本セル数の比率以内に収まっているか
目標値判定部２４で判定した結果、収まっていなければ
ｎｏに進み、収まっていればｙｅｓに進む（ステップ１
１）。
【００１３】ステップ１２はステップ１１でｙｅｓに進
んだ場合、作業終了部２５で論理合成作業を終了する。
んだ場合、作業終了部２５で論理合成作業を終了する。
【００１４】ステップ１３はステップ６でｙｅｓに進ん
だ場合、ステップ２で与えた条件により、ステップ３で
限定された部分に対し最適化部８で最適化の作業を行
う。
だ場合、ステップ２で与えた条件により、ステップ３で
限定された部分に対し最適化部８で最適化の作業を行
う。
【００１５】ステップ１４は論理合成部の２８が終了し
て、合成回路出力部１２に新たに合成された回路が出力
される。
て、合成回路出力部１２に新たに合成された回路が出力
される。
【００１６】ステップ１４で出力された回路が、回路設
計者が目標とする面積に収まっているか目標値判定部１
６で判定した結果、収まっていなければｎｏに進み回路
設計者が目標としているマスターの大きさを大きくす
る。また、目標値判定部１６で判定した結果、目標とし
ている面積に収まっていればｙｅｓに進む（ステップ１
６）。
計者が目標とする面積に収まっているか目標値判定部１
６で判定した結果、収まっていなければｎｏに進み回路
設計者が目標としているマスターの大きさを大きくす
る。また、目標値判定部１６で判定した結果、目標とし
ている面積に収まっていればｙｅｓに進む（ステップ１
６）。
【００１７】ステップ１４で出力された回路が、回路設
計者が目標とする回路の動作速度に満足するか目標値判
定部１８で判定した結果、満足しなければｎｏに進む。
また、目標値判定部１８で判定した結果、動作速度に満
足していればｙｅｓに進む（ステップ１６）。
計者が目標とする回路の動作速度に満足するか目標値判
定部１８で判定した結果、満足しなければｎｏに進む。
また、目標値判定部１８で判定した結果、動作速度に満
足していればｙｅｓに進む（ステップ１６）。
【００１８】ステップ１４で出力された回路が、回路設
計者が目標とするマスター上に配置されている大きさの
違う、それぞれの基本セル数の比率以内に収まっている
か目標値判定部１９で判定した結果、収まっていなけれ
ばｎｏに進み、収まっていればｙｅｓに進む（ステップ
１７）。
計者が目標とするマスター上に配置されている大きさの
違う、それぞれの基本セル数の比率以内に収まっている
か目標値判定部１９で判定した結果、収まっていなけれ
ばｎｏに進み、収まっていればｙｅｓに進む（ステップ
１７）。
【００１９】ステップ１７でｙｅｓに進んだ場合、作業
終了部２０で論理合成作業を終了する（ステップ１
８）。
終了部２０で論理合成作業を終了する（ステップ１
８）。
【００２０】さらに、ステップ１９はステップ６でｎｏ
に進んだ場合、ステップ２で与えた条件により、ステッ
プ３で限定された部分に対し最適化部７で最適化の作業
を行う。
に進んだ場合、ステップ２で与えた条件により、ステッ
プ３で限定された部分に対し最適化部７で最適化の作業
を行う。
【００２１】ステップ２０は論理合成部の２８が終了し
て、合成回路出力部１０に新たに合成された回路が出力
される。
て、合成回路出力部１０に新たに合成された回路が出力
される。
【００２２】ステップ２０で出力された回路が、回路設
計者の目標である、ステップ２で与えた合成制約の動作
速度及び面積を満足するか目標値判定部１３で判定した
結果、満足していなければｎｏに進み、満足していれば
ｙｅｓに進む（ステップ２１）。
計者の目標である、ステップ２で与えた合成制約の動作
速度及び面積を満足するか目標値判定部１３で判定した
結果、満足していなければｎｏに進み、満足していれば
ｙｅｓに進む（ステップ２１）。
【００２３】ステップ２０で出力された回路が、回路設
計者が目標とするマスター上に配置されている大きさの
違う、それぞれの基本セル数の比率以内に収まっている
か目標値判定部１４で判定した結果、収まっていなけれ
ばｎｏに進み、収まっていればｙｅｓに進む（ステップ
２２）。
計者が目標とするマスター上に配置されている大きさの
違う、それぞれの基本セル数の比率以内に収まっている
か目標値判定部１４で判定した結果、収まっていなけれ
ばｎｏに進み、収まっていればｙｅｓに進む（ステップ
２２）。
【００２４】ステップ２２でｙｅｓに進んだ場合、作業
終了時１５で論理合成作業を終了する（ステップ２
３）。
終了時１５で論理合成作業を終了する（ステップ２
３）。
【００２５】最後に、ステップ２４で目標値判定部の１
３、１４、１８、１９、２３、２４でそれぞれｎｏに進
んだ場合、ステップ２で設定する合成制約の組み合わせ
て全て行ったか合成制約組み合わせ判定部２６で判定
し、行っていなければｎｏに進み、再度合成制約設定部
２で合成制約の設定を行い論理合成部の２８で論理合成
の処理に進む。また、ｙｅｓに進んだ場合、回路設計者
が目標としているマスターの大きさをマスターＵＰ部２
７で大きくする。
３、１４、１８、１９、２３、２４でそれぞれｎｏに進
んだ場合、ステップ２で設定する合成制約の組み合わせ
て全て行ったか合成制約組み合わせ判定部２６で判定
し、行っていなければｎｏに進み、再度合成制約設定部
２で合成制約の設定を行い論理合成部の２８で論理合成
の処理に進む。また、ｙｅｓに進んだ場合、回路設計者
が目標としているマスターの大きさをマスターＵＰ部２
７で大きくする。
【００２６】
【発明が解決しようとする課題】近年、高密度化設計に
伴い駆動能力が異なる２種類以上の基本セルを配置した
Ｇ／Ａが用いられるようになってきた。
伴い駆動能力が異なる２種類以上の基本セルを配置した
Ｇ／Ａが用いられるようになってきた。
【００２７】この２種類以上の基本セルを持つＧ／Ａに
論理合成させる場合も図５および６のそれぞれに示され
た論理合成手法で行われている。
論理合成させる場合も図５および６のそれぞれに示され
た論理合成手法で行われている。
【００２８】従来の論理合成手法では、２種類以上の基
本セルを均一に使用することが出来ず、回路設計者が目
標とするＧ／Ａのマスターに回路を搭載出来るかどうか
の判断は合成制約パラメータの組み合わせ数だけ実行し
た後でなければ判断が出来なかった。
本セルを均一に使用することが出来ず、回路設計者が目
標とするＧ／Ａのマスターに回路を搭載出来るかどうか
の判断は合成制約パラメータの組み合わせ数だけ実行し
た後でなければ判断が出来なかった。
【００２９】すなわち、２種類以上の基本セルから構成
される同一ファンクションブロック（以下Ｆ／Ｂ）を有
するＧ／Ａの論理合成では、基本セルを均一に使用でき
ない為、合成制約パラメータの組み合わせ数だけ実行し
なければならない。
される同一ファンクションブロック（以下Ｆ／Ｂ）を有
するＧ／Ａの論理合成では、基本セルを均一に使用でき
ない為、合成制約パラメータの組み合わせ数だけ実行し
なければならない。
【００３０】また、２種類以上の基本セルの使用比率の
判定機能がない為、回路設計者が目標とするＧ／Ａマス
ターに搭載できるかできないかの判断をするには、出力
結果を待ってからであり、搭載不可の場合は、何度も繰
り返し出力結果を見る必要があった。
判定機能がない為、回路設計者が目標とするＧ／Ａマス
ターに搭載できるかできないかの判断をするには、出力
結果を待ってからであり、搭載不可の場合は、何度も繰
り返し出力結果を見る必要があった。
【００３１】その為、開発終了までに長いＴＡＴを必要
としていた。
としていた。
【００３２】
【課題を解決するための手段】本発明の論理合成装置
は、少なくとも２種類以上の複数の基本セルから構成さ
れる同一ファンクションブロックを有するゲートアレイ
装置の論理合成装置であって、論理合成する論理ブロッ
クの論理機能記述を入力する論理回路入力部と、前記論
理ブロックの設計目標となる制約条件を設定する合成制
約設定部と、前記論理機能記述に対応して前記論理ブロ
ックのうち最適化する最適化対象ブロックを限定する論
理回路限定部と、前記最適化対象ブロックを生成する論
理回路生成部と、前記制約条件に対応して前記最適化対
象ブロックを最適化し最適完了論理ブロックを出力する
最適化部と、前記最適化部で最適された最適完了論理ブ
ロックを合成回路出力する合成回路出力部とを備える論
理合成装置において、前記一種類の基本セルの使用禁止
をするまたは前記一種類の基本セルの使用禁止解除をす
る合成属性条件設定部を有する構成である。
は、少なくとも２種類以上の複数の基本セルから構成さ
れる同一ファンクションブロックを有するゲートアレイ
装置の論理合成装置であって、論理合成する論理ブロッ
クの論理機能記述を入力する論理回路入力部と、前記論
理ブロックの設計目標となる制約条件を設定する合成制
約設定部と、前記論理機能記述に対応して前記論理ブロ
ックのうち最適化する最適化対象ブロックを限定する論
理回路限定部と、前記最適化対象ブロックを生成する論
理回路生成部と、前記制約条件に対応して前記最適化対
象ブロックを最適化し最適完了論理ブロックを出力する
最適化部と、前記最適化部で最適された最適完了論理ブ
ロックを合成回路出力する合成回路出力部とを備える論
理合成装置において、前記一種類の基本セルの使用禁止
をするまたは前記一種類の基本セルの使用禁止解除をす
る合成属性条件設定部を有する構成である。
【００３３】また、本発明の論理合成方法は、少なくと
も２種類以上の複数の基本セルから構成される同一ファ
ンクションブロックを有するゲートアレイ装置の論理合
成方法であって、論理合成する論理ブロックの論理機能
記述を入力する入力ステップと、前記論理ブロックの設
計目標となる制約条件を設定する合成制約設定ステップ
と、論理合成の対象となるファンクションブロック内の
基本セルサイズ及び使用される基本セル数に対応して前
記論理合成を禁止するか否かを設定する第１の合成属性
条件設定ステップと、前記論理機能記述に対応して前記
論理ブロックのうち最適化する最適化対象ブロックを限
定する論理回路を限定する論理回路限定ステップと、前
記最適化対象ブロックを生成する論理回路生成ステップ
と、前記制約条件に対応して前記最適化対象ブロックを
最適化し最適完了論理ブロックを出力する最適化ステッ
プと、前記最適完了論理ブロックを合成回路出力する合
成回路出力ステップとを有する構成である。
も２種類以上の複数の基本セルから構成される同一ファ
ンクションブロックを有するゲートアレイ装置の論理合
成方法であって、論理合成する論理ブロックの論理機能
記述を入力する入力ステップと、前記論理ブロックの設
計目標となる制約条件を設定する合成制約設定ステップ
と、論理合成の対象となるファンクションブロック内の
基本セルサイズ及び使用される基本セル数に対応して前
記論理合成を禁止するか否かを設定する第１の合成属性
条件設定ステップと、前記論理機能記述に対応して前記
論理ブロックのうち最適化する最適化対象ブロックを限
定する論理回路を限定する論理回路限定ステップと、前
記最適化対象ブロックを生成する論理回路生成ステップ
と、前記制約条件に対応して前記最適化対象ブロックを
最適化し最適完了論理ブロックを出力する最適化ステッ
プと、前記最適完了論理ブロックを合成回路出力する合
成回路出力ステップとを有する構成である。
【００３４】またさらに、本発明の論理合成方法は、論
理合成の対象となるファンクションブロック内の基本セ
ルサイズ及び使用される基本セル数に対応して前記論理
合成の前記第１の合成属性条件を解除する第２の合成属
性条件設定ステップを有する構成とすることもできる。
理合成の対象となるファンクションブロック内の基本セ
ルサイズ及び使用される基本セル数に対応して前記論理
合成の前記第１の合成属性条件を解除する第２の合成属
性条件設定ステップを有する構成とすることもできる。
【００３５】さらに、本発明の論理合成方法の前記合成
制約が、面積最小制約、動作速度制約、消費電力制約、
配線容易性制約のうち、少なくとも１つ以上の制約を複
数回に分離設定し、論理合成実行を行う構成とすること
もできる。
制約が、面積最小制約、動作速度制約、消費電力制約、
配線容易性制約のうち、少なくとも１つ以上の制約を複
数回に分離設定し、論理合成実行を行う構成とすること
もできる。
【００３６】またさらに、本発明の論理合成方法の前記
合成制約条件は、合成対象となる複数のファンクション
ブロックの構成が少なくとも２種類以上の複数の基本セ
ルサイズからなり、前記第１の合成属性条件は前記複数
のファンクションブロックのうちゲートアレイ装置上に
構成されている複数の基本セルの数が少ないまたは多い
方のみのファンクションブロックの使用禁止設定を少な
くとも１回以上行う構成とすることもできる。
合成制約条件は、合成対象となる複数のファンクション
ブロックの構成が少なくとも２種類以上の複数の基本セ
ルサイズからなり、前記第１の合成属性条件は前記複数
のファンクションブロックのうちゲートアレイ装置上に
構成されている複数の基本セルの数が少ないまたは多い
方のみのファンクションブロックの使用禁止設定を少な
くとも１回以上行う構成とすることもできる。
【００３７】また、本発明の論理合成方法の前記第２の
合成属性条件は前記複数のファンクションブロックのう
ちゲートアレイ装置上に構成されている複数の基本セル
の数が少ないまたは多い方のみのファンクションブロッ
クの使用禁止設定の解除を少なくとも１回以上行う構成
とすることもできる。
合成属性条件は前記複数のファンクションブロックのう
ちゲートアレイ装置上に構成されている複数の基本セル
の数が少ないまたは多い方のみのファンクションブロッ
クの使用禁止設定の解除を少なくとも１回以上行う構成
とすることもできる。
【００３８】さらに、本発明の論理合成方法の前記最適
化ステップ後、論理合成対象となるファンクションブロ
ック内の基本セルサイズ数の比率が満足するか否かを判
定し、満足するまで最適化を繰り返すステップを有する
構成とすることもでき、また、本発明の論理合成の前記
合成回路出力ステップの出力を合成制約が満足している
か否かの判断をするステップと、この判断結果が否の場
合、前記合成制約設定ステップへ戻すステップとを有す
る構成とすることもできる。
化ステップ後、論理合成対象となるファンクションブロ
ック内の基本セルサイズ数の比率が満足するか否かを判
定し、満足するまで最適化を繰り返すステップを有する
構成とすることもでき、また、本発明の論理合成の前記
合成回路出力ステップの出力を合成制約が満足している
か否かの判断をするステップと、この判断結果が否の場
合、前記合成制約設定ステップへ戻すステップとを有す
る構成とすることもできる。
【００３９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１および図２は本
発明の第１の実施の形態を示すフローチャートであり、
これを参照して説明する。
て図面を参照して詳細に説明する。図１および図２は本
発明の第１の実施の形態を示すフローチャートであり、
これを参照して説明する。
【００４０】まず、ステップ２５では論理回路入力部の
３０に論理合成を行いたい論理機能記述レベル（ＨＤＬ
等）の回路情報を入力する。
３０に論理合成を行いたい論理機能記述レベル（ＨＤＬ
等）の回路情報を入力する。
【００４１】ステップ２６は合成制約設定部３１で論理
合成ツールに回路設計者が目標とする、面積最小制約又
は、動作速度最速制約、消費電力制約、配線容易性制約
のどれか一つ又は複数の合成制約を設定する。
合成ツールに回路設計者が目標とする、面積最小制約又
は、動作速度最速制約、消費電力制約、配線容易性制約
のどれか一つ又は複数の合成制約を設定する。
【００４２】ステップ２７は合成属性設定部３２で論理
合成の合成対象中にあるＦ／Ｂを構成している２つ以上
の大きさを持つ基本セルで、数の少ない方又は、多い方
のみの基本セルを有するＦ／Ｂを、別に作成しておいた
特定Ｆ／Ｂ使用禁止ファイルの４４を論理合成ツールに
読み込ませて使用を禁止する設定を行う。
合成の合成対象中にあるＦ／Ｂを構成している２つ以上
の大きさを持つ基本セルで、数の少ない方又は、多い方
のみの基本セルを有するＦ／Ｂを、別に作成しておいた
特定Ｆ／Ｂ使用禁止ファイルの４４を論理合成ツールに
読み込ませて使用を禁止する設定を行う。
【００４３】ステップ２８は論理回路入力部３０で入力
された論理回路に対し、論理回路限定部３３で最適化す
る必要のある部分を限定する。
された論理回路に対し、論理回路限定部３３で最適化す
る必要のある部分を限定する。
【００４４】次に、ステップ２９は論理回路限定部３３
で限定された部分を論理回路生成部３４で論理を生成す
る。ステップ３０では合成制約設定部３１及び合成属性
設定部３２で与えた条件により、論理回路限定部３３で
限定された部分に対し最適化部３５で最適化を行う。
で限定された部分を論理回路生成部３４で論理を生成す
る。ステップ３０では合成制約設定部３１及び合成属性
設定部３２で与えた条件により、論理回路限定部３３で
限定された部分に対し最適化部３５で最適化を行う。
【００４５】ステップ３１では論理合成部４６の最適化
の処理が終了して、合成回路出力部３６に新たに合成さ
れた回路が出力される。
の処理が終了して、合成回路出力部３６に新たに合成さ
れた回路が出力される。
【００４６】ステップ３２では合成回路出力部３６で新
たに出力された合成回路を入力として、合成制約設定部
３７で論理合成ツールに合成制約設定部３１で設定した
合成制約とは別の合成制約を設定する（例えば合成制約
設定部３１で面積最小制約を設定した場合は、動作速度
制約をここでは設定する）。
たに出力された合成回路を入力として、合成制約設定部
３７で論理合成ツールに合成制約設定部３１で設定した
合成制約とは別の合成制約を設定する（例えば合成制約
設定部３１で面積最小制約を設定した場合は、動作速度
制約をここでは設定する）。
【００４７】ステップ３３では合成属性設定部３８で論
理合成のＭａｐｐｉｎｇ対象中の、合成属性設定部３２
で使用を禁止したＦ／Ｂを別に作成しておいた特定Ｆ／
Ｂ禁止ファイル４５を論理合成ツールに読み込ませて使
用禁止を解除する。
理合成のＭａｐｐｉｎｇ対象中の、合成属性設定部３２
で使用を禁止したＦ／Ｂを別に作成しておいた特定Ｆ／
Ｂ禁止ファイル４５を論理合成ツールに読み込ませて使
用禁止を解除する。
【００４８】ステップ３４では論理回路限定部３９で、
合成回路出力部３８で新たに出力された合成回路に対
し、合成制約設定部３７で設定した合成制約を満足して
いない部分を限定する。ステップ３５では合成回路限定
部３９で限定された部分の論理を論理回路生成部５０で
生成する。ステップ３６は合成制約設定部３７及び合成
属性設定部３８で与えた条件により、論理回路限定部３
９で限定された部分に対し、最適化部４０で最適化の作
業を行う。
合成回路出力部３８で新たに出力された合成回路に対
し、合成制約設定部３７で設定した合成制約を満足して
いない部分を限定する。ステップ３５では合成回路限定
部３９で限定された部分の論理を論理回路生成部５０で
生成する。ステップ３６は合成制約設定部３７及び合成
属性設定部３８で与えた条件により、論理回路限定部３
９で限定された部分に対し、最適化部４０で最適化の作
業を行う。
【００４９】ステップ３７では論理合成部４７の最適化
の処理が終了して、合成回路出力部４９に新たに合成さ
れた回路が出力される。ステップ３８は合成回路出力部
４９で出力された合成回路が、回路設計者が目標とす
る、面積及び回路の動作速度及び消費電力及び配線容易
性の制約に満足するか人手作業部４８により目標判定部
４１で判定する。ステップ３９ではもし目標値判定部４
１で回路設計者が満足しない合成制約があれば、マスタ
ーＵＰ部４２で現在目標としているＧ／Ａマスターを大
きいものに変更する。
の処理が終了して、合成回路出力部４９に新たに合成さ
れた回路が出力される。ステップ３８は合成回路出力部
４９で出力された合成回路が、回路設計者が目標とす
る、面積及び回路の動作速度及び消費電力及び配線容易
性の制約に満足するか人手作業部４８により目標判定部
４１で判定する。ステップ３９ではもし目標値判定部４
１で回路設計者が満足しない合成制約があれば、マスタ
ーＵＰ部４２で現在目標としているＧ／Ａマスターを大
きいものに変更する。
【００５０】目標判定部４１で回路設計者が目標とす
る、合成制約全てに満足しているなら、作業終了部４３
で論理合成ツールを終了する（ステップ４０）。
る、合成制約全てに満足しているなら、作業終了部４３
で論理合成ツールを終了する（ステップ４０）。
【００５１】次に、本発明の第２の実施の形態の論理合
成装置を説明する。図３は第２の実施の形態のブロック
図、図４は第２の実施の形態のフローチャートである。
この図４を参照して詳細に説明する。
成装置を説明する。図３は第２の実施の形態のブロック
図、図４は第２の実施の形態のフローチャートである。
この図４を参照して詳細に説明する。
【００５２】まず、ステップ４１では論理回路入力部５
１で論理合成を行いたい論理機能記述レベル（ＨＤＬ
等）の回路を入力する。次に、ステップ４２は合成制約
設定部５２で論理合成ツールに回路設計者が目標とす
る、制約を設定する。設定する制約は以下に上の５つで
ある。このうち基本セル比率を考慮する制約が本発明の
追加機能となっている。 回路の動作速度制約及び基本セル比率を考慮する制
約。 面積最小制約及び基本セル比率を考慮する制約。 消費電力制約及び基本セル比率を考慮する制約。 配線容易性制約及び基本セル比率を考慮する制約。 回路の動作速度制約、面積最小制約、消費電力制約、
配線容易性制約の組み合わせ及び基本セル比率を考慮す
る制約。
１で論理合成を行いたい論理機能記述レベル（ＨＤＬ
等）の回路を入力する。次に、ステップ４２は合成制約
設定部５２で論理合成ツールに回路設計者が目標とす
る、制約を設定する。設定する制約は以下に上の５つで
ある。このうち基本セル比率を考慮する制約が本発明の
追加機能となっている。 回路の動作速度制約及び基本セル比率を考慮する制
約。 面積最小制約及び基本セル比率を考慮する制約。 消費電力制約及び基本セル比率を考慮する制約。 配線容易性制約及び基本セル比率を考慮する制約。 回路の動作速度制約、面積最小制約、消費電力制約、
配線容易性制約の組み合わせ及び基本セル比率を考慮す
る制約。
【００５３】ステップ４３では論理回路入力部５１で入
力された論理回路に対し、論理回路限定部５３で最適化
する必要のある部分を限定する。ステップ４４では論理
回路限定部５３で限定された部分を論理回路生成部５４
で論理を生成する。ステップ４５では合成制約設定部５
２で与えた条件により、論理回路限定部５３で限定され
た部分に対し、最適化７１で最適化の作業を行う。
力された論理回路に対し、論理回路限定部５３で最適化
する必要のある部分を限定する。ステップ４４では論理
回路限定部５３で限定された部分を論理回路生成部５４
で論理を生成する。ステップ４５では合成制約設定部５
２で与えた条件により、論理回路限定部５３で限定され
た部分に対し、最適化７１で最適化の作業を行う。
【００５４】ステップ４６は、最適化部７１で最適化さ
れた回路が、回路設計者が目標とするマスター上に配置
されている大きさの違う、それぞれの基本セル数の比率
以内に収まっているか、合成制約設定部５２で設定した
基本セル比率を考慮する制約により論理合成ツールが基
本セル比率判定部７２で自動的に判定して、収まってい
ればｙｅｓに進み論理合成部７９を終了し、収まってい
なければｎｏに進み再度最適下部７２で最適化の作業を
行う。
れた回路が、回路設計者が目標とするマスター上に配置
されている大きさの違う、それぞれの基本セル数の比率
以内に収まっているか、合成制約設定部５２で設定した
基本セル比率を考慮する制約により論理合成ツールが基
本セル比率判定部７２で自動的に判定して、収まってい
ればｙｅｓに進み論理合成部７９を終了し、収まってい
なければｎｏに進み再度最適下部７２で最適化の作業を
行う。
【００５５】ステップ４７では論理回路出力部７３で新
たに合成された回路が出力される。ステップ４８では合
成回路出力部７３で出力された回路が、回路設計者が目
標とする合成制約に満足しているか目標値判定部７４で
判定し、満足していなければｎｏに進む。また、目標と
する合成制約に満足していればｙｅｓに進む。ステップ
４９は目標値判定部７４でｙｅｓに進んだ場合、作業終
了部７６で論理合成作業を終了する。
たに合成された回路が出力される。ステップ４８では合
成回路出力部７３で出力された回路が、回路設計者が目
標とする合成制約に満足しているか目標値判定部７４で
判定し、満足していなければｎｏに進む。また、目標と
する合成制約に満足していればｙｅｓに進む。ステップ
４９は目標値判定部７４でｙｅｓに進んだ場合、作業終
了部７６で論理合成作業を終了する。
【００５６】ステップ５０では目標値判定部７４でｎｏ
に進んだ場合、合成制約設定部５２で設定する合成制約
の組み合わせを全て行ったか合成制約組み合わせ判定部
７７で判定し、行っていなければｎｏに進み再度合成制
約設定部５２で合成制約の設定を行い、論理合成部７９
で論理合成の処理に進む。また、合成制約組み合わせ設
定部７７でｙｅｓに進んだ場合、回路設計者が目標とし
ているマスターの大きさをマスターＵＰ部７８で大きく
する。
に進んだ場合、合成制約設定部５２で設定する合成制約
の組み合わせを全て行ったか合成制約組み合わせ判定部
７７で判定し、行っていなければｎｏに進み再度合成制
約設定部５２で合成制約の設定を行い、論理合成部７９
で論理合成の処理に進む。また、合成制約組み合わせ設
定部７７でｙｅｓに進んだ場合、回路設計者が目標とし
ているマスターの大きさをマスターＵＰ部７８で大きく
する。
【００５７】以上説明したように、第１の実施の形態で
は、合成属性設定部３２，３８でＦ／Ｂを構成する基本
セルの属性でＦ／Ｂの合成使用禁止及び解除が指定でき
るので、基本セルの使用を均一に出来、１回の実行で論
理合成が出来る。
は、合成属性設定部３２，３８でＦ／Ｂを構成する基本
セルの属性でＦ／Ｂの合成使用禁止及び解除が指定でき
るので、基本セルの使用を均一に出来、１回の実行で論
理合成が出来る。
【００５８】また、第２の実施の形態では、２種類以上
のセル比率を考慮出来るので均一に使用出来、１回の実
行で論理合成が出来る。
のセル比率を考慮出来るので均一に使用出来、１回の実
行で論理合成が出来る。
【００５９】
【発明の効果】以上説明した様に、本発明の論理合成方
法によれば、２種類以上の基本セルサイズで構成されて
いる同一Ｆ／Ｂを有するＧ／Ａに於いて、従来何度も手
作業により合成属性や合成制約を変更しなけては基本セ
ルを最適かつ均一に使用出来なかったものが一回の論理
合成で出来、マスターに収まるか収まらないかの判断を
容易に出来る。これにより、回路設計のＴＡＴが短縮出
来る。
法によれば、２種類以上の基本セルサイズで構成されて
いる同一Ｆ／Ｂを有するＧ／Ａに於いて、従来何度も手
作業により合成属性や合成制約を変更しなけては基本セ
ルを最適かつ均一に使用出来なかったものが一回の論理
合成で出来、マスターに収まるか収まらないかの判断を
容易に出来る。これにより、回路設計のＴＡＴが短縮出
来る。
【００６０】また、新たな合成制約を論理合成装置に追
加する事により２種類以上のセル比率を判断する事が出
来るため、１回の論理合成で基本セルを均一に使用でき
る。
加する事により２種類以上のセル比率を判断する事が出
来るため、１回の論理合成で基本セルを均一に使用でき
る。
【００６１】これにより、回路設計のＴＡＴが短縮でき
る。
る。
【図１】本発明の第１の実施の形態の前半部分のフロー
チャートである。
チャートである。
【図２】本発明の第１の実施の形態の後半部分のフロー
チャートである。
チャートである。
【図３】本発明の第２の実施の形態のブロック図であ
る。
る。
【図４】本発明の第２の実施の形態のフローチャートで
ある。
ある。
【図５】従来技術の前半部分のフローチャートである。
【図６】従来技術の後半部分のフローチャートである。
１ 論理回路入力部 ２ 合成制約設定部 ３ 論理回路限定部 ４ 論理回路生成部 ５，６ 合成制約選択部 ７，８，９ 最適化部 １０，１１，１２ 合成回路出力部 １３，１４，１６，１８，１９，２１，２３，２４
目標値設定部 １５，２０，２５ 作業終了部 １７，２２，２７ マスターＵＰ部 ２６ 合成制約組み合わせ判定部 ２８ 論理合成部 ２９ 人手作業部 ３０ 論理回路入力部 ３１，３７ 合成制約設定部 ３２，３８ 合成属性設定部 ３３，３９ 論理回路限定部 ３４，５０ 論理回路生成部 ３５，４０ 最適化部 ４６，４９ 合成回路出力部 ４１ 目標値判定部 ４２ マスターＵＰ部 ４３ 作業終了部 ４４ 特定Ｆ／Ｂ禁止ファイル ４５ 特定Ｆ／Ｂ禁止解除ファイル ４６，４７ 論理合成部 ４８ 人手作業部 ５１ 論理回路入力部 ５２ 合成制約設定部 ５３ 論理回路限定部 ５４ 論理回路生成部 ５５ 論理回路入力部 ５６ 合成制約設定部 ５７ 論理合成部 ５８ 合成回路出力部 ５９ 論理回路限定部 ６０ 論理回路生成部 ６１ 最適化部 ７１ 最適化部 ７２ 基本セル比率判定部 ７３ 合成回路出力部 ７４ 目標値反底部 ７６ 作業終了部 ７７ 合成成約組み合わせ判定部 ７８ マスターＵＰ部 ７９ 論理合成部 ８０ 人手作業部
目標値設定部 １５，２０，２５ 作業終了部 １７，２２，２７ マスターＵＰ部 ２６ 合成制約組み合わせ判定部 ２８ 論理合成部 ２９ 人手作業部 ３０ 論理回路入力部 ３１，３７ 合成制約設定部 ３２，３８ 合成属性設定部 ３３，３９ 論理回路限定部 ３４，５０ 論理回路生成部 ３５，４０ 最適化部 ４６，４９ 合成回路出力部 ４１ 目標値判定部 ４２ マスターＵＰ部 ４３ 作業終了部 ４４ 特定Ｆ／Ｂ禁止ファイル ４５ 特定Ｆ／Ｂ禁止解除ファイル ４６，４７ 論理合成部 ４８ 人手作業部 ５１ 論理回路入力部 ５２ 合成制約設定部 ５３ 論理回路限定部 ５４ 論理回路生成部 ５５ 論理回路入力部 ５６ 合成制約設定部 ５７ 論理合成部 ５８ 合成回路出力部 ５９ 論理回路限定部 ６０ 論理回路生成部 ６１ 最適化部 ７１ 最適化部 ７２ 基本セル比率判定部 ７３ 合成回路出力部 ７４ 目標値反底部 ７６ 作業終了部 ７７ 合成成約組み合わせ判定部 ７８ マスターＵＰ部 ７９ 論理合成部 ８０ 人手作業部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (8)
- 【請求項１】 少なくとも２種類以上の複数の基本セル
から構成される同一ファンクションブロックを有するゲ
ートアレイ装置の論理合成装置であって、論理合成する
論理ブロックの論理機能記述を入力する論理回路入力部
と、前記論理ブロックの設計目標となる制約条件を設定
する合成制約設定部と、前記論理機能記述に対応して前
記論理ブロックのうち最適化する最適化対象ブロックを
限定する論理回路限定部と、前記最適化対象ブロックを
生成する論理回路生成部と、前記制約条件に対応して前
記最適化対象ブロックを最適化し最適完了論理ブロック
を出力する最適化部と、前記最適化部で最適化された最
適完了論理ブロックを合成回路出力する合成回路出力部
とを備える論理合成装置において、前記一種類の基本セ
ルの使用禁止をするまたは前記一種類の基本セルの使用
禁止解除をする合成属性条件設定部を有することを特徴
とする論理合成装置。 - 【請求項２】 少なくとも２種類以上の複数の基本セル
から構成される同一ファンクションブロックを有するゲ
ートアレイ装置の論理合成方法であって、論理合成する
論理ブロックの論理機能記述を入力する入力ステップ
と、前記論理ブロックの設計目標となる制約条件を設定
する合成制約設定ステップと、論理合成の対象となるフ
ァンクションブロック内の基本セルサイズ及び使用され
る基本セル数に対応して前記論理合成を禁止するか否か
を設定する第１の合成属性条件設定ステップと、前記論
理機能記述に対応して前記論理ブロックのうち最適化す
る最適化対象ブロックを限定する論理回路を限定する論
理回路限定ステップと、前記最適化対象ブロックを生成
する論理回路生成ステップと、前記制約条件に対応して
前記最適化対象ブロックを最適化し最適完了論理ブロッ
クを出力する最適化ステップと、前記最適完了論理ブロ
ックを合成回路出力する合成回路出力ステップとを有す
ることを特徴とする論理合成方法。 - 【請求項３】 論理合成の対象となるファンクションブ
ロック内の基本セルサイズ及び使用される基本セル数に
対応して前記論理合成の前記第１の合成属性条件を解除
する第２の合成属性条件設定ステップを有することを特
徴とする請求項２記載の論理合成方法。 - 【請求項４】 前記合成制約が、面積最小制約、動作速
度制約、消費電力制約、配線容易性制約のうち、少なく
とも１つ以上の制約を複数回に分離設定し、論理合成実
行を行うことを特徴とする請求項２または３記載論理合
成方法。 - 【請求項５】 前記合成制約条件は、合成対象となる複
数のファンクションブロックの構成が少なくとも２種類
以上の複数の基本セルサイズからなり、前記第１の合成
属性条件は前記複数のファンクションブロックのうちゲ
ートアレイ装置上に構成されている複数の基本セルの数
が少ないまたは多い方のみのファンクションブロックの
使用禁止設定を少なくとも１回以上行うことを特徴とす
る請求項２記載の論理合成方法。 - 【請求項６】 前記第２の合成属性条件は前記複数のフ
ァンクションブロックのうちゲートアレイ装置上に構成
されている複数の基本セルの数が少ないまたは多い方の
みのファンクションブロックの使用禁止設定の解除を少
なくとも１回以上行うことを特徴とする請求項３記載の
論理合成方法。 - 【請求項７】 前記最適化ステップ後、論理合成対象と
なるファンクションブロック内の基本セルサイズ数の比
率が満足するか否かを判定し、満足するまで最適化を繰
り返すステップを有する請求項２記載の論理合成手法。 - 【請求項８】 前記合成回路出力ステップの出力を合成
制約が満足しているか否かの判断をするステップと、こ
の判断結果が否の場合、前記合成制約設定ステップへ戻
すステップとを有する請求項２記載の論理合成手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229129A JP2885719B2 (ja) | 1996-08-29 | 1996-08-29 | 論理合成装置及び論理合成手法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229129A JP2885719B2 (ja) | 1996-08-29 | 1996-08-29 | 論理合成装置及び論理合成手法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074212A JPH1074212A (ja) | 1998-03-17 |
| JP2885719B2 true JP2885719B2 (ja) | 1999-04-26 |
Family
ID=16887214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8229129A Expired - Lifetime JP2885719B2 (ja) | 1996-08-29 | 1996-08-29 | 論理合成装置及び論理合成手法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885719B2 (ja) |
-
1996
- 1996-08-29 JP JP8229129A patent/JP2885719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074212A (ja) | 1998-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990119 |