JP2877834B2 - 可変周波発振器の同期化回路 - Google Patents

可変周波発振器の同期化回路

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JP2877834B2 JP1124110A JP12411089A JP2877834B2 JP 2877834 B2 JP2877834 B2 JP 2877834B2 JP 1124110 A JP1124110 A JP 1124110A JP 12411089 A JP12411089 A JP 12411089A JP 2877834 B2 JP2877834 B2 JP 2877834B2
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    • H03D1/2236—Decoders for simultaneous demodulation and decoding of signals composed of a sum-signal and a suppressed carrier, amplitude modulated by a difference signal, e.g. stereocoders using a phase locked loop
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は可変周波発振器を入力信号内のキャリアの周
波数と同期化させるための、入力信号とこの発振器から
とり出された信号の位相を、フィルタを介して発振器の
制御入力に加えられる、位相差によりきまる出力信号を
有する位相弁別器において比較するPLL回路からなる同
期化回路に関する。
〔従来の技術〕
この種の回路は知られており、無線受信機用のステレ
オデコーダ用の例えばモノリシック集積回路TDA 1578
Ａがそのような回路を含んでいる。PLL回路内のフィ
ルタは入力信号周波数（19KHz）の約３％の阻止範囲が
得られる。他方、これは回路要素の特性変化と回路の温
度変動により生じる発振器の自走周波数の変動を補償
し、そして他方ではPLL回路が、パイロット信号の周波
数とは異なる周波数をもつ信号成分によりロックしない
ようになっている。
〔発明が解決しようとする課題〕
そのような小さい阻止範囲で充分とするためには制御
発振器の自走周波数を決定する要素についての許容差を
厳密にする必要があり、そして更にポテンショメータ等
による調整を行うべきである。
〔発明を解決するための手段〕
本発明の目的は調整不要な上記のごとき回路を実現す
ることである。
本発明によれば、この目的は発振器周波数とキャリア
周波数に近似する安定な基準周波数との間の差によりき
まり、そして発振器の制御入力に加えられてこの差が減
少するようにこの発振器を制御する制御信号を発生する
周波数弁別器を設け、そして発振器周波数が基準周波数
に近似するときあるいは基準周波数よりキャリア周波数
に近くなるときにこの周波数弁別器による制御を阻止す
る阻止回路を設けることにより達成される。
本発明によれば、発振器の周波数ははじめに基準周波
数と整合し、またこの発振器の自走周波数がPLL回路の
阻止範囲外であるときもそのようになる。続いて、この
発振器はPLL回路内の位相弁別器によってのみ同期をと
られる。通常水晶発振器で発生される非常に安定した基
準周波数が例えば無線受信機のような多くの現代の通信
装置において使用されていれば部品点数の比較的少い周
波数弁別器や阻止回路のみが必要である適当な分周器に
より、この基準周波数は入力信号内のキャリアに非常に
近いものとすることが出来るから、PLL回路の阻止範囲
は、大きい阻止範囲の場合に生じる非調波歪みが本質的
に減少しチャンネル分離が維持されるように実質的に減
少しうる。
本発明の他の実施例では発振器の自走周波数は発振／
製造上のバラツキおよび動作パラメータの変化によりキ
ャリア周波数より上（下）となるように選ばれ、基準周
波数は、キャリア周波数より上（下）であり、そして少
くとも制御の場合には発振器周波数とキャリア周波数の
間となるように選ばれ、阻止回路は発振器周波数が基準
周波数より低（高）い場合に周波数弁別器による発振器
制御を阻止する。この実施例においては、周波数弁別器
は発振周波数がキャリア周波数より高（低）であること
を決定するだけでありそして１方向にのみ基準発振器を
離調しなければならないから比較的簡単な構造を有す
る。他方、発振器の同期状態発振周波数である自走周波
数は、発振器周波数が常に温度変化や製造上のバラツキ
とは無関係にキャリア周波数より上または下となるよう
に、キャリア周波数とは比較大きく異なるべきである。
かくして、この発振器は一般に、その発振とキャリアと
の位相差が小さいまま維持されるためには注意しなけれ
ばならないような比較的大きい範囲に離調される。
本発明の他の実施例においては安定化周波数をもつ発
振器があるものとして、２個の分周器が設けられてお
り、それらの分周比は第１基準周波数がキャリア周波数
より低く、第２基準周波数がキャリアより高くなるよう
に選ばれてあり、第１発振器周波数がこの第１および第
２基準周波数の間のとき周波数弁別器による発振器の制
御が阻止されるように阻止回路が配置される。これら２
個の分周器により、この場合２つの基準周波数が安定化
発振器の周波数から発生出来る。この実施例では周波数
弁別器および阻止回路の要素の数は２倍となるが、制御
発振器はその自走り周波数がキャリア周波数に対応する
ようにすることが出来る。各発振器に影響する発振速度
または温度変動により、その自走周波数は第１基準周波
数より下または第２基準周波数より上の、２つの基準周
波数の間となり、いずれにしても発振器のロックインが
保証される。
周波数弁別器の構造はいろいろとすることが出来る。
ディジタル形有限容量をもち、制御発振器の発振期間内
で本質的に高い周波数の安定化発振器の発振により減算
するカウンタを含み、この制御発振器はこのカウンタが
一つのペリオド内で０となるまで同調する。その結果、
発振器は安定化発振器の周波数とカウンタの内容とによ
りきまる周波数を有するその周波数が２つの基準周波数
内となるまで同調する。これら値は結果としての基準周
波数がキャリア周波数より上そして下となるように効率
的に選ばれる。
上記のディジタル化されたものは同じく阻止回路を含
んでいるが、現在の半導体技術においては未だに比較的
複雑である。それ故、本発明の他の好適な実施例では周
波数弁別器は少くとも１個の周波数応答位相弁別器から
なる。そのような位相弁別器自体は周知であり、テイー
ツェ／シェンク著「半導体技術」（４版691頁他）に示
されている。更に、そのような位相検出器は例えば集積
回路HEF 4046Bのようないくつかの集積回路の部分を形
成する。
〔作 用〕
上述のように、制御発振器の周波数が与えられた値あ
るいは与えられた周波数範囲になると阻止動作を行う周
波数弁別器が設けられる。これら回路では他の阻止回路
はもはや不要である。しかしながら、他の周波数弁別器
はこの能力を有せず、このための本発明の一実施例では
周波数弁別器は発振器信号からとり出された周波数用お
よび基準周波数用の夫々の入力を有し、その１つの入力
の周波数が他方の入力のそれより大きいときに第１の極
性の電流をそしてその１つの入力の周波数が上記他方の
入力より小さいときに第２極性の電流を供給する少くと
も１個の周波数弁別器からなり、その出力がダイオード
を介して制御可能な発振器の制御入力に接続する。
〔実施例〕
第１図は周波数可変発振器21を信号入力22のパイロッ
ト信号（19KHz）と同期させるために使用され、そして
抑圧サブキャリア（38KHz）で変調されたいわゆる差信
号を復調するためのステレオデコーダに使用出来る回路
を示す。入力22はまた位相弁別器23の入力であり、更に
入力24を有する。入力24は分周器25の出力に接続し、そ
こで、その入力の周波数すなわち発振器21の出力信号が
比Ｎで分周される。アナログマルチプライヤ回路でよい
この位相弁別器23の出力は低域フィルタ26を介して発振
器21の制御入力に接続する。その周波数は入力21と24の
周波数が同一であり且つほゞ同相となるまで変化する。
前述のように周知のPLL回路も組込まれる。
また、周波数弁別器30は発振器21で発生されて分周器
27により分周される周波数f0を安定な周波数fNから分周
器31により発生される周波数ｆと比較する。図示しない
例えば水晶発振器である周波数安定発振器により周波数
fNは発生しうる。周波数弁別器30の出力における、この
周波数差によりきまる信号が位相弁別器23の出力に接続
する。周波数fNと分周器31の分周比は結果として生じる
周波数が、入力信号内のパイロット信号と同期したとき
発振器21からの周波数f0からわずかにのみ異なるように
選ばれる。位相弁別器23の出力に接続する位相弁別器30
の出力は周波数f0の差によりきまる信号を供給する。こ
の信号は周波数f0間の差が減少するように低域フィルタ
26を介して発振器21の入力を制御する。周波数f0が周波
数ｆに対応しあるいはこの周波数を中心として限定され
た範囲内の値をもつとすれば、この周波弁別器は不動作
となる。発振器21はこのときすでにパイロット信号の周
波数に近くなっている周波数を出す。この発振器の自走
周波数は所望の周波数から比較的離れているが、比較的
カットオフ周波数の低い低域フィルタ26がこのため用い
られ、その結果、一方では小さい阻止範囲そして他方で
は位相乱れのほとんどないものが得られる。
第２図は集積回路で実現されるステレオデコーダ用の
実施例である。PLL回路は主として集積回路TDA1578Aに
含まれており、その結線はピン６〜13でのみ示してあ
る。ピン１〜５と14〜18はデータハンドブックに示され
ている結線に対応するものでよい。パイロット信号を含
むステレオマルチプレクス信号は端子７と８に接続する
電源電圧をもつ回路のピン６に与えられる。この集積回
路内の発振器は電流源を有し、これはコンデンサ32を周
期的に充放電させるものであり、充電と放電間の転移は
このコンデンサの電圧が上の値と下の値に夫々なるとき
に生じる。この電源からの充電電流と放電電流の値はピ
ン10を、従ってそれに接続する抵抗33を流れる直流電流
によりきまる。従ってこの発振器の周波数はピン10と11
に接続されるRC時定数によりきまる。パイロット信号
（19KHz）と同期したときの発振器周波数は76KHzである
が、このRCの組合せ32,33は自走周波数85KHzが従来の周
囲温度でそして正確に維持された値をもって回路TDA157
8Aの通常の試料において得られるように選ばれる。この
値の選定は製造上のバラツキ、要素の許容度および温度
変動が望ましくない組合せとなった場合に所望の周波数
76KHzがその発振器の自走周波数のバラツキの下限を表
わすとする仮定にもとづいている。
コンデンサ32の３角波電圧は増幅器34により対称矩形
電圧に変換されてHEF4046Bの集積回路35に加えられる。
これは、周波数弁別器として動作するようにピン３と14
に接続する入力とピン13に接続する出力を有する周波数
応答位相検出器からなる。発振周波数f0はピン14に、77
KHzの基準周波数ｆはピン３に加えられる。周波数ｆは
周波数の自走周波数としての公称周波数に対し同じ値を
有する、すなわち一般にこの自走周波数より公称周波数
に近い周波数となるように選ばれる。周波数ｆの適当な
値は例えば77KHzである。
この位相検出器はその出力に２個のスイッチ可能な電
流源を有しこれら電源は逆極性の電流を与える。発振周
波数f0が第3a図に示すように基準周波数ｆより大であれ
ばその正縁で一方の電源がオンとなり基準信号の正縁で
オフとなる。他方、そのとき位相検出器の出力（ピン1
3）の電位には正の値にジャンプする。両電源は基準信
号の正縁と発振信号の正縁の間のペリオドでオフとな
る。
発振周波数f0が基準周波数より低いとき（第3b図）他
方の電流源が基準信号の正縁でオンとなり発振信号の正
縁でオフとなり、その間両電源は再びオフとなる。周波
数応答位相検出器35はこのようにその出力に、f0＞ｆの
とき正、f0＜ｆのとき負の極性をもつパルス的な直流電
流を出す。この出力は330KΩの抵抗直電流パルスのみを
通すダイオードを介してインピーダンス変成器38の入力
に接続する。この変成器38は330KΩの抵抗39を介して回
路27のピン10に接続する。このピンはこの回路内の可変
発振器の制御出力である。ピン10を介して外部抵抗33に
流れる電流は、発振器周波数が低下するようにインピー
ダンス変成器38からの電流により減少する。この制御プ
ロセスは発振周波数f0が基準周波数ｆに対応するまで続
けられる。次に位相検出器はダイオード37により不動作
となる。
入力22（ピン６）の入力信号がパイロット信号であれ
ば、回路27内の位相弁別器はピン13に制御信号を出し、
この信号は低域フィルタ26を介してインピーダンス変成
器に加えられると共に、パイロット信号周波数の４倍の
値に対応する76KHzが達成されるまで発振周波数を低下
させる。そしてこのときPLL回路がロックされる。
低域フィルタ26は回路27内の位相弁別器の出力信号を
濾波するだけでなく周波数応答位相検出器35の出力信号
をも濾波する。これは２つの並列な分岐を有し、これら
の一方が220nFのコンデンサ40を含み、他方が22KΩの抵
抗41と150nFのコンデンサ42の直列回路を含む。このフ
ィルタの遮断周波数はTDR1578Aのデータハンドブックの
値より低くなっており、その理由は基準周波数ｆと所望
周波数との間の差が予定の小さい値となるため比較的小
さくできるからである。
発振器の自走周波数（85KHzであるが温度変化と製造
上のバラツキが望ましくなく組合さった場合にはそれよ
り高くなる）と発振器の同期周波数（76KHz）との間に
は比較的大きな差がある。その結果、OLL回路のロック
イン状態において、入力22のパイロット信号と発振器の
76KHz出力信号の分数である周波数からとり出された19K
Hzの信号との間に比較的大きな位相差が生じ、この位相
量が19KHzの入るステレオデコーダのチャンネル分離を
劣化させる。この位相差はPLL回路内のループ利得を増
加させることにより減少しうる。インピーダンス変成器
38はこの目的に使用される。
第４図は第１図の要素30と31を要素50〜58で置き代え
た実施例を示す。50は例えば水晶発振器のような安定周
波数を有する発振器である。発振周波数fNが２個の分周
器51と52の入力に加えられる。分周器51,52は異なる分
周比を有し、これらはキャリア周波数より低い第１基準
周波数f1とそれより高い第２基準周波数f2（分周器52の
出力）が得られるように選ばれている。例えば同期した
状態の発振周波数が76KHzであり、発振器50の周波数fN
が4MHzであれば分周器51の分周比は53であり、分周器52
は52である。75.5KHzの周波数f1と76.9KHzのf2はそれか
ら得られる。これら基準周波数はこのようにして所望の
発振周波数の入る周波数ウインドーを構成する。
これら分周器の夫々は、第２図で述べた周波数検出器
35と同じ構造を有する周波数応答位相検出器53と54の一
方に接続する。基準周波数f1とf2は検出器53と54の第１
入力に夫々接続し、これら検出器の第２入力には発振周
波数f0が入る。位相検出器53の出力はPLL回路の低域フ
ィルタ26に、抵抗55とダイオード75の直列回路を介して
接続する。位相検出器54の出力は同じく抵抗56とダイオ
ード58の直列回路を介してフィルタ26に接続するがダイ
オード58は（フィルタ26からみて）ダイオード57とは逆
方向の極性を有する。
第４図の回路は次のように動作する。発振器の自走周
波数f0が基準周波数f1より低いとき、検出器53と54は正
極性の電流パルスを出し、一方検出器53からの電流パル
スのみがフィルタ26の入力に入る。これは検出器54の正
の電流パルがダイオード58により抑圧されるからであ
る。その結果、フィルタの出力には、第４図に示さない
制御発振器21をより高い周波数に同調させる電圧が出
る。発振周波数f0が基準周波数f1以上となると、検出器
53からの電流パルスの極性が反転するが、これら電流パ
ルスはダイオード57により活性とはならない。この状態
において、検出器53,54の出力信号はダイオード57,58に
より阻止されるから、発振器周波数はf1とf2の間とな
り、発振器は第４図には示さないPLL回路によってのみ
ほゞ所望値になる。
周波数f0がはじめからf2より高ければ検出器53,54は
負の電流パルスを出すが、検出器53の電流パルスはダイ
オード57により抑圧される。低域フィルタ26によりこれ
らの負電流パルスは発振器21をf2となるまで低い周波数
へと同調させる。次に検出器54からの信号の極性が反転
するが、これら信号はダイオード58により抑圧される。
検出器53,54はこのようにして共に不活性となり、制御
発振器はPLL回路により更に離調する。
自走周波数f0がスタート時にすでにf1とf2の間であれ
ば発振器はPLL回路によってのみ同調される。
第２図と比較しての第４図の回路の利点は発振器の自
走周波数の公称値が同期状態の発振器の周波数と同じと
なりうることである。製造上のバラツキや温度変化にも
拘らず、同期状態の発振器周波数と自走周波数との差は
第２図の回路におけるより、一般に小さく、従って位相
差も小さい。しかしながら、分周器、位相検出器および
阻止回路の要素の数は第２図の２倍となる。
第２図と同じ利点を有し、それよりも要素数の少い回
路を第５図に示す。直列回路55,56,58の端子はANDゲー
ト62,63を介して、第２図の検出器35と同じ構造の周波
数応答位相検出器61の出力に接続する。この検出器の入
力は安定周波数fNを受ける入力を有するスイッチ可能な
分周器60の出力に接続する。ANDゲート63の出力は検出
器61の出力に接続するその入力と同様に反転される。正
のパルスが抵抗−ダイオード回路55,57を介して低域フ
ィルタ26に入ることが出来、負のパルスがダイオード抵
抗回路56,58を介してそのフィルタに入る。但し、ANDゲ
ート62と63の第２入力に適正な信号が与えられたときで
ある。回路60の分周比を決定するこの信号ＡはANDゲー
ト62の第２入力に直接に、そしてインバータ64を介して
ANDゲート63の第２入力に加えられる。
この回路は次のように動作する。Ａ＝１のとき、分周
比M1は分周器60の出力周波数がf1となるように用いられ
る。発振周波数がf1より低いとき、検出器61の出力パル
スは正となりそのとき開いたANDゲート62、ダイオード5
5および抵抗57を介してフィルタ26に入る。これによ
り、発振器周波数はf0がf1を越えるまで上昇する。その
とき生じる負パルスはダイオード55により阻止され、AN
Dゲート63が阻止されるためダイオード56には入らな
い。
この信号Ａは０のとき、分周器60の出力信号はf2とな
る。発振周波数f0がf2より高いと、検出器61が負のパル
スを出し、これがそのとき開くANDゲート63、ダイオー
ド56、抵抗58を介してフィルタ26に入る。一方このフィ
ルタの出力信号は発振周波数f0がf2より低くなるまで電
圧制御発振器21（第１図）を離調させる。これら出力パ
ルスはそのとき正となり、これがダイオード56により抑
圧され、ANDゲート62が閉じるためダイオード55に入ら
ない。
このように、発振周波数f0がf1より低いかf2より高い
とき、発振器はその周波数がf1とf2の間となるまで離調
される。次にこの回路は不活性となる。
信号Ａが０で、周波数f0がf1より低いときあるいはＡ
が１でf0がf2より高いときにはこの回路は活性でない。
この場合発振器の所望の離調を行うためには信号Ａは反
転しなければならない。これは信号が充分大きいペリオ
ドをもって周期的に反転されるので実現される。しかし
ながら、第５図には示さないが抵抗57と58の接続点にパ
ルス（正または負）がないとき信号Ａの極性を反転する
論理回路を設けることによっても可能である。
〔発明の効果〕
PLLステレオデコーダについて本発明を述べたが交通
情報放送またはラジオデータシステム用のデコーダ回路
に使用出来る。一般にこれは発振器を既知のキャリア周
波数と同期させるPLL復調回路に適用出来る。
【図面の簡単な説明】
第１図は本発明の回路の基本図、第２図は集積回路から
なる第１実施例の詳細な回路図、第３図は本発明におけ
る周波数弁別器内の種々の信号の時間変化を示す図、第
４図は第２の実施例、第５図は第３の実施例である。 21……周波数可変発振器、25……分周器、23……位相弁
別器、26……低域フィルタ、27……分周器、30……周波
数弁別器、34……増幅器、35……集積回路（周波数応答
位相検出器）、38……インピーダンス変成器、50……安
定周波数発振器、51,52……分周器、53,54……周波数応
答位相検出器。
フロントページの続き (56)参考文献 特開 昭61−93719（ＪＰ，Ａ) 特開 昭63−204920（ＪＰ，Ａ) 特開 昭52−60052（ＪＰ，Ａ) 特開 平１−307317（ＪＰ，Ａ) 特開 昭60−182820（ＪＰ，Ａ) 米国特許4280104（ＵＳ，Ａ) 米国特許4590602（ＵＳ，Ａ) 米国特許3458823（ＵＳ，Ａ) 欧州公開94837（ＥＰ，Ａ１) 欧州公開51473（ＥＰ，Ａ２) 欧州特許278079（ＥＰ，Ｂ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/08

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号と可変周波発振器からの信号との
    位相比較を、この発振器の制御入力にフィルタを介して
    加えられるその位相差によりきまる出力信号を出す位相
    弁別器で比較するPLL回路を有し、発振器周波数（fo）
    とキャリア周波数に近似する安定な基準周波数（ｆ）と
    の差によりきまりそして上記発振器の制御入力に加えら
    れた上記周波数差が減少するように上記発振器を制御す
    る制御信号を発生する周波数弁別器が設けられているこ
    と、および発振器周波数（fo）が基準周波数（ｆ）に接
    近したときあるいは基準信号よりもキャリア周波数に近
    くなったとき上記周波数弁別器による制御を阻止するブ
    ロック回路（57,58）が設けられていることを特徴とす
    る、ほぼ固定された動作周波数を有する可変周波発振器
    を入力信号内のキャリアの周波数と同期化するための同
    期化回路であって、 さらに、前記発振器の自走周波数は製造上のバラツキお
    よび動作パラメータの変化には無関係にそれがキャリア
    周波数より高く（低く）なるように選ばれていること、
    前記基準周波数はキャリア周波数より高く（低く）そし
    て少くとも制御の場合には発振器周波数とキャリア周波
    数の間となるように選ばれること、および前記ブロック
    回路は発振器周波数が基準周波数より低く（高く）なっ
    たとき前記周波数弁別器による発振器の制御を阻止する
    こと、を特徴とする可変周波発振器の同期化回路。
  2. 【請求項２】前記基準周波数は基準発振器により発生さ
    れることを特徴とする請求項１記載の回路。
  3. 【請求項３】前記基準発振器の周波数はキャリア周波数
    より高いこと、および基準周波数は少くとも１個の分周
    器（31,51,53）により基準発振器周波数からとり出され
    ることを特徴とする請求項２記載の回路。
  4. 【請求項４】キャリア周波数より低い第１基準周波数
    （f1）及びキャリア周波数より高い第２基準周波数
    （f2）が得られるように選ばれた分周比を有する２個の
    分周器（51,52）が設けられていること、および前記ブ
    ロック回路（57,58）は前記周波数弁別器（53,54）によ
    る可変周波発振器の制御が発振器周波数（f0）が上記第
    １および第２基準周波数（f1,f2）の間であるとき阻止
    されるように構成されていること、を特徴とする請求項
    ３記載の回路。
  5. 【請求項５】前記周波数弁別器は夫々比較すべき２周波
    数用の２個の入力を有する２個の同様に構成された周波
    数弁別器（53,54）から成ること、発振器信号が周波数
    弁別器（53,54）の第１入力に加えられること、基準周
    波数（f1,f2）がこれら２個の検出器の夫々の第２入力
    に加えられること、および前記ブロック回路（57,58）
    は発振器周波数（f0）が第１基準周波数（f1）より高い
    とき一方の周波数弁別器（53）を阻止し、第２基準周波
    数より低いとき他方の周波数弁別器（54）を阻止するこ
    と、を特徴とする請求項４記載の回路。
  6. 【請求項６】前記周波数弁別回路は少くとも１個の、周
    波数に感応する位相弁別器を有することを特徴とする請
    求項１乃至５の１に記載の回路。
  7. 【請求項７】前記周波数弁別器は夫々発振器信号からと
    り出された周波数（f0）よび基準周波数（ｆ）用の入力
    を有する少くとも１個の周波数弁別器（35,53,54）から
    なること、この周波数弁別器はその一方の入力の周波数
    が他方の入力の周波数より高いとき第１の極性をもち、
    一方の入力の周波数が他方の入力の周波数より低いとき
    第２の極性をもつ電流を供給すること、およびこの周波
    数弁別器と出力が少くとも１個のダイオード（36,57,5
    8）を介して可変周波発振器の制御入力に接続されるこ
    と、を特徴とする請求項１乃至６の１に記載する回路。
  8. 【請求項８】分周比の可変な分周器（60）により高
    （f1）および低（f2）基準周波数が安定化周波数（fN）
    からとり出されるようになっており、低基準周波数がキ
    ャリア周波数（f0）より低く、高基準周波数がキャリア
    周波数より高くなっていることを特徴とする請求項７記
    載の回路。
  9. 【請求項９】周波数に影響する制御電流が可変周波発振
    器の制御入力に加えられ、前記位相弁別器が高出力抵抗
    を有するようになっており、そして上記位相弁別器（2
    7）と前記周波数弁別器（35）の出力信号が高オーム入
    力および低オーム入力を有する増幅器を介して上記制御
    入力に加えられることを特徴とする請求項１記載の回
    路。
  10. 【請求項１０】無線受信機において用いられることを特
    徴とする請求項１乃至９の１に記載する回路。
  11. 【請求項１１】ステレオデコーダにおいて用いられるこ
    とを特徴とする請求項９記載の回路。
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