JP2872426B2 - 液晶光学素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自発分極を有し、この作
用により光学応答をともなう液晶光学素子に関する。

【０００２】

【従来の技術】自発分極を有する液晶として強誘電性液
晶（ＦＬＣ）は、その高速応答性・メモリ性等の利点に
注目され表示素子、ライトバルブ等の目的のために積極
的に開発されている。上記利点を生かしたターゲットと
して、光シャッタアレイ、単純マトリクス駆動による高
精細表示装置、光導電体と組み合わせた高密度記録のラ
イトバルブ等が挙げられる。またさらに、薄膜トランジ
スタ（ＴＦＴ）等を用いたアクティブマトリクス駆動に
よる動画像表示にも期待され、この特性はたとえばＵ．
Ｓ．Ｐ．４，８４０，４６２やＰｒｏｃｅｅｄｉｎｇ
ｏｆｔｈｅ ＳＩＤ，ＶＯＬ．３０／２，１９８９「Ｆ
ｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｅｔ
ａｌ Ｖｉｄｅｏ Ｄｉｓｐｌａｙ」等に示されてい
る。

【０００３】

【発明が解決しようとする課題】一方、上記ＦＬＣを駆
動する場合に、一般的にまたは本発明者らによる実験検
証の結果、以下に述べる様な問題点が生じることが明ら
かになってきた。

【０００４】その１つはＦＬＣに対して長時間の直流電
圧（ＤＣ）成分が連続して印加されると液晶の応答が疎
外されることである。この原因としては、上記ＤＣ成分
により、液晶の内部イオンの偏在が誘起され、これが電
界を形成するためと考えられる。

【０００５】これに対し既に本出願人による補助パルス
によりＤＣ成分をキャンセルする出願（特願平２−６９
５４７号公報）がなされているが、さらにまた、ＦＬＣ
では分子自身が自発分極を有するがために、この自発分
極に対応して偏在する内部イオンが電界を形成すると考
えられる原因により、所望の中間調を不安定にし、また
外部電圧値（印加電圧値）に対しての光学応答において
ヒステリシスを生ずる問題点が生ずる場合がある。

【０００６】たとえばテレビレート（〜６０Ｈｚ）程度
の駆動周波数で図１１に示す様な従来セルに対して、図
１２に示す様にリセットパルス、書込みパルスを連続し
てＦＬＣに印加した場合に起こるＤＣ成分による現象例
を図１３に示す。繰り返しパルス印加により透過率が次
第に減少する問題点がある。図１４によりこの現象につ
いて簡単に説明する。図１２に示す波形では幾何学的に
はプラスのＤＣ成分が過剰に印加される様に見える。

【０００７】図１４においてこのＤＣ成分がどの様に液
晶に作用するかを示すものである。プラスのＤＣ成分の
印加により、絶縁層部１０ａ（１０ｂ）と液晶部分１１
との間にチャージの蓄積が起こり、このチャージ成分に
よる液晶分圧がマイナス方向となり、この結果、次第に
「白」書込みがされ難くなるものと思われる。

【０００８】図１５にさらにわかり易い現象を挙げる。

【０００９】図１１に示したセル構成に対してプラスの
ステップ電圧を印加し、ある時間後アースにした場合の
光学応答を下段に示した。ここで図１１に示したセルは
メモリ性を有するセルであり、短時間の電圧印加では点
線で示す様に「白」書込み後、透過率状態を保持してい
るが、長時間のパルス印加によると前記チャージ蓄積に
よる逆電圧のために「黒」状態へ戻されてしまう。

【００１０】さらに図１６を用いて、自発分極の作用に
よると思われる前記ヒステリシスに対する定性的な説明
をする。図１６上段には「黒」安定である場合の自発分
極の方向と、これにより誘起されていると思われるチャ
ージの極性、下段には「白」安定である場合の自発分極
の方向とこれにより誘起されていると思われるチャージ
の極性を示す。

【００１１】上記、誘起されているチャージの極性の違
いにより、同じ書き込み電圧Ｖ_Aを印加した場合におい
ても、前状態が「黒」であったか「白」であったかによ
り、液晶部分に印加される電圧が異なり、前状態が
「白」であった方がより大きい電圧を感じるため、この
結果ヒステリシス現象等を生じると考えられる。

【００１２】この様な電気的な不安定性を回避するため
には上述の絶縁層部分をなくしてしまうのが１つの手で
あると考えられるが、そうすることによっては充分一様
性の高い配向が得られない等の悪影響の度合いも大き
い。

【００１３】さらに強誘電性液晶の場合、液晶層の層厚
は１μｍ〜２μｍ程度の小さく、上記の様に絶縁層部を
とりのぞいた場合、上下の電極のショートにより素子全
体に損傷をおよぼすおそれがあった。

【００１４】上記により検証された問題点を考慮し、Ｆ
ＬＣの光学応答において動画レートにおいても安定して
中間調を得るために、本発明者らは、さらに詳細な検証
を行ない以下の本発明に至った。

【００１５】

【課題を解決するための手段】本発明の液晶光学素子
は、少なくとも一対の電極間隙内に強誘電性液晶層及び
該液晶を配向させるための配向層を挟持した画素をアク
ティブマトリクス構成によって配置してなる液晶光学素
子であって、第一のゲート選択信号を印加するのに同期
して、前中間調状態をリセットするリセットパルスを印
加し、オープン区間を設定した後、第二のゲート選択信
号を印加するのに同期して、階調信号に応じた書き込み
パルスを印加する手段を有し、前記アクティブマトリク
ス構成におけるスイッチング回路と前記画素との間に容
量・抵抗並列回路を直列結合したことを特徴とする。

【００１６】以下図面を用いて本発明を説明する。

【００１７】図１は本発明の液晶光学素子をアクティブ
マトリクスデバイス構成として応用した１例を示す模式
図である。

【００１８】本発明の上記応用においてはＴＦＴ（薄膜
トランジスタ）、あるいはその他通常のＩＣプロセスで
形成したスイッチングトランジスタと、ＩＴＯ等の電極
で形成される液晶画素間に、補助的にたとえば上記と同
様ＩＣプロセス等で形成した容量Ｃ_R、抵抗Ｒ_R並列回路
を上記画素に対して直列に形成したものである。

【００１９】図２は液晶画素に対して本発明の作用効果
を説明するための模式的構成図である。

【００２０】図２において、４ａ、４ｂはガラス、石英
などの基体、３ａ、３ｂはＩＴＯ、ＳｎＯ₂等の透明電
極またはＡｌ、Ａｕ等の電極である。２ａ、２ｂは液晶
の配向性を高めるために形成した配向層であるが、本構
成においては、電極を直接ラビングするなどにより液晶
１を配向させても良く、必ずしも必須ではない。２ａ、
２ｂを以下では配向層と呼ぶ。

【００２１】図２において１は強誘電性液晶層（ＦＬ
Ｃ）であり、本発明の素子構成に使用するものとしては
適当なドーパント等を混入させ、該層を低抵抗化させた
ものが最適である。

【００２２】本発明における補助ＣＲ（外付けＣＲ）は
上記液晶画素に直接電圧電流が過大に作用されることを
防止し、ショートを防ぐ役割をおのずと有する。

【００２３】本発明構成において、さらに重要な作用効
果は次の通りである。

【００２４】本発明の第１の作用は、外部から与える階
調信号電圧によりＦＬＣに実質作用する分圧が常に上記
信号に適応して安定して作用するものであり、また第２
の作用としては、ＦＬＣの自発分極に起因して発生する
と思われるＦＬＣの分圧変動の影響をなくし、さらに階
調駆動を安定化させるものである。

【００２５】さらに階調駆動を安定化させるものであ
る。

【００２６】特に本発明素子は図１〜図２に示す様な、
トランジスタなどのアクティブスイッチング回路により
オープンモードの駆動を行なわせることで、その作用効
果が顕著となる。図３の等価回路図および図２、図４を
用いて上記第１の作用について説明する。

【００２７】本発明の素子構成として最適なものは外付
けのＣ_RＲ_R回路の時定数と使用する液晶画素の容量成分
Ｃ_セル抵抗成分Ｒ_セルの時定数Ｃ_セルＲ_セルとの関係をＣ_RＲ_R＞
Ｃ_セルＲ_セルとすることにより、素子のショート防止を高め
たものであり、さらに、上記Ｃ_RＲ_Rの値を図４に示すフ
ィールド周期ｔ_{フィールト゛}よりも小さくしたものである。本
発明においては上記関係はＣ_RＲ_R ＜Ｃ_セルＲ_セルの場合であ
っても良い。

【００２８】図２に模式的に示す駆動回路、または電圧
検出回路１，２により図４に示す様な動作を起こさせた
例について説明する。図４に示す書込みパルスにより、
図２ノード１に与えられた電圧、すなわち検出回路１に
よる検出電圧１が次のリセットパルスが印加される以前
にほぼすべて減衰する様に上記Ｃ_R，Ｒ_R部の時定数を調
整する。

【００２９】図５に上記の様にＣ_RＲ_R部の時定数を調整
したことによる作用を図２中のノード１とアース間の電
位分布を用いて示す。まず（１）リセットパルスＶ_R印
加時はリセット電圧に応じて直線的な電位状態となる。
（２）この後オープン状態になるとＣ_RＲ_R部および液晶
画素セル部分はそれぞれの時定数により減衰し、（３）
書込みパルスＶ_W1印加直前にはＣ_RＲ_R＞Ｃ_セルＲ_セルの関係
によりセル部分に対しＣ_RＲ_R部により大きい電位差状態
になり、図の様に折れ曲がった電位状態になる。次に
（４）書込みパルスが作用するが、この時は主にＣ_RＲ_R
部に残っている電位差が図中２点鎖線で示す様に作用
し、これが点線で示した外場に重畳されることで再び折
れ曲がった電位状態になる。（５）この後オープン状態
ではそれぞれの時定数により減衰し、本構成では、Ｃ_R
Ｒ_R＜ｔ_{フィールト゛}である様にしたため、（６）次のリセッ
トパルス印加直前では、ノード１とアース間がほぼ直線
的にゼロの電位となる。したがって、どの様な書き込み
パルスであっても、次のフィールドに対して電位的な履
歴を残さないために前記従来例で示した様な透過率の不
慮の変動、不安定の弊害を除去した。

【００３０】次に本発明の素子では、さらにセル部分あ
るいは配向層を有している場合には、セル内部の液晶層
部分の時定数Ｃ_セルＲ_セル、あるいはＣ_LCＲ_LCを図４に示す
リセット区間（ｔ_リセット）よりも小さく形成することでさ
らに安定した階調駆動が行なえる。すなわち、上記した
第２の作用である自発分極に起因した内部イオンを含む
チャージ変動によるヒステリシスや、他の不安定性をな
くす効果がある。図６を用いて、この作用を記述する。

【００３１】図６左列には、リセットパルス印加直前が
黒

【００３２】

【外１】 である場合、右列にはリセットパルス印加直前が白

【００３３】

【外２】 である場合を示す。前状態が黒である場合は、（１）リ
セットパルス印加時、（２）その後のオープン区間中、
さらには（３）書込みパルス印加直前において自発分極
と対をなして層の上側に存在するチャージ（イオン）極
性は

【００３４】

【外３】 であり、（３）書込みパルス印加直前において自発分極
に起因する液晶分圧はほぼ零である。

【００３５】一方白状態が白

【００３６】

【外４】 である場合は（１）リセットパルス印加時において、こ
のパルス巾内で向きに変化がないとし、（２）その後の
オープン区間中において黒側にリセットされる。この
時、少なくとも液晶の時定数は本構成ではリセット区間
巾ｔ_リセットよりも小さいため、このリセットに伴なってた
だちにチャージ（またはイオン）が緩和しはじめ、
（３）書込みパルス印加直前においては、前状態が黒で
あった場合と同様自発分極と対をなして層の上側に存在
するチャージ（またはイオン）は

【００３７】

【外５】 となり、その量も液晶分圧がほぼ零となる。すなわち次
の書込みパルスに対して、この前状態の履歴を消去せし
めることができ、階調信号に真に適応した書込みを安定
してなすことができる。

【００３８】ここで上記作用の説明において、もし配向
層を有ししているとすれば、該配向層の時定数Ｃ_AＲ
_Aは、外付けＣ_RＲ_Rを同様、前記ｔ_{フィールト゛}を超えない大
きさであるように構成することで作用効果は同様に成り
立つ。

【００３９】

【実施例】以下本発明を具体的な実施例をあげて説明す
る。まず、ガラス基体上に、ＩＴＯ（酸化インジウム−
スズ）をスパッタ法により約１５００Åの薄膜に形成
し、透明電極を形成した。次にポリシロキサン系のポリ
マー分散液にさらに平均粒径〜５０Åの酸化スズ、アン
チモン（ＳｎＯ₂・Ｓｂ）の導電性超微粒子を、上記ポ
リマーに対して分散させた液を上記電極上にスピナーに
より約１，０００ｒ．ｐ．ｍ〜３，０００．ｒ．ｐ．
ｍ、３０秒回転の条件で塗布しその後１５０℃６０分の
熱処理を行ない、１５００Å〜５００Åの膜厚に形成
し、さらに、これをラビングして配向層を形成した。こ
の後、１．５μｍ粒径のシリカビーズ分散液をさらにス
ピナー塗布、乾燥した後、基板貼り合わせ接着剤を印
刷、乾燥させたものを上下の前記ラビング方向が反平行
になる様に貼り合わせて液晶層部のスペースが約１．３
μｍ程度となる様にセルを構成した。

【００４０】次に自発分極の大きさが約５ｐＣ／ｃｍ²
である。ＦＬＣ材料に次に示すドーパント

【００４１】

【外６】 を重量比で０．５％〜１％混入し、これを９０℃で等方
状態にし、上記セルに真空注入し、本発明実施セルを構
成した。

【００４２】なお、形成したセルの両側のＩＴＯ電極部
分は２ｍｍ角（０．０４ｃｍ²）（駆動面積）が交差す
る様にした。

【００４３】上記で形成したセルの時定数（容量・抵
抗）について検証した方法および結果について以下に示
す。 １．インピーダンスアナライザでの測定結果 本セルをインピーダンスアナライザ（ＮＦ回路ブロック
社製インピーダンス分析システム）でインピーダンス同
定したところセル全体の抵抗は０．１Ｈｚ〜１００Ｈｚ
で１ＭΩ〜数百ＭΩであり、１例として、導電性超微粒
子をポリマーに対して数ｗｔ％混入し、液晶に対し、ド
ーパントを０．５％混入したもので１ＭΩ〜５０ＭΩ程
度の値を示すものが得られた。

【００４４】なお、コール・コールプロットによれば、
配向層および液晶層の２層と思われる各インピーダンス
が分離されて検出される場合が多かった。

【００４５】一方、セル全体の容量としては０．１５ｎ
Ｆ〜０．２_nＦのものが得られ、上記セル構成で各層の
層厚から推定してＣ_LC〜０．２_nＦ、Ｃ_A〜２_nＦ程度で
ある。

【００４６】したがって時定数の概算によれば、Ｃ_LCＲ
_LCは０．２ｍｓｅｃ〜１０ｍｓｅｃ程度の範囲で、また
Ｃ_AＲ_Aは２ｍｓｅｃ〜１００ｍｓｅｃ程度の範囲で得ら
れていると推定される。

【００４７】次に本発明素子構成のより実質的な実現の
検証方法および結果について記す。 ２．電圧印加による検証 上記の様に特に配向層を設けた場合においては上記で作
製したセル全体の時定数が前記ｔ_リセットより小さい様にす
るか、もしくは、セル内の液晶層の時定数Ｃ_LCＲ_LC、お
よび配向層の時定数Ｃ_AＲ_Aとの間でＣ_LCＲ_LC ＜ｔ_リセット ＜
Ｃ_AＲ_A＜ｔ_{フィールト゛}である様に形成するかのいずれかであ
る。上記セル全体の時定数がｔ_リセットより小さい場合には
図２の検出回路２で検出される電圧すなわち図４に示す
検出電圧２の様になり、ＯＫである。また、前記Ｃ_LCＲ
_LC ＜ｔ_リセット＜Ｃ_AＲ_A＜ｔ_{フィールト゛}である場合には、以下の
方法等で検証される。

【００４８】図７により、上記のうちＣ_LCＲ_LC＜Ｃ_AＲ_A
の関係を示す。図７ではＤＣ的なステップ電圧を上記セ
ル両端に対し印加することにより、ＦＬＣの光学応答の
変化を観測するものである。

【００４９】図８に示す等価回路において、上記Ｃ_LCＲ
_LC＜Ｃ_AＲ_Aの関係が達成されていれば、プラスのＤＣ電
圧が印加された場合、両者の合成時定数に従って、液晶
層上側と配向層との間にはＤＣ印加直後に比較してマイ
ナスのチャージが注入されるはずである。また、上記プ
ラス電圧の印加時間が長い程、上記マイナスチャージの
注入は多く、したがって次にステップ的にアースした場
合、図７の透過率変化（１）〜（４）に示す様に、前記
マイナスチャージの分極作用により、液晶にはマイナス
の電界（黒にする方向）がＤＣ印加時間に応じて作用
し、ＤＣ印加が長い程より黒に戻されることが観察され
る。

【００５０】図中には本セルによる１例としてのステッ
プ電圧印加時間を示した。

【００５１】さらに図９により、前記したオープンモー
ドの駆動に対するより実質的な検証方法及び結果を示
す。ここではやはり、本セルの両端に直接電圧を作用さ
せて検証する図９中に記すＶ_ハ゜ルスは、ごく短時間、１例
として１０μｓｅｃ〜２０μｓｅｃにおいて、たとえば
図２記載のスイッチング回路により外付けＣ_RＲ_Rを除去
し、ここをショートした形で印加させる。この後オープ
ンにするが、この時の図２の検出回路（この場合図中
１，２どちらでも同じ）により検知される電圧を図９中
の実線で示した。なお、ここではＶ_ハ゜ルスはマイナスであ
り、この方向の電圧で起こる液晶の黒反転による電圧変
化の影響をなくすために、Ｖ_ハ゜ルス印加前は図中Ａ：で示
す様に黒の安定状態にしておくのが望ましい。

【００５２】この場合、検出回路で検知されるセル両端
の電圧（実線）は、液晶分圧と配向層の分圧の和の形で
示される。したがってオープン中の電圧減衰状態はｔ＝
ｔ_リセット迄の間に液晶分圧Ｖ_LC（一点鎖線）がほぼ減衰
し、その後、配向層の電圧Ｖ_A（点線）がほぼ検出され
ることになる。

【００５３】本セルでは上記実線部電圧はｔ＝ｔ_{フィールト゛}
迄にほぼ減衰し、ｔ＝ｔ_{フィールト゛}時には、Ｖ_ハ゜ルスの１／１
００以下程度、望ましくは１／１０００以下の電圧にな
るものを好適とする。

【００５４】一方、本素子の液晶の時定数は、ｔ＝ｔ
_リセット以前にＶ_ハ゜ルスのおおむね１／１００以下程度になっ
ているものが好適であるが、ｔ＝ｔ_リセット時における実線
部の電圧が図９中に示したＶ_Aの式により、ｔ＝ｔ_リセット
以降のｔ＝ｔ_{フィールト゛}側の方から実線部の変化曲線を外挿
して、算出した係数

【００５５】

【外７】 に対し１０％程度のずれ以内であるものを目安とするこ
とができる。

【００５６】なお、本セルの上記液晶時定数は、あまり
小さいと、液晶が充分応答できなくなるおそれがあるの
で、少なくとも印加するリセット電圧に対して、全白で
あった状態を全黒にし得る範囲で調節するのが良い。１
例として７Ｖのリセットパルス（Ｖ_ハ゜ルス）を印加すると
して、たとえば５０μｓｅｃ以上の時定数をもたせる方
が良い。

【００５７】本発明者らの検証では液晶層の時定数がＣ
_LCＲ_LCが０．３ｍｓｅｃ程度の値を示すセルに対し、７
Ｖ程度の印加電圧パルスでｔ_リセット＝１ｍｓｅｃとし、図
９に示す様に充分なリセットがなされた。

【００５８】以上の様に画素面積を０．０４ｃｍ²であ
る様に作製し、その特性を検証した上記セルを用い、さ
らに図２に示すＣ_R，Ｒ_Rとして１例でＣ_R＝２．２ｎＦ
のセラミックコンデンサ、Ｒ_R＝１０ＭΩの通常の皮膜
抵抗を選んで、３０Ｈｚの駆動周期ｔ_{フィールト゛}３３ｍｓｅ
ｃ以内のＣ_RＲ_R値２２ｍｓｅｃとして本発明素子を形成
し図４に示す様な階調駆動を行なったところ、ヒステリ
シスや透過率立下がりなどの不安定性が大きく改善され
て安定した階調駆動ができた。

【００５９】その他たとえば上記で形成したセルのう
ち、液晶の時定数が約０．５ｍｓｅｃ、また配向層の時
定数が約５ｍｓｅｃであるものを選び、外付けのＣ_Rと
して１．５ｎＦ、Ｒ_Rとして８ＭΩ、ｔ_リセットを１ｍｓｅ
ｃ、ｔ_{フィールト゛}を約１７ｍｓｅｃとした６０Ｈｚのテレビ
レートのオープンモード駆動を行ない、良好な階調駆動
ができた。

【００６０】以上、本発明実施例を説明したが、本発明
においては、上記記載の具体的構成以外においても実現
可能な形態はある。たとえば、上記配向層については、
その他のポリマーに微粒子を混入させたり、また他の導
電化方法、あるいは時定数調節方法が本発明の範囲に対
して適用可能である。また、ＦＬＣの選択、またドーパ
ントの選択に自由度は高い。

【００６１】なお、本発明素子は、ＦＬＣが注入された
形で上記の時定数が再現されれば良く、配向層単体のみ
の時定数測定値、またはＦＬＣ単体のみでの測定値にお
いて、これら測定値が多少前後しても良い。

【００６２】また配向層を用いないか、もしくは配向層
の他に別の層を設けても良いが他に設ける層としても該
層の時定数値はｔ_{フィールト゛}を越えないようにする。

【００６３】さらに、本発明の作用を実現するために上
記迄には最適な構成として、

【００６４】

【外８】 の関係で示したが、本発明の範囲としては、

【００６５】

【外９】 の関係でも原理的に可能である。

【００６６】上記のＣ_AＲ_A ＜Ｃ_CLＲ_LCを実現するため
に、実施例で示した配向層の導電率をさらに上げること
で対応でき、この場合は、上記で形成した配向層の誘電
率は２〜２０程度の範囲で概算し、代表的に多く見積も
った値として１０を選ぶとその層時定数Ｃ_AＲ_A〜εε₀
ρより１０×８．８５×１０^-14（Ｆ／ｃｍ²）×ρ（Ω
・ｃｍ）＜ｔ_リセットとし、ｔ_リセットをたとえば１ｍｓｅｃと
すれば ρ＜１×１０^-3／８．８５×１０^-13〜１×１０⁹（Ω・
ｃｍ） より小さくなるように形成する。

【００６７】この様にすることで図６に示したような次
の書込みに対して液晶分圧に変化を与えない同等の作用
が得られる。

【００６８】次に、上記の関係にするには、液晶の前記
ドーパントの量を調整することで実現でき、この場合に
は、図９に実線で示した様にオープンモードでの減衰が
ｔ＝ｔ_リセット迄になされていることで検証される。

【００６９】上記の

【００７０】

【外１０】 の関係においては、配向により双安定が実現されている
セルでは図７に示すステップ電圧印加を長くすることに
よる逆反転の現象は観測されないが図１０に示す様に、
本発明において液晶セルと直列に設けたコンデンサＣ_R
と抵抗Ｒ_R並列回路のＣ_RＲ_R値を最適ではない値の１列
としてＣ_R＝３．３ｎＦ、Ｒ_R＝１０ＭΩを選んで３０Ｈ
ｚの駆動周期ｔ_{フィールト゛}３３ｍｓｅｃとなる時定数とした
回路にＤＣ的にステップ電圧（Ｖ_{ステッフ゜}）を例として上
記３３ｍｓｅｃ以上印加した後にアースにすることで図
７のように逆反転が観察されることが多い。

【００７１】本発明の素子は図１に示した様なＴＦＴに
代表されるアクティブマトリクス駆動素子への応用に特
に効果をもたらすものであるが図１のように構成するＣ
_R、Ｒ_Rの形成にあたり、従来のＩＣプロセス等を用いう
るが、特にＣ_Rに対しては、あまり容量が小さくならな
い方が良いので、たとえばタンタル（Ｔａ）等の酸化物
等、誘電率が高く高絶縁である薄膜を用いて形成するこ
とができる。またＲ_R成分も上記、Ｃ_R成分形成時に通常
良く行なわれる不純物ドープ等で同時にその値を調整し
てもたせることができるがもちろん別に抵抗部分として
形成しても良い。

【００７２】

【発明の効果】以上説明した様に、本発明の液晶光学素
子は安定した駆動の行なえる良好な階調駆動素子とな
る。

【００７３】さらに本発明をオープンモードで駆動する
場合、理想的な電荷制御駆動が成し得るので、温度変化
等の外界の変化に対しても、ＦＬＣ本来の自発分極、あ
るいはチルト角の温度特性のみによる変動に抑えられる
ので、材料設計等に対し、明確な方針指標が得られる。

【図面の簡単な説明】

【図１】本発明の液晶光学素子をアクティブマトリクス
デバイス構成として応用した１例を示す模式図である。

【図２】本発明の作用効果を説明するための模式図であ
る。

【図３】等価回路図である。

【図４】フィールド周期と、電圧及び透過率の相関を示
すグラフである。

【図５】パルス印加と電位の関係を示すグラフである。

【図６】パルス印加による液晶の状態変化を示す模式図
である。

【図７】ステップ電圧印加によるＦＬＣの光学応答の変
化を示す模式図である。

【図８】等価回路図である。

【図９】オープンモード駆動における電圧変化を示すグ
ラフである。

【図１０】等価回路図である。

【図１１】液晶セルの模式図である。

【図１２】ＦＬＣへのパルス印加のタイミングを示すグ
ラフである。

【図１３】パルス印加による液晶の変化を示す模式図で
ある。

【図１４】パルス印加の液晶への作用を示す模式図であ
る。

【図１５】時間と電圧、透過率の関係を示すグラフであ
る。

【図１６】パルス印加の液晶への作用を示す模式図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 智子 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 昭63−249897（ＪＰ，Ａ) 特開 昭62−235931（ＪＰ，Ａ) 特開 昭57−76588（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/133 G09G 3/36 G02F 1/141 G02F 1/136

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも一対の電極間隙内に強誘電性
   液晶層及び該液晶を配向させるための配向層を挟持した
   画素をアクティブマトリクス構成によって配置してなる
   液晶光学素子であって、第一のゲート選択信号を印加するのに同期して、前中間
   調状態をリセットするリセットパルスを印加し、オープ
   ン区間を設定した後、第二のゲート選択信号を印加する
   のに同期して、階調信号に応じた書き込みパルスを印加
   する手段を有し、前記アクティブマトリクス構成におけ
   るスイッチング回路と前記画素との間に容量・抵抗並列
   回路を直列結合した ことを特徴とする液晶光学素子。
2. 【請求項２】前記液晶層の時定数をＣ _LC Ｒ _LC とし、同一
   フィールド周期内で前記リセットパルス印加から前記書
   き込みパルス印加までの区間をｔリセットとした時に、
   Ｃ _LC Ｒ _LC との間で、Ｃ _LC Ｒ _LC ≦ ｔリセットの関係を
   有する請求項１に記載の液晶光学素子。
3. 【請求項３】前記容量・抵抗並列回路の時定数Ｃ _R Ｒ _R と
   し、前フィールド周期で印加される書き込みパルスから
   次フィールド周期で印加される書き込みパルスまでの区
   間を ｔフィールドとした時に、 Ｃ _R Ｒ _R 、Ｃ _LC Ｒ _LC 、
   ｔフィールドの間で、Ｃ _LC Ｒ _LC ＜ ｔフィールド且つＣ
   _R Ｒ _R ＜ ｔフィールドの関係を有する請求項１又は請求
   項２に記載の液晶光学素子。
4. 【請求項４】前記液晶は、ドーパントを混入した液晶で
   ある請求項２又は請求項３に記載の液晶光学素子。