JP2869831B2 - Digital PLL circuit - Google Patents
Digital PLL circuitInfo
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- difference detection
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- Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明は、ハイビジョンＴＶにお
けるＭＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉ
ｓｔ Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）信号受信
装置におけるディジタルＰＬＬ回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MUSE (Multiple Sub-Nyqui
The present invention relates to a digital PLL circuit in a (st Sampling Encoding) signal receiving apparatus.
【０００２】[0002]
【従来の技術】一般に、ＭＵＳＥ信号は、図２（ａ）に
示すように、奇数ラインと偶数ラインで１フレーム毎に
反転している。従来、このようなＭＵＳＥ信号の水平同
期部分（以下ＨＤ期間という）は、１６ＭＨｚのクロッ
クの第１番目から第１１番目のサンプリング番号に相当
する。そこで、第１ラインの場合のＨＤ期間におけるＬ
からＨに変化する信号波形の中間のサンプル点の電位を
検出するには、従来は、図４に示す方法で行われてい
た。2. Description of the Related Art Generally, as shown in FIG. 2A, a MUSE signal is inverted on an odd line and an even line every frame. Conventionally, such a horizontal synchronization portion (hereinafter referred to as an HD period) of a MUSE signal corresponds to the first to eleventh sampling numbers of a 16 MHz clock. Therefore, L in the HD period in the case of the first line
Conventionally, the method shown in FIG. 4 is used to detect the potential at the sample point in the middle of the signal waveform that changes from "H" to "H".
【０００３】ＭＵＳＥ信号入力端子１０に、図２（ａ）
のようなＭＵＳＥ信号が入力すると（ディジタル変換後
であるが説明の都合上、アナログとして記載する）、５
段のシフトレジスタ１１によって、第４サンプリング番
号（Ｑ１）と、第６サンプリング番号（Ｑ３）と、第８
サンプリング番号（Ｑ５）とが出力する。すると、加算
回路１２、インバータ１３、除算回路１４、加算回路１
５からなる位相差検出回路２４によって位相差Ｘは、次
式で演算される。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、Ｑ３に対応する電位は、傾斜部分であり、サン
プリングの位置が少しでも変化すると変化するが、（Ｑ
１＋Ｑ５）／２に対応する電位は、サンプリングの位置
が少し位変化しても変化しないから、一定の設定値と考
えてもよい。The MUSE signal input terminal 10 is connected to FIG.
Is input (after digital conversion, but described as analog for the sake of explanation).
The fourth sampling number (Q1), the sixth sampling number (Q3), and the eighth
The sampling number (Q5) is output. Then, the addition circuit 12, the inverter 13, the division circuit 14, and the addition circuit 1
5, the phase difference X is calculated by the following equation. X = Q3− (Q1 + Q5) / 2 Here, the potential corresponding to Q3 is an inclined portion, and changes when the sampling position changes even a little, but (Q
Since the potential corresponding to (1 + Q5) / 2 does not change even if the sampling position slightly changes, it may be considered as a constant set value.
【０００４】前記位相差検出回路２４で求められたＸ
は、８ビットのディジタル値としてＤ／Ａ変換回路２２
に送られ、アナログ値に変換され、ラインパルス入力端
子２３からの信号で、１Ｈライン分は、そのままホール
ドされる。つぎのラインでは、ライン反転信号入力端子
２０によって正負が反転される。このＤ／Ａ変換回路２
２でアナログ値に戻された信号がＶＣＯへの出力端子１
９を介してＰＬＬ回路のＶＣＯに送られ、クロックを作
るための発振周波数を制御する。The X obtained by the phase difference detection circuit 24 is
Is a D / A conversion circuit 22 as an 8-bit digital value.
And is converted to an analog value, and the signal from the line pulse input terminal 23 is held as it is for the 1H line. In the next line, the polarity is inverted by the line inversion signal input terminal 20. This D / A conversion circuit 2
The signal returned to analog value in 2 is output terminal 1 to VCO
9 is sent to the VCO of the PLL circuit to control the oscillation frequency for generating a clock.
【０００５】[0005]
【発明が解決しようとする課題】このような従来の方法
では、位相差検出回路２４からの出力が、８ビットの場
合、２５６段階のディジタルデータをＤ／Ａ変換するも
のであり、外乱による影響を受けやすく、また、アナロ
グ部品が多くて、装置が高価になるという問題があっ
た。In such a conventional method, when the output from the phase difference detection circuit 24 is 8 bits, the digital data of 256 stages is D / A converted, and the influence of disturbance is given. And there is a problem that the apparatus is expensive due to many analog parts.
【０００６】本発明は、水平同期期間における位相差を
ディジタル信号のままで検出し、かつ、検出した信号を
Ｄ／Ａ変換器などの複雑な回路を使用することなく、ア
ナログ回路であるＶＣＯに供給できる簡単な回路構成に
したものを提供することを目的とする。According to the present invention, a phase difference in a horizontal synchronization period is detected as a digital signal, and the detected signal is detected.
Without using complicated circuits such as D / A converters,
It is an object of the present invention to provide a simple circuit configuration that can be supplied to a VCO that is a analog circuit .
【０００７】[0007]
【課題を解決するための手段】本発明は、ディジタル信
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と、前記ＬとＨの中間の電
位とを比較して複数ビットで構成される位相差検出信号
を検出し、この検出した複数ビットで構成された位相差
検出信号の最上位ビットのみを出力することにより、位
相差検出信号を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備してなることを特徴とするディジタルＰ
ＬＬ回路である。SUMMARY OF THE INVENTION The present invention provides an LUSE signal in a horizontal synchronization period of a MUSE signal converted into a digital signal.
In a PLL circuit that detects a potential at an intermediate sample point of a signal waveform that changes from (or H) to H (or L) and controls the voltage control circuit with this potential,
The potential at the intermediate sample point and the potential between L and H
Phase difference detection signal composed of a plurality of bits by comparing the position
And a phase difference composed of the detected multiple bits.
By outputting only the most significant bit of the detection signal,
Phase difference detection circuit 24 that outputs a phase difference detection signal as 1 or 0
And a D-type FF circuit 17 for holding the output of the phase difference detection circuit 24 for 1H line with the clock of the intermediate sample point.
LL circuit.
【０００８】[0008]
【作用】ディジタル変換されたＭＵＳＥ信号が、５段の
シフトレジスタ１１に入力し、１６ＭＨｚの第４番目、
第６番目、第８番目の各クロックによりサンプリングさ
れて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。する
と、位相差検出回路２４にて、次式の位相差Ｘが求めら
れる。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２ ここで、位相差検出回路２４の出力Ｘは、８ビットで出
力するが、その内のＭＳＢ（最上位ビット）のみを排他
的オア回路からなる論理回路１６へ送る。このＭＳＢを
例えば”１”とする。The digitally converted MUSE signal is input to the five-stage shift register 11, and the fourth MUSE signal of 16 MHz is inputted.
The signals are sampled by the sixth and eighth clocks and output from Q1, Q3, and Q5, respectively. Then, the phase difference X of the following equation is obtained by the phase difference detection circuit 24. X = Q3− (Q1 + Q5) / 2 Here, the output X of the phase difference detection circuit 24 is output in 8 bits, and only the MSB (most significant bit) is output to the logic circuit 16 including an exclusive OR circuit. send. This MSB is set to “1”, for example.
【０００９】Ｄ型ＦＦ回路１７では、基準位相点信号入
力端子２１からの第６番目のサンプリングクロックの立
上りで１Ｈの間ホールドする。この”１”が平滑回路１
８を介してＶＣＯへの出力端子１９へ送られてＶＣＯを
制御する。この結果、例えば、Ｑ３の値がやや下がっ
て、”０”になったものとすると、再びＱ３が上がる。
このようにして、１、０、１、０、…を繰り返していれ
ば、略安定した制御電圧となる。なお、Ｄ型ＦＦ回路１
７の出力が”１”と”０”だけであるから、平滑回路１
８にて平滑化してＶＣＯへの出力端子１９へ出力する。
つぎに、Ｑ３の値が上がりすぎていたり、下がりすぎて
いる場合には、出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。In the D-type FF circuit 17, the signal is held for 1H at the rising edge of the sixth sampling clock from the reference phase point signal input terminal 21. This “1” is the smoothing circuit 1
8 to an output terminal 19 for the VCO to control the VCO. As a result, for example, assuming that the value of Q3 slightly decreases and becomes “0”, Q3 increases again.
In this way, if 1, 0, 1, 0,... Are repeated, the control voltage becomes substantially stable. The D-type FF circuit 1
7 output only "1" and "0", the smoothing circuit 1
At 8, the signal is smoothed and output to the output terminal 19 for the VCO.
Next, when the value of Q3 is too high or too low, the output is, for example, 1, 1, 1, 1, 0,
0,0,0,1,1,1,0,0,0,1,1,0,
Q3 converges to the set value by changing like 0, 1, 0,.
【００１０】[0010]
【実施例】以下、本発明の一実施例を図１に基づき説明
する。ＭＵＳＥ信号入力端子１０は、５段のシフトレジ
スタ１１に結合されている。このシフトレジスタ１１の
Ｑ１、Ｑ３、Ｑ５の各出力は、８ビットにて位相差検出
回路２４へ結合されている。この位相差検出回路２４
は、従来の構成と異なり、最上位ビット（以下ＭＳＢと
いう）のみ次段の論理回路としての排他的オア回路１６
へ送られる。この排他的オア回路１６の他の入力側に
は、ライン反転信号入力端子２０が結合されている。こ
の排他的オア回路１６の出力側は、Ｄ型ＦＦ回路１７に
結合し、また、このＤ型ＦＦ回路１７には、クロック入
力端に基準位相点信号入力端子２１が結合され、出力端
には、ＬＣフィルタや積分回路からなる平滑回路１８を
介してＶＣＯへの出力端子１９に結合されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG. The MUSE signal input terminal 10 is coupled to a five-stage shift register 11. Each output of Q1, Q3 and Q5 of the shift register 11 is coupled to the phase difference detection circuit 24 by 8 bits. This phase difference detection circuit 24
Is different from the conventional configuration in that only the most significant bit (hereinafter referred to as MSB) is an exclusive OR circuit 16 as a logic circuit of the next stage.
Sent to The other input side of the exclusive OR circuit 16 is connected to a line inversion signal input terminal 20. The output side of the exclusive OR circuit 16 is connected to a D-type FF circuit 17, and a reference phase point signal input terminal 21 is connected to the clock input terminal of the D-type FF circuit 17, and the output terminal is connected to the output terminal. , And an output terminal 19 to the VCO via a smoothing circuit 18 including an LC filter and an integrating circuit.
【００１１】以上の回路の作用を説明する。ディジタル
変換されたＭＵＳＥ信号が、ＭＵＳＥ信号入力端子１０
からシフトレジスタ１１に入力し、１６ＭＨｚの第４番
目、第６番目、第８番目の各クロックによりサンプリン
グされて、Ｑ１、Ｑ３、Ｑ５から、それぞれ出力する。
すると、位相差検出回路２４の加算回路１２にて、Ｑ１
＋Ｑ５を演算し、インバータ１３で正負を反転し、除算
回路１４で２分の１に除算する。この値と、前記Ｑ３と
が、加算回路１５で加算されて位相差Ｘが求められる。
以上の演算を式で表せばつぎのとおりである。 Ｘ＝Ｑ３−（Ｑ１＋Ｑ５）／２The operation of the above circuit will be described. The digitally converted MUSE signal is input to the MUSE signal input terminal 10.
To the shift register 11, sampled by the fourth, sixth, and eighth clocks of 16 MHz, and output from Q1, Q3, and Q5, respectively.
Then, in the addition circuit 12 of the phase difference detection circuit 24, Q1
+ Q5 is calculated, the polarity is inverted by the inverter 13, and the division circuit 14 divides the sign by ２. This value and Q3 are added by the adder circuit 15 to obtain the phase difference X.
The above operation is represented by the following equation. X = Q3- (Q1 + Q5) / 2
【００１２】ここで、加算回路１５の出力は、ＭＳＢの
みを排他的オア回路１６へ送る。Ｘ＝０、すなわち、Ｑ
３が、図２（ａ）のように、丁度中点の「８０」とする
と、「８」「０」＝「１、０、０、０」「０、０、０、
０」であるから、ＭＳＢは、図３のように、”１”とな
る。奇数ラインでは、ライン反転信号入力端子２０か
ら”０”が入力しているものとすると、排他的オア回路
１６の出力は”１”となり、Ｄ型ＦＦ回路１７では、基
準位相点信号入力端子２１からの図２（ｃ）に示すよう
な第６番目のサンプリングクロックの立上りで１Ｈの間
ホールドする。この”１”が平滑回路１８を介してＶＣ
Ｏへの出力端子１９へ送られてＶＣＯを制御する。この
結果、例えば、Ｑ３の値がやや下がって、加算回路１５
が”０”になったものとし、また、偶数ラインでは、ラ
イン反転信号入力端子２０は、”１”とすると、排他的
オア回路からなる論理回路１６の出力は”１”となる。
そのため、再びＱ３が上がる。このようにして、１、
０、１、０、…を繰り返していれば、略安定した制御電
圧となる。なお、Ｄ型ＦＦ回路１７の出力が１と０だけ
であるから、平滑回路１８にて平滑化してＶＣＯへの出
力端子１９へ出力する。Here, the output of the adder circuit 15 sends only the MSB to the exclusive OR circuit 16. X = 0, ie, Q
Assuming that 3 is just the middle point “80” as shown in FIG. 2A, “8” “0” = “1, 0, 0, 0” “0, 0, 0,
Since it is "0", the MSB becomes "1" as shown in FIG. Assuming that "0" is input from the line inversion signal input terminal 20 for the odd-numbered line, the output of the exclusive OR circuit 16 becomes "1", and the D-type FF circuit 17 outputs the reference phase point signal input terminal 21 2 is held for 1H at the rising edge of the sixth sampling clock as shown in FIG. This “1” is applied to VC via the smoothing circuit 18.
It is sent to the output terminal 19 to control the VCO. As a result, for example, the value of Q3 drops slightly,
Is "0", and in the even-numbered line, when the line inversion signal input terminal 20 is "1", the output of the logic circuit 16 composed of the exclusive OR circuit is "1".
Therefore, Q3 increases again. Thus, 1,
If 0, 1, 0,... Are repeated, the control voltage becomes substantially stable. Since the output of the D-type FF circuit 17 is only 1 and 0, it is smoothed by the smoothing circuit 18 and output to the output terminal 19 to the VCO.
【００１３】つぎに、Ｑ３の値が上がりすぎていたり、
下がりすぎている場合には、排他的オア回路からなる論
理回路１６の出力は、例えば、１、１、１、１、０、
０、０、０、１、１、１、０、０、０、１、１、０、
０、１、０、…などのように変化して、Ｑ３は、設定値
に収束する。Next, if the value of Q3 is too high,
When the output is too low, the output of the logic circuit 16 composed of the exclusive OR circuit is, for example, 1, 1, 1, 1, 0,
0,0,0,1,1,1,0,0,0,1,1,0,
Q3 converges to the set value by changing like 0, 1, 0,.
【００１４】[0014]
【発明の効果】本発明は、上述のように、ディジタル信
号に変換されたＭＵＳＥ信号の水平同期期間におけるＬ
（またはＨ）からＨ（またはＬ）に変化する信号波形の
中間のサンプル点の電位を検出し、この電位によって電
圧制御回路を制御するようにしたＰＬＬ回路において、
前記中間のサンプル点の電位と、前記ＬとＨの中間の電
位とを比較して複数ビットで構成される位相差検出信号
を検出し、この検出した複数ビットで構成された位相差
検出信号の最上位ビットのみを出力することにより、位
相差検出信号を１か０で出力する位相差検出回路２４
と、この位相差検出回路２４の出力を、前記中間のサン
プル点のクロックで１ＨラインホールドするＤ型ＦＦ回
路１７とを具備した構成としたので、Ｄ／Ａ変換回路が
不要になって、回路構成が簡単になり、安価に提供でき
る。また、アナログ値を用いないので、外乱による悪影
響がなく、安定した制御が可能である。As described above, according to the present invention, the MUSE signal converted into a digital signal is transmitted during the horizontal synchronizing period.
In a PLL circuit that detects a potential at an intermediate sample point of a signal waveform that changes from (or H) to H (or L) and controls the voltage control circuit with this potential,
The potential at the intermediate sample point and the potential between L and H
Phase difference detection signal composed of a plurality of bits by comparing the position
And a phase difference composed of the detected multiple bits.
By outputting only the most significant bit of the detection signal,
Phase difference detection circuit 24 that outputs a phase difference detection signal as 1 or 0
And a D-type FF circuit 17 for holding the output of the phase difference detection circuit 24 for 1H line with the clock of the intermediate sample point, so that the D / A conversion circuit becomes unnecessary. The configuration is simple and can be provided at low cost. Further, since an analog value is not used, there is no adverse effect due to disturbance, and stable control is possible.
【図１】本発明によるディジタルＰＬＬ回路の一実施例
を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a digital PLL circuit according to the present invention.
【図２】ＭＵＳＥ信号の波形図である。FIG. 2 is a waveform diagram of a MUSE signal.
【図３】位相差検出回路２４の出力の説明図である。FIG. 3 is an explanatory diagram of an output of a phase difference detection circuit 24.
【図４】従来のディジタルＰＬＬ回路を示すブロック図
である。FIG. 4 is a block diagram showing a conventional digital PLL circuit.
１０…ＭＵＳＥ信号入力端子、１１…シフトレジスタ、
１２…加算回路、１３…インバータ、１４…除算回路、
１５…加算回路、１６…排他的オア回路からなる論理回
路、１７…Ｄ型ＦＦ回路、１８…平滑回路、１９…ＶＣ
Ｏへの出力端子、２０…ライン反転信号入力端子、２１
…基準位相点信号入力端子、２２…Ｄ／Ａ変換回路、２
３…ラインパルス入力端子、２４…位相差検出回路。10: MUSE signal input terminal, 11: shift register,
12 addition circuit, 13 inverter, 14 division circuit,
15 addition circuit, 16 logic circuit composed of exclusive OR circuit, 17 D-type FF circuit, 18 smoothing circuit, 19 VC
Output terminal to O, 20 ... line inversion signal input terminal, 21
... reference phase point signal input terminal, 22 ... D / A conversion circuit, 2
3 ... Line pulse input terminal, 24 ... Phase difference detection circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅見 文孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−19363（ＪＰ，Ａ) 特開 昭50−140038（ＪＰ，Ａ) 特開 昭62−207084（ＪＰ，Ａ) 特開 昭62−207072（ＪＰ，Ａ) 特開 昭62−189885（ＪＰ，Ａ) 特開 平３−296322（ＪＰ，Ａ) 実開 平１−77070（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/06 H04N 5/12 H04N 7/00 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Fumitaka Asami 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Inside Fujitsu Limited (56) References JP-A-60-19363 (JP, A) JP-A-50-140038 (JP, A) JP-A-62-207084 (JP, A) JP-A-62-207072 (JP, A) JP-A-62-189885 (JP, A) JP-A-3-296322 (JP, A) Kaihei 1-77070 (JP, U) (58) Fields investigated (Int. Cl. 6 , DB name) H04N 5/06 H04N 5/12 H04N 7/00
Claims (1)
号の水平同期期間におけるＬ（またはＨ）からＨ（また
はＬ）に変化する信号波形の中間のサンプル点の電位を
検出し、この電位によって電圧制御回路を制御するよう
にしたＰＬＬ回路において、前記中間のサンプル点の電
位と、前記ＬとＨの中間の電位とを比較して複数ビット
で構成される位相差検出信号を検出し、この検出した複
数ビットで構成された位相差検出信号の最上位ビットの
みを出力することにより、位相差検出信号を１か０で出
力する位相差検出回路２４と、この位相差検出回路２４
の出力を、前記中間のサンプル点のクロックで１Ｈライ
ンホールドするＤ型ＦＦ回路１７とを具備してなること
を特徴とするディジタルＰＬＬ回路。1. A potential at an intermediate sampling point of a signal waveform changing from L (or H) to H (or L) in a horizontal synchronization period of a MUSE signal converted into a digital signal, and voltage control is performed based on the detected potential. In a PLL circuit for controlling a circuit, the potential at the intermediate sample point is compared with the intermediate potential between L and H by a plurality of bits.
The phase difference detection signal composed of
Of the most significant bit of the phase difference detection signal composed of several bits
The phase difference detection circuit 24 outputs a phase difference detection signal as 1 or 0 by outputting only the phase difference detection signal.
And a D-type FF circuit 17 for holding the output of (1) for 1H line with the clock of the intermediate sample point.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086215A JP2869831B2 (en) | 1992-03-10 | 1992-03-10 | Digital PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086215A JP2869831B2 (en) | 1992-03-10 | 1992-03-10 | Digital PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260339A JPH05260339A (en) | 1993-10-08 |
| JP2869831B2 true JP2869831B2 (en) | 1999-03-10 |
Family
ID=13880562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086215A Expired - Lifetime JP2869831B2 (en) | 1992-03-10 | 1992-03-10 | Digital PLL circuit |
Country Status (1)
| Country | Link |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS62207072A (en) * | 1986-03-07 | 1987-09-11 | Mitsubishi Electric Corp | Synchronizing clock generating circuit |
| JPH0177070U (en) * | 1987-11-12 | 1989-05-24 |
-
1992
- 1992-03-10 JP JP4086215A patent/JP2869831B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH05260339A (en) | 1993-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |