JP2859202B2 - 論理シミュレーション方式 - Google Patents
論理シミュレーション方式Info
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は論理シミュレーショ
ン方式に関し、特に半導体集積回路内において生じるチ
ップ内部バラツキを考慮した論理シミュレーション方式
に関する。
ン方式に関し、特に半導体集積回路内において生じるチ
ップ内部バラツキを考慮した論理シミュレーション方式
に関する。
【０００２】
【従来の技術】一般に、半導体集積回路を対象とする論
理シミュレーションの実行時において使用される論理セ
ルは、当該半導体集積回路の製造条件変動範囲内の遅延
値をライブラリとして有しており、半導体集積回路内部
の各論理セルにおいては、当該ライブラリの遅延値に配
線遅延を加えた値が遅延値として計算されている。論理
シミュレーション実行時において同じ機能名であり、且
つ同じ配線長の論理セルは、同一の遅延値を持つことに
なるが、実チップにおいては、製造上の要因により、配
線の太さまたは厚さ、およびゲート酸化膜の厚さ等に微
妙な変動が生じ、これにより遅延値にバラツキが生じ
る。このバラツキはチップ内部バラツキと呼ばれてい
る。組合わせ回路に入力される信号経路においてチップ
内部バラツキが存在しても、組合わせ回路としての遅延
時間が変化されるのみで論理的には影響を受けることは
ない。しかし、Ｆ／Ｆ系論理セルに入力される信号経路
にチップ内部バラツキが存在する場合には、遅延時間の
みならずＦ／Ｆ系論理セルからの出力論理をも変えられ
てしまうという問題が生じる。
理シミュレーションの実行時において使用される論理セ
ルは、当該半導体集積回路の製造条件変動範囲内の遅延
値をライブラリとして有しており、半導体集積回路内部
の各論理セルにおいては、当該ライブラリの遅延値に配
線遅延を加えた値が遅延値として計算されている。論理
シミュレーション実行時において同じ機能名であり、且
つ同じ配線長の論理セルは、同一の遅延値を持つことに
なるが、実チップにおいては、製造上の要因により、配
線の太さまたは厚さ、およびゲート酸化膜の厚さ等に微
妙な変動が生じ、これにより遅延値にバラツキが生じ
る。このバラツキはチップ内部バラツキと呼ばれてい
る。組合わせ回路に入力される信号経路においてチップ
内部バラツキが存在しても、組合わせ回路としての遅延
時間が変化されるのみで論理的には影響を受けることは
ない。しかし、Ｆ／Ｆ系論理セルに入力される信号経路
にチップ内部バラツキが存在する場合には、遅延時間の
みならずＦ／Ｆ系論理セルからの出力論理をも変えられ
てしまうという問題が生じる。
【０００３】例えば、Ｆ／Ｆのクロック側の信号経路に
おける内部バラツキが大きく、データ側の信号経路にお
けるバラツキが小さくなる方向でチップ内部バラツキが
発生する場合には、Ｆ／Ｆのセットアップ規格またはホ
ールド規格を割込んでしまうという不具合が発生する。
チップ内部バラチキを考慮した論理シミュレーションを
実行するためには、同一機能の論理セルであっても異な
る遅延値を与えなくてはならないが、チップ内部バラツ
キによる遅延値を大きくするか小さくするかは信号経路
によって異なるために、論理セル間の接続関係が確定す
るまでは、当該遅延値を決めることができない。また、
信号経路が分岐される場合には、分岐されるまでの信号
経路に存在する論理セルに対してはバラツキの方向を決
めることができないために、通常の論理シミュレーショ
ン方法によっては確認することができない。
おける内部バラツキが大きく、データ側の信号経路にお
けるバラツキが小さくなる方向でチップ内部バラツキが
発生する場合には、Ｆ／Ｆのセットアップ規格またはホ
ールド規格を割込んでしまうという不具合が発生する。
チップ内部バラチキを考慮した論理シミュレーションを
実行するためには、同一機能の論理セルであっても異な
る遅延値を与えなくてはならないが、チップ内部バラツ
キによる遅延値を大きくするか小さくするかは信号経路
によって異なるために、論理セル間の接続関係が確定す
るまでは、当該遅延値を決めることができない。また、
信号経路が分岐される場合には、分岐されるまでの信号
経路に存在する論理セルに対してはバラツキの方向を決
めることができないために、通常の論理シミュレーショ
ン方法によっては確認することができない。
【０００４】前述の同一機能の論理セルに対して異なる
遅延値を与える手法の１つとして、乱数を用いる方法技
術が特開昭６３−９８０４２号公報（シミュレーション
方法）に開示されている。図１４に、当該特開昭６３−
９８０４２号公報に開示されている従来技術の処理フロ
ーの概要が示されている。図１４において、まずステッ
プＳ31においては、接続情報１０１と論理検証用パタン
１０３の読出しが行われて、ステップＳ32においてテー
ブル３８が作成される。この場合、テーブル３８の幅は
接続情報１０１に含まれる論理セルの総数Ｎであり、ま
たテーブル３８の深さは論理検証用パタン１０３のパタ
ン長Ｍに設定される。次いで、ステップＳ33において
は、遅延ライブラリ３９における論理セルのＴＹＰ、Ｍ
ＩＮおよびＭＡＸ条件での遅延値から、接続情報１０１
に含まれる各論理セルの遅延値が下記の（１）式によっ
て計算される。
遅延値を与える手法の１つとして、乱数を用いる方法技
術が特開昭６３−９８０４２号公報（シミュレーション
方法）に開示されている。図１４に、当該特開昭６３−
９８０４２号公報に開示されている従来技術の処理フロ
ーの概要が示されている。図１４において、まずステッ
プＳ31においては、接続情報１０１と論理検証用パタン
１０３の読出しが行われて、ステップＳ32においてテー
ブル３８が作成される。この場合、テーブル３８の幅は
接続情報１０１に含まれる論理セルの総数Ｎであり、ま
たテーブル３８の深さは論理検証用パタン１０３のパタ
ン長Ｍに設定される。次いで、ステップＳ33において
は、遅延ライブラリ３９における論理セルのＴＹＰ、Ｍ
ＩＮおよびＭＡＸ条件での遅延値から、接続情報１０１
に含まれる各論理セルの遅延値が下記の（１）式によっ
て計算される。
【０００５】 遅延値＝ＭＩＮ＋（ＭＡＸ−ＭＩＮ）×（乱数）…………（１） 上式による計算は、接続情報１０１に含まれている全て
の論理セルに対して論理検証用パタン１０３のパタン数
分実行され、その計算結果は、テーブル４０の遅延値と
して格納される。前記（１）式における乱数は、実際の
論理セルのバラツキに最も近似された分布関数であり、
その１例として正規分布に基づく乱数が想定されてお
り、このステップＳ33に至るまでの処理手順が前処理と
して実行される。
の論理セルに対して論理検証用パタン１０３のパタン数
分実行され、その計算結果は、テーブル４０の遅延値と
して格納される。前記（１）式における乱数は、実際の
論理セルのバラツキに最も近似された分布関数であり、
その１例として正規分布に基づく乱数が想定されてお
り、このステップＳ33に至るまでの処理手順が前処理と
して実行される。
【０００６】次に、ステップＳ44ににおいては、テーブ
ル４０における第１パタン目の各論理セルの遅延値の読
込みが行われ、ステップＳ45においては、接続情報１０
１、論理検証用パタン１０３およびテーブル４０を用い
て、論理検証用パタン１０３における第１パタンに対応
するテーブルの遅延値が読出されて、所定の論理シミュ
レーション処理による動作解析が実行される。この場合
に、テーブル４０における各論理セルの遅延値は、ＭＩ
Ｎ−ＭＡＸの値の間において実際のバラツキに近似され
た状態に設定されているために、全ての論理セルに対す
るチップ内部バラツキの検証が可能となる。そして、ス
テップＳ36においては、前記ステップＳ35の動作解析結
果が出力されてステップＳ36に移行し、ステップＳ36に
おいては、対象としたパタンが最終パタンであるか否か
の判定が行われて、最終パタンでない場合には、ステッ
プＳ34に戻り、再度ステップＳ34以降の処理が行われ
る。そして、ステップＳ36において対象パタンが最終パ
タンであるものと判定されるまで、ステップＳ34からス
テップＳ36に至るまでの処理が繰返して実行される。
ル４０における第１パタン目の各論理セルの遅延値の読
込みが行われ、ステップＳ45においては、接続情報１０
１、論理検証用パタン１０３およびテーブル４０を用い
て、論理検証用パタン１０３における第１パタンに対応
するテーブルの遅延値が読出されて、所定の論理シミュ
レーション処理による動作解析が実行される。この場合
に、テーブル４０における各論理セルの遅延値は、ＭＩ
Ｎ−ＭＡＸの値の間において実際のバラツキに近似され
た状態に設定されているために、全ての論理セルに対す
るチップ内部バラツキの検証が可能となる。そして、ス
テップＳ36においては、前記ステップＳ35の動作解析結
果が出力されてステップＳ36に移行し、ステップＳ36に
おいては、対象としたパタンが最終パタンであるか否か
の判定が行われて、最終パタンでない場合には、ステッ
プＳ34に戻り、再度ステップＳ34以降の処理が行われ
る。そして、ステップＳ36において対象パタンが最終パ
タンであるものと判定されるまで、ステップＳ34からス
テップＳ36に至るまでの処理が繰返して実行される。
【０００７】
【発明が解決しようとする課題】一般に、従来の論理シ
ミュレーションの手法においては、参照する論理セルの
遅延値は、予め特定の製造条件にける値を遅延用ライブ
ラリから抽出しておき、チップ内部の各論理セルの遅延
値を固定として、印加されるパタンに対する応答の計算
が行われているために高速演算処理が可能である。しか
しながら、前述の従来例による論理シミュレーション方
法においては、各論理セルに対する遅延値は、パタンご
とにテーブルを参照することにより引用されるという手
順を踏むために、従来行われている通常の論理シミュレ
ーション方法と比較しても実行時間が増大するという欠
点がある。
ミュレーションの手法においては、参照する論理セルの
遅延値は、予め特定の製造条件にける値を遅延用ライブ
ラリから抽出しておき、チップ内部の各論理セルの遅延
値を固定として、印加されるパタンに対する応答の計算
が行われているために高速演算処理が可能である。しか
しながら、前述の従来例による論理シミュレーション方
法においては、各論理セルに対する遅延値は、パタンご
とにテーブルを参照することにより引用されるという手
順を踏むために、従来行われている通常の論理シミュレ
ーション方法と比較しても実行時間が増大するという欠
点がある。
【０００８】また、所要のテーブルの大きさとしては、
（論理セルの総数Ｎ）×（パタン長Ｍ）により規定され
る大きさになるために、半導体集積回路の回路規模が大
きくなり、且つパタン長が長くなる場合には、当該テー
ブルの作成に時間を要するとともに、テーブル作成用と
して必要なメモリサイズも膨大なものになるという欠点
がある。
（論理セルの総数Ｎ）×（パタン長Ｍ）により規定され
る大きさになるために、半導体集積回路の回路規模が大
きくなり、且つパタン長が長くなる場合には、当該テー
ブルの作成に時間を要するとともに、テーブル作成用と
して必要なメモリサイズも膨大なものになるという欠点
がある。
【０００９】更に、Ｆ／Ｆの信号経路に対しては着目す
ることなく遅延値の設定が行われるために、信号経路の
論理段数が多くなると遅延値のバラツキが平均化されて
しまい、動作タイミングについての問題の有無に関する
検証を行うことができなくなるという欠点がある。
ることなく遅延値の設定が行われるために、信号経路の
論理段数が多くなると遅延値のバラツキが平均化されて
しまい、動作タイミングについての問題の有無に関する
検証を行うことができなくなるという欠点がある。
【００１０】そして、上記の欠点ががクリアされること
があっても、結果として得られるのはバラツキの影響に
対する問題の有無のみであり、内部タイミングに問題が
ある場合における、対象とするＦ／Ｆを特定することが
できないという欠点がある。
があっても、結果として得られるのはバラツキの影響に
対する問題の有無のみであり、内部タイミングに問題が
ある場合における、対象とするＦ／Ｆを特定することが
できないという欠点がある。
【００１１】
【課題を解決するための手段】本発明の論理シミュレー
ション方式は、所定の第１の接続情報の入力を受けて、
当該第１の接続情報からＦ／Ｆ系論理セルを切り離して
第２の接続情報を生成して出力する接続情報変換手段
と、前記第１の接続情報と第１の論理検証用パタンとを
用いて論理シミュレーションを実行し、所定のダンプ情
報を生成して出力するダンプ情報生成手段と、前記ダン
プ情報に含まれるＦ／Ｆ系論理セルのデータ入力端子／
リセット入力端子／セット入力端子のダンプ情報を抜き
出して、それぞれの入力端子の変化時刻に第１のチップ
内部バラツキ係数を乗じたデータパタンを生成するデー
タパタン生成手段と、前記ダンプ情報に含まれるＦ／Ｆ
系論理セルのクロック入力端子のダンプ情報を抜き出し
てクロック入力端子の変化時刻に第２のチップ内部バラ
ツキ係数を乗じたクロックパタンを生成するクロックパ
タン生成手段と、前記ダンプ情報に含まれるＦ／Ｆ系論
理セルのデータ出力端子のダンプ情報を抜き出して期待
値パタンを作成する期待値パタン生成手段と、前記デー
タパタンと前記クロックパタンと前記期待値パタンとを
合成して、第２の論理検証用パタンを生成するパタン生
成手段と、前記第２の接続情報と前記第２の論理検証用
パタンとを用いて、論理シミュレーションを実行する第
１の演算手段と、前記第１の演算手段による論理シミュ
レーション実行結果の入力を受けて出力する出力手段
と、を備えて構成されることを特徴としている。
ション方式は、所定の第１の接続情報の入力を受けて、
当該第１の接続情報からＦ／Ｆ系論理セルを切り離して
第２の接続情報を生成して出力する接続情報変換手段
と、前記第１の接続情報と第１の論理検証用パタンとを
用いて論理シミュレーションを実行し、所定のダンプ情
報を生成して出力するダンプ情報生成手段と、前記ダン
プ情報に含まれるＦ／Ｆ系論理セルのデータ入力端子／
リセット入力端子／セット入力端子のダンプ情報を抜き
出して、それぞれの入力端子の変化時刻に第１のチップ
内部バラツキ係数を乗じたデータパタンを生成するデー
タパタン生成手段と、前記ダンプ情報に含まれるＦ／Ｆ
系論理セルのクロック入力端子のダンプ情報を抜き出し
てクロック入力端子の変化時刻に第２のチップ内部バラ
ツキ係数を乗じたクロックパタンを生成するクロックパ
タン生成手段と、前記ダンプ情報に含まれるＦ／Ｆ系論
理セルのデータ出力端子のダンプ情報を抜き出して期待
値パタンを作成する期待値パタン生成手段と、前記デー
タパタンと前記クロックパタンと前記期待値パタンとを
合成して、第２の論理検証用パタンを生成するパタン生
成手段と、前記第２の接続情報と前記第２の論理検証用
パタンとを用いて、論理シミュレーションを実行する第
１の演算手段と、前記第１の演算手段による論理シミュ
レーション実行結果の入力を受けて出力する出力手段
と、を備えて構成されることを特徴としている。
【００１２】なお、前記接続情報変換手段は、前記第１
の接続情報に含まれるＦ／Ｆ系論理セルを検索する検索
手段と、前記検索手段により検索されたＦ／Ｆ系論理セ
ルの中で、信号として使用されている端子の総数と同数
の外部端子を生成する第１の端子生成手段と、前記検索
手段により検索されたＦ／Ｆ系論理セルを抜き出す第１
のＦ／Ｆ抽出手段と、前記第１のＦ／Ｆ抽出手段により
抽出されたＦ／Ｆ系論理セルの端子と、前記第１の端子
生成手段により生成された外部端子とを１対１にて接続
する情報を出力する第１の接続情報出力手段と、を備え
て構成してもよい。或はまた、前記接続情報変換手段
は、前記第１の接続情報の内の階層構造を有する接続情
報の階層構造を展開する階層展開手段と、前記階層展開
手段による階層展開後の前記第１の接続情報に含まれる
Ｆ／Ｆ系論理セルを検索する検索手段と、前記検索手段
により検索されたＦ／Ｆ系論理セルの中で、信号用とし
て使用されている端子の総数と同数の外部端子を生成す
る第１の端子生成手段と、前記検索手段により検索され
たＦ／Ｆ系論理セルを抜き出す第１のＦ／Ｆ抽出手段
と、前記第１のＦ／Ｆ抽出手段により抽出されたＦ／Ｆ
系論理セルの端子と、前記第１の端子生成手段により生
成された外部端子とを１対１にて接続する情報を出力す
る第１の接続情報出力手段と、を備えて構成してもよ
く、更には、前記第１の接続情報に含まれる１個以上の
Ｆ／Ｆ系論理セルを指定するＦ／Ｆ指定手段と、前記Ｆ
／Ｆ指定手段により指定されたＦ／Ｆ系論理セルの中
で、信号用として使用されている端子の総数と同数の外
部端子を生成する第２の端子生成手段と、前記Ｆ／Ｆ指
定手段により指定されたＦ／Ｆ系論理セルを抜き出す第
２のＦ／Ｆ抽出手段と、前記第２のＦ／Ｆ抽出手段によ
り抜き出されたＦ／Ｆ系論理セルの端子と、前記第２の
端子生成手段により生成された外部端子とを１対１にて
接続する情報を出力する第２の接続情報出力手段と、を
備えて構成するようにしてもよい。
の接続情報に含まれるＦ／Ｆ系論理セルを検索する検索
手段と、前記検索手段により検索されたＦ／Ｆ系論理セ
ルの中で、信号として使用されている端子の総数と同数
の外部端子を生成する第１の端子生成手段と、前記検索
手段により検索されたＦ／Ｆ系論理セルを抜き出す第１
のＦ／Ｆ抽出手段と、前記第１のＦ／Ｆ抽出手段により
抽出されたＦ／Ｆ系論理セルの端子と、前記第１の端子
生成手段により生成された外部端子とを１対１にて接続
する情報を出力する第１の接続情報出力手段と、を備え
て構成してもよい。或はまた、前記接続情報変換手段
は、前記第１の接続情報の内の階層構造を有する接続情
報の階層構造を展開する階層展開手段と、前記階層展開
手段による階層展開後の前記第１の接続情報に含まれる
Ｆ／Ｆ系論理セルを検索する検索手段と、前記検索手段
により検索されたＦ／Ｆ系論理セルの中で、信号用とし
て使用されている端子の総数と同数の外部端子を生成す
る第１の端子生成手段と、前記検索手段により検索され
たＦ／Ｆ系論理セルを抜き出す第１のＦ／Ｆ抽出手段
と、前記第１のＦ／Ｆ抽出手段により抽出されたＦ／Ｆ
系論理セルの端子と、前記第１の端子生成手段により生
成された外部端子とを１対１にて接続する情報を出力す
る第１の接続情報出力手段と、を備えて構成してもよ
く、更には、前記第１の接続情報に含まれる１個以上の
Ｆ／Ｆ系論理セルを指定するＦ／Ｆ指定手段と、前記Ｆ
／Ｆ指定手段により指定されたＦ／Ｆ系論理セルの中
で、信号用として使用されている端子の総数と同数の外
部端子を生成する第２の端子生成手段と、前記Ｆ／Ｆ指
定手段により指定されたＦ／Ｆ系論理セルを抜き出す第
２のＦ／Ｆ抽出手段と、前記第２のＦ／Ｆ抽出手段によ
り抜き出されたＦ／Ｆ系論理セルの端子と、前記第２の
端子生成手段により生成された外部端子とを１対１にて
接続する情報を出力する第２の接続情報出力手段と、を
備えて構成するようにしてもよい。
【００１３】また、前記ダンプ情報生成手段は、前記第
１の接続情報と前記第１の論理検証用パタンとを用いて
論理シミュレーションを実行する第２の演算手段と、前
記第２の演算手段による論理シミュレーション結果を、
ダンプ情報として出力する第１のダンプ情報出力手段
と、を備えて構成してもよく、或はまた、前記第１の接
続情報と前記第１の論理検証用パタンとを用いて論理シ
ミュレーションを実行する第２の演算手段と、前記第２
の演算手段による論理シミュレーションの実行時に、前
記第１の接続情報に含まれる任意の１個または複数個の
論理セルを指定するダンプセル指定手段と、前記ダンプ
セル指定手段により指定される論理セルの変化時刻と状
態値とをダンプ情報として出力する第２のダンプ情報出
力手段と、を備えて構成してもよい。なお、前記第２の
演算手段としては、予め決められている複数の製造条件
に対応する論理セルの遅延値を格納するライブラリを備
え、論理シミュレーション実行時に指定される該当製造
条件のライブラリを参照して、当該論理シミュレーショ
ンを実行する機能を有するようにしてもよい。
１の接続情報と前記第１の論理検証用パタンとを用いて
論理シミュレーションを実行する第２の演算手段と、前
記第２の演算手段による論理シミュレーション結果を、
ダンプ情報として出力する第１のダンプ情報出力手段
と、を備えて構成してもよく、或はまた、前記第１の接
続情報と前記第１の論理検証用パタンとを用いて論理シ
ミュレーションを実行する第２の演算手段と、前記第２
の演算手段による論理シミュレーションの実行時に、前
記第１の接続情報に含まれる任意の１個または複数個の
論理セルを指定するダンプセル指定手段と、前記ダンプ
セル指定手段により指定される論理セルの変化時刻と状
態値とをダンプ情報として出力する第２のダンプ情報出
力手段と、を備えて構成してもよい。なお、前記第２の
演算手段としては、予め決められている複数の製造条件
に対応する論理セルの遅延値を格納するライブラリを備
え、論理シミュレーション実行時に指定される該当製造
条件のライブラリを参照して、当該論理シミュレーショ
ンを実行する機能を有するようにしてもよい。
【００１４】更に、前記データパタン生成手段は、前記
ダンプ情報の変化時刻を、予め決められている周期のタ
イムスロット単位に分割するタイムスロット分割手段
と、前記タイムスロット分割手段により分割されたタイ
ムスロット内に含まれるＦ／Ｆ系論理セルのデータ入力
端子／リセット入力端子／セット入力端子のそれぞれの
入力端子の変化時刻より、前記タイムスロットの開始時
刻を減算する第１の減算手段と、前記第１の減算手段に
よる減算結果に、前記第１のチップ内部バラツキ係数を
乗ずる第１の乗算手段と、前記第１の乗算手段による乗
算結果と、前記第１の減算手段により減算されたタイム
スロットの開始時刻とを加算する第１の加算手段と、前
記第１の加算手段による加算結果をデータパタンとして
出力するデータパタン出力手段と、を備えて構成しても
よく、また、前記クロックパタン生成手段は、前記ダン
プ情報の変化時刻を、予め決められている周期のタイム
スロット単位に分割するタイムスロット分割手段と、前
記タイムスロット分割手段により分割されたタイムスロ
ット内に含まれるＦ／Ｆ系論理セルのクロック入力端子
の変化時刻より、前記タイムスロットの開始時刻を減算
する第２の減算手段と、前記第２の減算手段による減算
結果に、前記第２のチップ内部バラツキ係数を乗ずる第
２の乗算手段と、前記第２の乗算手段による乗算結果
と、前記第２の減算手段により減算されたタイムスロッ
トの開始時刻とを加算する第２の加算手段と、前記第２
の加算手段による加算結果をクロックパタンとして出力
するクロックパタン出力手段と、を備えて構成してもよ
く、更には、前記パタン生成手段は、前記データパタ
ン、前記クロックパタンおよび前記期待値パタンを含む
パタン情報を入力して合成して出力するパタン合成手段
と、前記パタン合成手段より出力されるパタン情報の入
力を受けて、当該パタン情報に含まれる、前記データパ
タン、前記クロックパタンおよび前記期待値パタンにお
いて使用されている端子名を、前記第２の接続情報に含
まれる端子名に付け替えて生成されるパタン情報を出力
するとともに、当該付け替えられた端子名に対応する端
子名対応情報を生成して出力する端子名対応手段と、前
記端子名対応手段を介して出力される端子名を付け替え
られたパタン情報の入力を受けて、当該パタン情報を論
理検証用パタンとして出力する第１のパタン出力手段
と、を備えて構成してもよい。
ダンプ情報の変化時刻を、予め決められている周期のタ
イムスロット単位に分割するタイムスロット分割手段
と、前記タイムスロット分割手段により分割されたタイ
ムスロット内に含まれるＦ／Ｆ系論理セルのデータ入力
端子／リセット入力端子／セット入力端子のそれぞれの
入力端子の変化時刻より、前記タイムスロットの開始時
刻を減算する第１の減算手段と、前記第１の減算手段に
よる減算結果に、前記第１のチップ内部バラツキ係数を
乗ずる第１の乗算手段と、前記第１の乗算手段による乗
算結果と、前記第１の減算手段により減算されたタイム
スロットの開始時刻とを加算する第１の加算手段と、前
記第１の加算手段による加算結果をデータパタンとして
出力するデータパタン出力手段と、を備えて構成しても
よく、また、前記クロックパタン生成手段は、前記ダン
プ情報の変化時刻を、予め決められている周期のタイム
スロット単位に分割するタイムスロット分割手段と、前
記タイムスロット分割手段により分割されたタイムスロ
ット内に含まれるＦ／Ｆ系論理セルのクロック入力端子
の変化時刻より、前記タイムスロットの開始時刻を減算
する第２の減算手段と、前記第２の減算手段による減算
結果に、前記第２のチップ内部バラツキ係数を乗ずる第
２の乗算手段と、前記第２の乗算手段による乗算結果
と、前記第２の減算手段により減算されたタイムスロッ
トの開始時刻とを加算する第２の加算手段と、前記第２
の加算手段による加算結果をクロックパタンとして出力
するクロックパタン出力手段と、を備えて構成してもよ
く、更には、前記パタン生成手段は、前記データパタ
ン、前記クロックパタンおよび前記期待値パタンを含む
パタン情報を入力して合成して出力するパタン合成手段
と、前記パタン合成手段より出力されるパタン情報の入
力を受けて、当該パタン情報に含まれる、前記データパ
タン、前記クロックパタンおよび前記期待値パタンにお
いて使用されている端子名を、前記第２の接続情報に含
まれる端子名に付け替えて生成されるパタン情報を出力
するとともに、当該付け替えられた端子名に対応する端
子名対応情報を生成して出力する端子名対応手段と、前
記端子名対応手段を介して出力される端子名を付け替え
られたパタン情報の入力を受けて、当該パタン情報を論
理検証用パタンとして出力する第１のパタン出力手段
と、を備えて構成してもよい。
【００１５】そして、前記パタン生成手段としては、前
記データパタン、前記クロックパタンおよび前記期待値
パタンを含むパタン情報を入力して合成して出力するパ
タン合成手段と、前記パタン合成手段より出力されるパ
タン情報の入力を受けて、当該パタン情報に含まれる、
前記データパタン、前記クロックパタンおよび前記期待
値パタンにおいて使用されていた端子名を、前記第２の
接続情報に含まれる端子名に付け替えて生成されるパタ
ン情報を出力するとともに、当該付け替えられた端子名
に対応する端子名対応情報を生成して出力する端子名対
応手段と、前記端子名対応手段を介して出力される端子
名を付け替えられたパタン情報の入力を受けて、当該パ
タン情報より、前記第２の接続情報に含まれていない論
理セルのパタン情報を削除して出力するパタン最適化手
段と、前記パタン最適化手段より出力されるパタン情報
を、論理検証用パタンとして出力する第２のパタン出力
手段と、を備えて構成してもよい。
記データパタン、前記クロックパタンおよび前記期待値
パタンを含むパタン情報を入力して合成して出力するパ
タン合成手段と、前記パタン合成手段より出力されるパ
タン情報の入力を受けて、当該パタン情報に含まれる、
前記データパタン、前記クロックパタンおよび前記期待
値パタンにおいて使用されていた端子名を、前記第２の
接続情報に含まれる端子名に付け替えて生成されるパタ
ン情報を出力するとともに、当該付け替えられた端子名
に対応する端子名対応情報を生成して出力する端子名対
応手段と、前記端子名対応手段を介して出力される端子
名を付け替えられたパタン情報の入力を受けて、当該パ
タン情報より、前記第２の接続情報に含まれていない論
理セルのパタン情報を削除して出力するパタン最適化手
段と、前記パタン最適化手段より出力されるパタン情報
を、論理検証用パタンとして出力する第２のパタン出力
手段と、を備えて構成してもよい。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、接続
情報１０１から所定のＦ／Ｆ系論理セルを切離して接続
情報１０２を生成する接続情報変換手段１と、接続情報
１０１と論理検証用パタン１０３を用いて論理シミュレ
ーションを実行し、所定のダンプ情報１０４を生成する
ダンプ情報生成手段２と、前記ダンプ情報１０４に含ま
れているＦ／Ｆ系論理セルにおけるデータ入力端子、リ
セット入力端子およびセット入力端子とのダンプ情報を
抜出して、それぞれの入力端子の変化時刻に第１のチッ
プ内部バラツキ係数を乗じたデータパタン１０５を生成
するデータパタン生成手段３と、ダンプ情報１０４に含
まれるＦ／Ｆ系論理セルにおけるクロック入力端子のダ
ンプ情報を抜出して、クロック入力端子の変化時刻に第
２のチップ内部バラツキ係数を乗じたクロックパタン１
０６を生成するクロックパタン生成手段４と、ダンプ情
報１０４に含まれるＦ／Ｆ系論理セルにおけるデータ出
力端子のダンプ情報を抜出して、期待値パタン１０７を
生成する期待値パタン生成手段５と、接続情報１０２を
入力し、データパタン１０５、クロックパタン１０６お
よび期待値パタン１０７を合成して論理検証用パタン１
０８を生成するパタン生成手段６と、接続情報１０２お
よび論理検証用パタン１０８を入力し、論理シミュレー
ションを実行する実行する演算手段７と、演算手段７に
よる論理シミュレーション実行結果を出力する出力手段
８とを備えて構成される。
図である。図１に示されるように、本実施形態は、接続
情報１０１から所定のＦ／Ｆ系論理セルを切離して接続
情報１０２を生成する接続情報変換手段１と、接続情報
１０１と論理検証用パタン１０３を用いて論理シミュレ
ーションを実行し、所定のダンプ情報１０４を生成する
ダンプ情報生成手段２と、前記ダンプ情報１０４に含ま
れているＦ／Ｆ系論理セルにおけるデータ入力端子、リ
セット入力端子およびセット入力端子とのダンプ情報を
抜出して、それぞれの入力端子の変化時刻に第１のチッ
プ内部バラツキ係数を乗じたデータパタン１０５を生成
するデータパタン生成手段３と、ダンプ情報１０４に含
まれるＦ／Ｆ系論理セルにおけるクロック入力端子のダ
ンプ情報を抜出して、クロック入力端子の変化時刻に第
２のチップ内部バラツキ係数を乗じたクロックパタン１
０６を生成するクロックパタン生成手段４と、ダンプ情
報１０４に含まれるＦ／Ｆ系論理セルにおけるデータ出
力端子のダンプ情報を抜出して、期待値パタン１０７を
生成する期待値パタン生成手段５と、接続情報１０２を
入力し、データパタン１０５、クロックパタン１０６お
よび期待値パタン１０７を合成して論理検証用パタン１
０８を生成するパタン生成手段６と、接続情報１０２お
よび論理検証用パタン１０８を入力し、論理シミュレー
ションを実行する実行する演算手段７と、演算手段７に
よる論理シミュレーション実行結果を出力する出力手段
８とを備えて構成される。
【００１８】また、本実施形態による論理シミュレーシ
ョン実行の処理フローが図２に示される。図２におい
て、ステップＳ1 においては接続情報１０１の読込みが
行われ、ステップＳ2 においては、読込まれた接続情報
１０１に含まれているＦ／Ｆ系論理セルの検索が行われ
て、ステップＳ3 において検索されたＦ／Ｆ系論理セル
において使用されている信号数が計数される。次いで、
ステップＳ4 においてはステップＳ3 において得られた
計数値と同数の端子が生成され、ステップＳ5 において
接続情報１０１に含まれているＦ／Ｆ系論理セルが切離
されて、ステップＳ6 において切離されたＦ／Ｆ系論理
セルとステップＳ4 において生成された端子との間の接
続情報１０２が生成される。
ョン実行の処理フローが図２に示される。図２におい
て、ステップＳ1 においては接続情報１０１の読込みが
行われ、ステップＳ2 においては、読込まれた接続情報
１０１に含まれているＦ／Ｆ系論理セルの検索が行われ
て、ステップＳ3 において検索されたＦ／Ｆ系論理セル
において使用されている信号数が計数される。次いで、
ステップＳ4 においてはステップＳ3 において得られた
計数値と同数の端子が生成され、ステップＳ5 において
接続情報１０１に含まれているＦ／Ｆ系論理セルが切離
されて、ステップＳ6 において切離されたＦ／Ｆ系論理
セルとステップＳ4 において生成された端子との間の接
続情報１０２が生成される。
【００１９】一方、ステップＳ7 においては論理検証用
パタン１０３の読込みが行われて、ステップＳ8 におい
て論理シミュレーションの実行条件が指定され、ステッ
プＳ9 においては、ステップＳ1 とステップＳ7 におい
て読込まれた情報と、遅延ライブラリの格納情報とを用
いて遅延情報が作成される。次いで、ステップＳ10にお
いては、ステップＳ8 において指定された実行条件に従
って論理シミュレーションが実行され、ステップＳ11に
おいて、当該論理シミュレーション実行結果により指定
されるダンプ情報１０４が抜出されて、ステップＳ12に
おいては、当該ダンプ情報１０４が所定ファイルに格納
される。ステップＳ14においては、前記ダンプ情報１０
４の中からＦ／Ｆ系論理セルのデータ入力の変化時刻Ｔ
n が抽出されて、ステップＳ14において、データ入力の
変化時刻Ｔn が、予め指定されている周期のタイムスロ
ット単位△Ｔに分割されて、ステップＳ15においては、
分割されたタイムスロット△Ｔ内に含まれるデータ入力
の変化時刻Ｔn から、該当するタイムスロットの開始時
刻Ｔs を減算する処理が行われて、ステップＳ16におい
て、ステップＳ15による減算結果△ｔに対して、チップ
内部バラツキ計数ｋ1 を乗じる演算処理が行われる。そ
してステップＳ17においては、ステップＳ16において得
られた乗算結果に対して、ステップＳ15において減算さ
れたタイムスロットの開始時刻Ｔs が加算されて、ステ
ップＳ18においては、データ入力の変化時刻が最終タイ
ムスロットを越えたか否かが判定される。ステップＳ18
において最終タイムスロットを越えていない場合には、
ステップＳ13に戻って、再度ステップＳ13以降の処理が
繰返して実行され、また、ステップＳ18において最終タ
イムスロットを越えている場合には、ステップＳ19にお
いて、編集されたデータパタン１０５が出力されて所定
ファイルに格納される。
パタン１０３の読込みが行われて、ステップＳ8 におい
て論理シミュレーションの実行条件が指定され、ステッ
プＳ9 においては、ステップＳ1 とステップＳ7 におい
て読込まれた情報と、遅延ライブラリの格納情報とを用
いて遅延情報が作成される。次いで、ステップＳ10にお
いては、ステップＳ8 において指定された実行条件に従
って論理シミュレーションが実行され、ステップＳ11に
おいて、当該論理シミュレーション実行結果により指定
されるダンプ情報１０４が抜出されて、ステップＳ12に
おいては、当該ダンプ情報１０４が所定ファイルに格納
される。ステップＳ14においては、前記ダンプ情報１０
４の中からＦ／Ｆ系論理セルのデータ入力の変化時刻Ｔ
n が抽出されて、ステップＳ14において、データ入力の
変化時刻Ｔn が、予め指定されている周期のタイムスロ
ット単位△Ｔに分割されて、ステップＳ15においては、
分割されたタイムスロット△Ｔ内に含まれるデータ入力
の変化時刻Ｔn から、該当するタイムスロットの開始時
刻Ｔs を減算する処理が行われて、ステップＳ16におい
て、ステップＳ15による減算結果△ｔに対して、チップ
内部バラツキ計数ｋ1 を乗じる演算処理が行われる。そ
してステップＳ17においては、ステップＳ16において得
られた乗算結果に対して、ステップＳ15において減算さ
れたタイムスロットの開始時刻Ｔs が加算されて、ステ
ップＳ18においては、データ入力の変化時刻が最終タイ
ムスロットを越えたか否かが判定される。ステップＳ18
において最終タイムスロットを越えていない場合には、
ステップＳ13に戻って、再度ステップＳ13以降の処理が
繰返して実行され、また、ステップＳ18において最終タ
イムスロットを越えている場合には、ステップＳ19にお
いて、編集されたデータパタン１０５が出力されて所定
ファイルに格納される。
【００２０】次いで、ステップＳ20においては、ダンプ
情報１０４の中からＦ／Ｆ系論理セルのクロック入力の
変化時刻Ｔn が抽出され、ステップＳ21においてクロッ
ク入力の変化時刻Ｔn が、予め指定されている周期のタ
イムスロット単位Ｔに分割されて、ステップＳ22におい
て、分割されたタイムスロット内に含まれるクロック入
力の変化時刻から、該当するタイムスロットの開始時刻
Ｔs を減算する処理が行われて、ステップＳ23において
は、ステップＳ22による減算結果に対して、チップ内部
バラツキ計数ｋ2 を乗じる演算処理が行われる。ステッ
プＳ24においては、ステップＳ23において得られた乗算
結果に対して、ステップＳ22において減算されたタイム
スロットの開始時刻Ｔs が加算されて、ステップＳ25に
おいては、クロック入力の変化時刻が最終タイムスロッ
トを越えたか否かが判定される。ステップＳ25において
最終タイムスロットを越えていない場合においては、ス
テップＳ20に戻り、再度ステップＳ20以降の処理が繰返
して実行され、またステップＳ25において最終タイムス
ロットを越えている場合には、ステップＳ26において、
編集されたクロックパタン１０６が所定ファイルに格納
される。そして、ステップＳ27においてはダンプ情報１
０４に中からＦ／Ｆ系論理セルの出力信号が抽出され
て、期待値パタン１０７としてファイルに格納される。
次いでステップＳ28においては、データパタン１０５と
クロックパタン１０６と期待値パタン１０７が合成され
て、ステップＳ29において、ステップＳ28において合成
されたパタンの端子名が、ステップＳ6 において生成さ
れた接続情報に対応した名称に付け替えられた論理検証
用パタン１０８が生成される。ステップＳ30において
は、接続情報１０２と論理検証用パタン１０８とを用い
て、ステップＳ8 による指定条件に従い論理シミュレー
ションが実行され、ステップＳ31において、当該ステッ
プＳ30における論理シミュレーション結果の判定が行わ
れて、当該判定結果において問題がない場合には全ての
処理が終了となり、またステップＳ31による期待値照合
結果において、期待値不一致が存在するかタイミングエ
ラー等がある場合には、チップ内部バラツキによる影響
があるものと判定されて、ステップＳ32において回路変
更処理が行われ、ステップＳ1 に戻り、再度ステップＳ
1 以降の処理手順が繰返して実行される。なおステップ
Ｓ9 において引用参照される遅延ライブラリには、予め
決められている複数の製造条件における論理セルの遅延
値が格納されており、論理シミュレーションの実行時に
おいて指定される製造条件に対応する論理セルの遅延値
を参照することができる。
情報１０４の中からＦ／Ｆ系論理セルのクロック入力の
変化時刻Ｔn が抽出され、ステップＳ21においてクロッ
ク入力の変化時刻Ｔn が、予め指定されている周期のタ
イムスロット単位Ｔに分割されて、ステップＳ22におい
て、分割されたタイムスロット内に含まれるクロック入
力の変化時刻から、該当するタイムスロットの開始時刻
Ｔs を減算する処理が行われて、ステップＳ23において
は、ステップＳ22による減算結果に対して、チップ内部
バラツキ計数ｋ2 を乗じる演算処理が行われる。ステッ
プＳ24においては、ステップＳ23において得られた乗算
結果に対して、ステップＳ22において減算されたタイム
スロットの開始時刻Ｔs が加算されて、ステップＳ25に
おいては、クロック入力の変化時刻が最終タイムスロッ
トを越えたか否かが判定される。ステップＳ25において
最終タイムスロットを越えていない場合においては、ス
テップＳ20に戻り、再度ステップＳ20以降の処理が繰返
して実行され、またステップＳ25において最終タイムス
ロットを越えている場合には、ステップＳ26において、
編集されたクロックパタン１０６が所定ファイルに格納
される。そして、ステップＳ27においてはダンプ情報１
０４に中からＦ／Ｆ系論理セルの出力信号が抽出され
て、期待値パタン１０７としてファイルに格納される。
次いでステップＳ28においては、データパタン１０５と
クロックパタン１０６と期待値パタン１０７が合成され
て、ステップＳ29において、ステップＳ28において合成
されたパタンの端子名が、ステップＳ6 において生成さ
れた接続情報に対応した名称に付け替えられた論理検証
用パタン１０８が生成される。ステップＳ30において
は、接続情報１０２と論理検証用パタン１０８とを用い
て、ステップＳ8 による指定条件に従い論理シミュレー
ションが実行され、ステップＳ31において、当該ステッ
プＳ30における論理シミュレーション結果の判定が行わ
れて、当該判定結果において問題がない場合には全ての
処理が終了となり、またステップＳ31による期待値照合
結果において、期待値不一致が存在するかタイミングエ
ラー等がある場合には、チップ内部バラツキによる影響
があるものと判定されて、ステップＳ32において回路変
更処理が行われ、ステップＳ1 に戻り、再度ステップＳ
1 以降の処理手順が繰返して実行される。なおステップ
Ｓ9 において引用参照される遅延ライブラリには、予め
決められている複数の製造条件における論理セルの遅延
値が格納されており、論理シミュレーションの実行時に
おいて指定される製造条件に対応する論理セルの遅延値
を参照することができる。
【００２１】次に、上記の処理フローを、図３に示され
る回路を対象として具体的に説明する。図３は、組合わ
せ回路を形成する論理回路１１、１２および１４と、Ｆ
／Ｆ１３とを含む半導体集積回路の１例であり、ｎ個の
入力端子９が論理回路１１に接続され、ｍ個の入力端子
１０が論理回路１２に接続されている。これらの論理回
路１１および１２の出力は、それぞれＦ／Ｆ１３のデー
タ入力端子およびクロック入力端子に入力されており、
Ｆ／Ｆ１３の出力は論理回路１４に入力されて、その出
力は出力端子１５を介して外部に出力されている。ま
た、図３の回路に対応する論理シミュレーション結果に
よるタイミング図が図４に示される。図４においては、
入力端子９および１０におけるデータ入力と、Ｆ／Ｆ１
３のデータ入力端子およびクロック入力端子におけるデ
ータ入力と、Ｆ／Ｆ１３のデータ出力とが示されてお
り、Ｆ／Ｆ１３の入力端子９および１０において、ｔ＝
１０、２０、３０の各タイミングにおいて与えられるタ
イムスロット単位でのデータ変化に対応する入出力レベ
ル変化の様子が示されている。
る回路を対象として具体的に説明する。図３は、組合わ
せ回路を形成する論理回路１１、１２および１４と、Ｆ
／Ｆ１３とを含む半導体集積回路の１例であり、ｎ個の
入力端子９が論理回路１１に接続され、ｍ個の入力端子
１０が論理回路１２に接続されている。これらの論理回
路１１および１２の出力は、それぞれＦ／Ｆ１３のデー
タ入力端子およびクロック入力端子に入力されており、
Ｆ／Ｆ１３の出力は論理回路１４に入力されて、その出
力は出力端子１５を介して外部に出力されている。ま
た、図３の回路に対応する論理シミュレーション結果に
よるタイミング図が図４に示される。図４においては、
入力端子９および１０におけるデータ入力と、Ｆ／Ｆ１
３のデータ入力端子およびクロック入力端子におけるデ
ータ入力と、Ｆ／Ｆ１３のデータ出力とが示されてお
り、Ｆ／Ｆ１３の入力端子９および１０において、ｔ＝
１０、２０、３０の各タイミングにおいて与えられるタ
イムスロット単位でのデータ変化に対応する入出力レベ
ル変化の様子が示されている。
【００２２】図４において、Ｆ／Ｆ１３に対するデータ
入力は、ｔ＝１２およびｔ＝３３のタイミングにおいて
変化し、Ｆ／Ｆ１３に対するクロック入力は、ｔ＝１
４、ｔ＝２３およびｔ＝３４のタイミングにおいて変化
しており、またＦ／Ｆ１３のデータ出力は、ｔ＝１５お
よびｔ＝３５のタイミングにおいて変化している。ここ
において、Ｆ／Ｆ１３のセットアップ規格＝１としホー
ルド規格＝１とすると、図４のタイミング図において
は、ｔ＝１４におけるクロック入力の立ち上がりに対し
て、ｔ＝１２においてはデータ入力が変化しており、セ
ットアップ規格＝２に対してはマージンがあり、またｔ
＝３４におけるクロック入力の立ち上がりに対しても、
セットアップ規格割れが生じていない。図２のフローチ
ャートにおいて、ステップＳ1 において読込まれた接続
情報が入力される時点において、ステップＳ2 の検索処
理におけるＦ／Ｆ検索数は１個であり、ステップＳ3 に
おいて計数される使用端子数は３個であるため、ステッ
プＳ4 の端子生成処理においては３個の端子が生成され
る。ステップＳ5 においてはＦ／Ｆ１個が切離されて、
ステップＳ6 においては、ステップＳ4 において生成さ
れた端子とＦ／Ｆとの接続情報が作成される。ステップ
Ｓ6 において作成された接続情報は、Ｆ／Ｆ１３に対す
る入出力に対応して、図５に示されるとうりである。即
ち、図３におけるＦ／Ｆ１３のみが切り出されて、入力
端子９とＦ／Ｆ１３のデータ入力端子とが接続され、入
力端子１０とＦ／Ｆ１３のクロック入力端子とが接続さ
れて、Ｆ／Ｆ１３のデータ出力端子と出力端子１５とが
接続されている。
入力は、ｔ＝１２およびｔ＝３３のタイミングにおいて
変化し、Ｆ／Ｆ１３に対するクロック入力は、ｔ＝１
４、ｔ＝２３およびｔ＝３４のタイミングにおいて変化
しており、またＦ／Ｆ１３のデータ出力は、ｔ＝１５お
よびｔ＝３５のタイミングにおいて変化している。ここ
において、Ｆ／Ｆ１３のセットアップ規格＝１としホー
ルド規格＝１とすると、図４のタイミング図において
は、ｔ＝１４におけるクロック入力の立ち上がりに対し
て、ｔ＝１２においてはデータ入力が変化しており、セ
ットアップ規格＝２に対してはマージンがあり、またｔ
＝３４におけるクロック入力の立ち上がりに対しても、
セットアップ規格割れが生じていない。図２のフローチ
ャートにおいて、ステップＳ1 において読込まれた接続
情報が入力される時点において、ステップＳ2 の検索処
理におけるＦ／Ｆ検索数は１個であり、ステップＳ3 に
おいて計数される使用端子数は３個であるため、ステッ
プＳ4 の端子生成処理においては３個の端子が生成され
る。ステップＳ5 においてはＦ／Ｆ１個が切離されて、
ステップＳ6 においては、ステップＳ4 において生成さ
れた端子とＦ／Ｆとの接続情報が作成される。ステップ
Ｓ6 において作成された接続情報は、Ｆ／Ｆ１３に対す
る入出力に対応して、図５に示されるとうりである。即
ち、図３におけるＦ／Ｆ１３のみが切り出されて、入力
端子９とＦ／Ｆ１３のデータ入力端子とが接続され、入
力端子１０とＦ／Ｆ１３のクロック入力端子とが接続さ
れて、Ｆ／Ｆ１３のデータ出力端子と出力端子１５とが
接続されている。
【００２３】ステップＳ12における論理シミュレーショ
ン実行結果によるダンプ情報１０４には、図４に示され
るタイミング情報が含まれている。ステップＳ13におい
ては、Ｆ／Ｆ１３に対するデータ入力の変化時刻ｔn に
該当するｔ＝１２が抜き出される。次いで、ステップＳ
14においてタイムスロットの開始時刻ｔs を示すｔ＝１
０が抜き出される。ステップＳ15においては、Ｆ／Ｆ１
３に対するデータ入力の変化時刻ｔ＝１２からタイムス
ロットの開始時刻ｔs ＝１０が減算されて、次式のよう
に、Δｔが求められる。
ン実行結果によるダンプ情報１０４には、図４に示され
るタイミング情報が含まれている。ステップＳ13におい
ては、Ｆ／Ｆ１３に対するデータ入力の変化時刻ｔn に
該当するｔ＝１２が抜き出される。次いで、ステップＳ
14においてタイムスロットの開始時刻ｔs を示すｔ＝１
０が抜き出される。ステップＳ15においては、Ｆ／Ｆ１
３に対するデータ入力の変化時刻ｔ＝１２からタイムス
ロットの開始時刻ｔs ＝１０が減算されて、次式のよう
に、Δｔが求められる。
【００２４】 Δｔ＝ｔn −ｔs ……………………………… （２） ＝１２−１０＝２ 次に、ステップＳ16においては、Δｔに対してチップ内
部バラツキ係数ｋ1 の乗算が行われる。Ｆ／Ｆ１３のセ
ットアップタイムまたはホールドタイム等の規格に対す
るチップ内部バラツキを検証するためには、Ｆ／Ｆ１３
に対するデータ入力を遅らせる方向、またはＦ／Ｆ１３
に対するクロック入力を早める方向、即ち、Ｆ／Ｆ１３
に対するスペックのマージンが少なくなる方向でバラツ
キが与えられる。例えば、内部バラツキ量を１０％とし
た場合には、チップ内部バラツキ係数ｋ1 は、次記の値
となる。
部バラツキ係数ｋ1 の乗算が行われる。Ｆ／Ｆ１３のセ
ットアップタイムまたはホールドタイム等の規格に対す
るチップ内部バラツキを検証するためには、Ｆ／Ｆ１３
に対するデータ入力を遅らせる方向、またはＦ／Ｆ１３
に対するクロック入力を早める方向、即ち、Ｆ／Ｆ１３
に対するスペックのマージンが少なくなる方向でバラツ
キが与えられる。例えば、内部バラツキ量を１０％とし
た場合には、チップ内部バラツキ係数ｋ1 は、次記の値
となる。
【００２５】 ｋ1 ＝１＋１０％ ＝１．１ …………………………………… （３） バラツキ値＝Δｔ×ｋ1 ……………………… （４） ＝２×１．１＝２．２ 次に、ステップＳ17においては、バラツキ値＝２．２に
対して、ステップＳ15においては、次式のように減算さ
れたｔs ＝１０が加算される。
対して、ステップＳ15においては、次式のように減算さ
れたｔs ＝１０が加算される。
【００２６】 バラツキを含めた変化時刻＝バラツキ値＋ｔs ……（５） ＝２．２＋１０＝１２．２ 上記の計算より、Ｆ／Ｆ１３のデータ入力の変化時刻ｔ
＝１２に対応するバラツキを含めた変化時刻ｔ＝１２．
２が得られる。
＝１２に対応するバラツキを含めた変化時刻ｔ＝１２．
２が得られる。
【００２７】また、上記の（２）式〜（５）式を用い
て、Ｆ／Ｆ１３のデータ入力の変化時刻ｔ＝３３につい
ても、バラツキを含めた変化時刻が求められる。Ｆ／Ｆ
１３に対するデータ入力の変化時刻に対して、最終タイ
ムスロットまでの計算が行われて、その計算結果は、ス
テップＳ19においてデータパタン１０５として所定ファ
イルに格納される。次いで、ステップＳ20〜ステップＳ
25において、Ｆ／Ｆ１３のクロック入力に対するバラツ
キが求められる。ステップＳ20においてはＦ／Ｆ１３に
対するクロック入力の変化時刻ｔn に該当するｔ＝１４
が抜き出される。そして、ステップＳ21においてはタイ
ムスロットの開始時刻ｔs を示すｔ＝１０が抜き出さ
れ、ステップＳ22においては、次式に示されるように、
Ｆ／Ｆ１３に対するクロック入力の変化時刻ｔ＝１４か
ら、タイムスロットの開始時刻ｔs ＝１０が減算され
て、Δｔの値が求められる。
て、Ｆ／Ｆ１３のデータ入力の変化時刻ｔ＝３３につい
ても、バラツキを含めた変化時刻が求められる。Ｆ／Ｆ
１３に対するデータ入力の変化時刻に対して、最終タイ
ムスロットまでの計算が行われて、その計算結果は、ス
テップＳ19においてデータパタン１０５として所定ファ
イルに格納される。次いで、ステップＳ20〜ステップＳ
25において、Ｆ／Ｆ１３のクロック入力に対するバラツ
キが求められる。ステップＳ20においてはＦ／Ｆ１３に
対するクロック入力の変化時刻ｔn に該当するｔ＝１４
が抜き出される。そして、ステップＳ21においてはタイ
ムスロットの開始時刻ｔs を示すｔ＝１０が抜き出さ
れ、ステップＳ22においては、次式に示されるように、
Ｆ／Ｆ１３に対するクロック入力の変化時刻ｔ＝１４か
ら、タイムスロットの開始時刻ｔs ＝１０が減算され
て、Δｔの値が求められる。
【００２８】 Δｔ＝ｔn −ｔs ……………………………… （６） ＝１４−１０＝４ 次に、ステップＳ23においては、上記（６）式により得
られるΔｔに対して、チップ内部パラツキ係数ｋ2 の乗
算が行われて、Ｆ／Ｆ１３のホールド企画に対するチッ
プ内部パラツキを検証するために、当該Ｆ／Ｆ１３のデ
ータ入力を遅らせる方向、またはＦ／Ｆ１３のクロック
入力を早める方向でバラツキが与えられる。例えば、内
部バラツキ量を１０％とした場合には、チップ内部バラ
ツキ係数ｋ2 は以下に示す値となる。
られるΔｔに対して、チップ内部パラツキ係数ｋ2 の乗
算が行われて、Ｆ／Ｆ１３のホールド企画に対するチッ
プ内部パラツキを検証するために、当該Ｆ／Ｆ１３のデ
ータ入力を遅らせる方向、またはＦ／Ｆ１３のクロック
入力を早める方向でバラツキが与えられる。例えば、内
部バラツキ量を１０％とした場合には、チップ内部バラ
ツキ係数ｋ2 は以下に示す値となる。
【００２９】 ｋ2 ＝１−１０％＝０．９ ……………………… （７） バラツキ値＝Δｔ×ｋ2 ………………………… （８） ＝４×０．９＝３．６ 次いで、ステップＳ24においては、バラツキ値＝３．６
に対応して、ステップＳ22において減算されたｔs ＝１
０の値が加算される。これにより次式に示されるよう
に、バラツキを含めた変化時刻が求められる。
に対応して、ステップＳ22において減算されたｔs ＝１
０の値が加算される。これにより次式に示されるよう
に、バラツキを含めた変化時刻が求められる。
【００３０】 バラツキを含めた変化時刻＝バラツキ値＋ｔs ……（９） ＝３．６＋１０＝１３．６ 以上の計算により、Ｆ／Ｆ１３のクロック入力変化時刻
ｔ＝１４に対するバラツキを含めた変化時刻ｔ＝１３．
６が得られる。同様に、上記の（６）式〜（９）式を用
いて、Ｆ／Ｆ１３のクロック入力変化時刻ｔ＝３４につ
いても、バラツキを含めた変化時刻が求められる。Ｆ／
Ｆ１３のクロック入力の変化時刻に対して、最終タイム
スロットまでの計算が行われて、その結果は、ステップ
Ｓ26においてクロックパタン１０６として所定ファイル
に格納される。ステップＳ27においては、ダンプ情報１
０４に含まれるＦ／Ｆ１３の出力の変化時刻と状態値と
がそのまま抜き出されて、期待値パタン１０７としてフ
ァイルに格納される。更に、ステップＳ28においては、
ステップＳ19において格納されたデータバタン１０５
と、ステップＳ26において格納されたクロックパタン１
０６と、ステップＳ27において格納された期待値パタン
１０７とが合成されて出力され、ステップＳ29において
合成されたパタンの信号名としては、ステップＳ6 にお
いて作成された接続情報１０２に対応する信号名に付け
替えられた論理検証用パタン１０８として生成される。
ｔ＝１４に対するバラツキを含めた変化時刻ｔ＝１３．
６が得られる。同様に、上記の（６）式〜（９）式を用
いて、Ｆ／Ｆ１３のクロック入力変化時刻ｔ＝３４につ
いても、バラツキを含めた変化時刻が求められる。Ｆ／
Ｆ１３のクロック入力の変化時刻に対して、最終タイム
スロットまでの計算が行われて、その結果は、ステップ
Ｓ26においてクロックパタン１０６として所定ファイル
に格納される。ステップＳ27においては、ダンプ情報１
０４に含まれるＦ／Ｆ１３の出力の変化時刻と状態値と
がそのまま抜き出されて、期待値パタン１０７としてフ
ァイルに格納される。更に、ステップＳ28においては、
ステップＳ19において格納されたデータバタン１０５
と、ステップＳ26において格納されたクロックパタン１
０６と、ステップＳ27において格納された期待値パタン
１０７とが合成されて出力され、ステップＳ29において
合成されたパタンの信号名としては、ステップＳ6 にお
いて作成された接続情報１０２に対応する信号名に付け
替えられた論理検証用パタン１０８として生成される。
【００３１】図６は、ステップＳ29において作成される
論理検証用パタン１０８に関するタイミング図である。
即ち、図５におけるＦ／Ｆデータ入力は、ｔ＝１２．２
およびｔ＝３３．３において変化し、Ｆ／Ｆクロック入
力は、ｔ＝１３．６、ｔ＝２２．７およびｔ＝３３．６
において変化しており、Ｆ／Ｆデータ出力の期待値は、
ｔ＝１５およびｔ＝３５において変化している。次に、
ステップＳ30においては、接続情報１０２と論理検証用
パタン１０８とを用いて論理シミュレーションが実行さ
れる。図６のタイミング図においては、ｔ＝１２．２に
おけるＦ／Ｆデータ入力の変化に対して、ｔ＝１３．６
においてはＦ／Ｆクロック入力が立ち上がりの状態とな
っている。このタイミングにおけるＦ／Ｆ１３のセット
アップは１．２であり、セットアップ規格＝１を満たし
ているが、ｔ＝３３．２におけるＦ／Ｆデータ入力の変
化に対しては、Ｆ／Ｆクロック入力はｔ＝３３．６にお
いて立ち上がっており、このタイミングにおけるＦ／Ｆ
１３のセットアップは０．３しかなく、規格割れのタイ
ミングとなっている。従って、ステップＳ31以降の処理
手順においてはＮＧの判定結果が出力され、対象とする
半導体集積回路が、チップ内部バラツキの影響を受ける
回路であるものと判定される。
論理検証用パタン１０８に関するタイミング図である。
即ち、図５におけるＦ／Ｆデータ入力は、ｔ＝１２．２
およびｔ＝３３．３において変化し、Ｆ／Ｆクロック入
力は、ｔ＝１３．６、ｔ＝２２．７およびｔ＝３３．６
において変化しており、Ｆ／Ｆデータ出力の期待値は、
ｔ＝１５およびｔ＝３５において変化している。次に、
ステップＳ30においては、接続情報１０２と論理検証用
パタン１０８とを用いて論理シミュレーションが実行さ
れる。図６のタイミング図においては、ｔ＝１２．２に
おけるＦ／Ｆデータ入力の変化に対して、ｔ＝１３．６
においてはＦ／Ｆクロック入力が立ち上がりの状態とな
っている。このタイミングにおけるＦ／Ｆ１３のセット
アップは１．２であり、セットアップ規格＝１を満たし
ているが、ｔ＝３３．２におけるＦ／Ｆデータ入力の変
化に対しては、Ｆ／Ｆクロック入力はｔ＝３３．６にお
いて立ち上がっており、このタイミングにおけるＦ／Ｆ
１３のセットアップは０．３しかなく、規格割れのタイ
ミングとなっている。従って、ステップＳ31以降の処理
手順においてはＮＧの判定結果が出力され、対象とする
半導体集積回路が、チップ内部バラツキの影響を受ける
回路であるものと判定される。
【００３２】次に、図７（ａ）は、図１における接続情
報変換手段１の第１の実施形態を示すブロック図であ
る。図７（ａ）に示されるように、本実施形態は、接続
情報１０１に含まれるＦ／Ｆ系論理セルを検索する検索
手段１６と、検索されたＦ／Ｆ系論理セルの中で、信号
として使用されている端子の総数と同数の外部端子を生
成する端子生成手段１７と、検索されたＦ／Ｆ系論理セ
ルを抜き出すＦ／Ｆ抽出手段１８と、抽出されたＦ／Ｆ
系論理セルの端子と、端子生成手段１７において生成さ
れた外部端子とを１対１に接続する接続情報１０２を出
力する接続情報出力手段１９とを備えて構成される。こ
の接続情報変換手段１においては、図２に示される処理
フローにおいて、ステップＳ1 〜ステップＳ6 にわたる
処理が実行される。
報変換手段１の第１の実施形態を示すブロック図であ
る。図７（ａ）に示されるように、本実施形態は、接続
情報１０１に含まれるＦ／Ｆ系論理セルを検索する検索
手段１６と、検索されたＦ／Ｆ系論理セルの中で、信号
として使用されている端子の総数と同数の外部端子を生
成する端子生成手段１７と、検索されたＦ／Ｆ系論理セ
ルを抜き出すＦ／Ｆ抽出手段１８と、抽出されたＦ／Ｆ
系論理セルの端子と、端子生成手段１７において生成さ
れた外部端子とを１対１に接続する接続情報１０２を出
力する接続情報出力手段１９とを備えて構成される。こ
の接続情報変換手段１においては、図２に示される処理
フローにおいて、ステップＳ1 〜ステップＳ6 にわたる
処理が実行される。
【００３３】また、図７（ｂ）は、図１における接続情
報変換手段１の第２の実施形態を示すブロック図であ
り、接続情報１０１が階層構造を有している場合に適用
される１実施形態である。図７（ｂ）に示されるよう
に、本実施形態は、接続情報１０１の階層構造を論理セ
ルのレベルまで展開された接続情報に変換する階層展開
手段２０と、階層展開された接続情報に含まれるＦ／Ｆ
系論理セルを検索する検索手段１６と、検索されたＦ／
Ｆ系論理セルの中で、信号として使用されている端子の
総数と同数の外部端子を生成する端子生成手段１７と、
検索されたＦ／Ｆ系論理セルを抜き出すＦ／Ｆ抽出手段
１８と、抽出されたＦ／Ｆ系論理セルの端子と、端子生
成手段１７において生成された外部端子とを１対１に接
続する接続情報１０２を出力する接続情報出力手段１９
とを備えて構成される。この接続情報変換手段１におい
ては、図２に示される処理フローにおいて、ステップＳ
1 とステップＳ2 の間において上記の階層展開処理が行
われて、ステップＳ1 〜ステップＳ6 にわたる処理が実
行される。
報変換手段１の第２の実施形態を示すブロック図であ
り、接続情報１０１が階層構造を有している場合に適用
される１実施形態である。図７（ｂ）に示されるよう
に、本実施形態は、接続情報１０１の階層構造を論理セ
ルのレベルまで展開された接続情報に変換する階層展開
手段２０と、階層展開された接続情報に含まれるＦ／Ｆ
系論理セルを検索する検索手段１６と、検索されたＦ／
Ｆ系論理セルの中で、信号として使用されている端子の
総数と同数の外部端子を生成する端子生成手段１７と、
検索されたＦ／Ｆ系論理セルを抜き出すＦ／Ｆ抽出手段
１８と、抽出されたＦ／Ｆ系論理セルの端子と、端子生
成手段１７において生成された外部端子とを１対１に接
続する接続情報１０２を出力する接続情報出力手段１９
とを備えて構成される。この接続情報変換手段１におい
ては、図２に示される処理フローにおいて、ステップＳ
1 とステップＳ2 の間において上記の階層展開処理が行
われて、ステップＳ1 〜ステップＳ6 にわたる処理が実
行される。
【００３４】次に、図８は、図１における接続情報変換
手段１の第３の実施形態を示すブロック図であり、接続
情報１０１に含まれるＦ／Ｆ系論理セルにおいて、チッ
プ内部バラツキの影響を受ける論理セルが予め予想され
ている場合に、Ｆ／Ｆ検索処理を省略して処理を行う際
に適用される１実施形態である。図８に示されるよう
に、本実施形態は、接続情報１０１に含まれる１個以上
のＦ／Ｆ系論理セルを指定するＦ／Ｆ指定手段２１と、
指定されたＦ／Ｆ系論理セルの中で、信号として使用さ
れている端子の総数と同数の外部端子を生成する端子生
成手段１７と、検索されたＦ／Ｆ系論理セルを抜き出す
Ｆ／Ｆ抽出手段１８と、抽出されたＦ／Ｆ系論理セルの
端子と、端子生成手段１７において生成された外部端子
とを１対１に接続する接続情報１０２を出力する接続情
報出力手段１９とを備えて構成される。この接続情報変
換手段１においては、図２に示される処理フローにおい
て、ステップＳ1 のＦ／Ｆ検索処理がＦ／Ｆ指定処理に
置換えられた処理手順として形成されており、ステップ
Ｓ1 〜ステップＳ6 にわたる処理が実行される。
手段１の第３の実施形態を示すブロック図であり、接続
情報１０１に含まれるＦ／Ｆ系論理セルにおいて、チッ
プ内部バラツキの影響を受ける論理セルが予め予想され
ている場合に、Ｆ／Ｆ検索処理を省略して処理を行う際
に適用される１実施形態である。図８に示されるよう
に、本実施形態は、接続情報１０１に含まれる１個以上
のＦ／Ｆ系論理セルを指定するＦ／Ｆ指定手段２１と、
指定されたＦ／Ｆ系論理セルの中で、信号として使用さ
れている端子の総数と同数の外部端子を生成する端子生
成手段１７と、検索されたＦ／Ｆ系論理セルを抜き出す
Ｆ／Ｆ抽出手段１８と、抽出されたＦ／Ｆ系論理セルの
端子と、端子生成手段１７において生成された外部端子
とを１対１に接続する接続情報１０２を出力する接続情
報出力手段１９とを備えて構成される。この接続情報変
換手段１においては、図２に示される処理フローにおい
て、ステップＳ1 のＦ／Ｆ検索処理がＦ／Ｆ指定処理に
置換えられた処理手順として形成されており、ステップ
Ｓ1 〜ステップＳ6 にわたる処理が実行される。
【００３５】また、図９（ａ）および（ｂ）は、それぞ
れ図１におけるダンプ情報生成手段２の第１および第２
の実施形態を示すブロック図であり、第１の実施形態
は、接続情報１０１と論理検証用パタン１０３とを用い
て論理シミュレーションを実行する演算手段２２と、当
該演算手段２２による論理シミュレーション結果により
得られるダンプ情報を出力するダンプ情報出力手段２３
とを備えて構成され、また第２の実施形態は、接続情報
１０１と論理検証用パタン１０３とを用いて論理シミュ
レーションを実行する演算手段２２と、当該演算手段２
２による論理シミュレーション実行時に、接続情報１０
１に含まれる任意の１個または複数個の論理セルを指定
するダンプセル指定手段２４と、指定された論理セルの
変化時刻と状態値とをダンプ情報１０４として出力する
ダンプ情報出力手段２３とを備えて構成される。当該ダ
ンプ情報生成手段２においては、図２の処理フローにお
けるステップＳ7 よりステップＳ12までの処理が実行さ
れるが、ダンプ情報生成手段２の第１の実施形態が適用
される場合には、演算手段２２による論理シミュレーシ
ョン実行時に、ダンプ情報１０４として出力される接続
情報１０１内の任意の論理セルを指定する処理が省略さ
れており、この場合においては、図２の処理フローにお
いて、ステップＳ11のダンプ情報指定処理が省かれてい
る。
れ図１におけるダンプ情報生成手段２の第１および第２
の実施形態を示すブロック図であり、第１の実施形態
は、接続情報１０１と論理検証用パタン１０３とを用い
て論理シミュレーションを実行する演算手段２２と、当
該演算手段２２による論理シミュレーション結果により
得られるダンプ情報を出力するダンプ情報出力手段２３
とを備えて構成され、また第２の実施形態は、接続情報
１０１と論理検証用パタン１０３とを用いて論理シミュ
レーションを実行する演算手段２２と、当該演算手段２
２による論理シミュレーション実行時に、接続情報１０
１に含まれる任意の１個または複数個の論理セルを指定
するダンプセル指定手段２４と、指定された論理セルの
変化時刻と状態値とをダンプ情報１０４として出力する
ダンプ情報出力手段２３とを備えて構成される。当該ダ
ンプ情報生成手段２においては、図２の処理フローにお
けるステップＳ7 よりステップＳ12までの処理が実行さ
れるが、ダンプ情報生成手段２の第１の実施形態が適用
される場合には、演算手段２２による論理シミュレーシ
ョン実行時に、ダンプ情報１０４として出力される接続
情報１０１内の任意の論理セルを指定する処理が省略さ
れており、この場合においては、図２の処理フローにお
いて、ステップＳ11のダンプ情報指定処理が省かれてい
る。
【００３６】次に、図１０は、図１におけるデータパタ
ン生成手段３の１実施形態を示すブロック図である。図
１０に示されるように、本実施形態は、ダンプ情報１０
４の変化時刻を予め決められた周期のタイムスロット単
位に分割するタイムスロット分割手段２５と、分割され
たタイムスロット内に含まれるＦ／Ｆ系論理セルのデー
タ入力端子、リセット入力端子およびセット入力端子の
各端子の変化時刻から、タイムスロットの開始時刻を減
算する演算手段２６と、減算手段２６による減算結果に
第１のチップ内部バラツキ係数ｋ1 を乗ずる乗算手段２
７と、乗算手段２７による乗算結果と減算手段２６によ
り減算されたタイムスロットの開始時刻とを加算する加
算手段２８と、この加算結果をデータパタン１０５とし
て出力するデータパタン出力手段２９とを備えて構成さ
れる。このデータパタン生成手段３においては、図２の
処理フローにおけるステップＳ13よりステップＳ19まで
の処理が実行される。
ン生成手段３の１実施形態を示すブロック図である。図
１０に示されるように、本実施形態は、ダンプ情報１０
４の変化時刻を予め決められた周期のタイムスロット単
位に分割するタイムスロット分割手段２５と、分割され
たタイムスロット内に含まれるＦ／Ｆ系論理セルのデー
タ入力端子、リセット入力端子およびセット入力端子の
各端子の変化時刻から、タイムスロットの開始時刻を減
算する演算手段２６と、減算手段２６による減算結果に
第１のチップ内部バラツキ係数ｋ1 を乗ずる乗算手段２
７と、乗算手段２７による乗算結果と減算手段２６によ
り減算されたタイムスロットの開始時刻とを加算する加
算手段２８と、この加算結果をデータパタン１０５とし
て出力するデータパタン出力手段２９とを備えて構成さ
れる。このデータパタン生成手段３においては、図２の
処理フローにおけるステップＳ13よりステップＳ19まで
の処理が実行される。
【００３７】図１１は、図１におけるクロックパタン生
成手段４の１実施形態を示すブロック図である。図１１
に示されるように、本実施形態は、ダンプ情報１０４の
変化時刻を予め決められた周期のタイムスロット単位に
分割するタイムスロット分割手段２５と、分割されたタ
イムスロット内に含まれるＦ／Ｆ系論理セルのクロック
入力端子の変化時刻から、タイムスロットの開始時刻を
減算する減算手段３０と、減算手段３０による減算結果
に第２のチップ内部バラツキ係数ｋ2 を乗ずる乗算手段
３１と、乗算手段３１による乗算結果と減算手段３０に
より減算されたタイムスロットの開始時刻とを加算する
加算手段３２と、この加算結果をクロックパタン１０６
として出力するクロックパタン出力手段３３とを備えて
構成される。このクロックパタン生成手段４において
は、図２の処理フローにおけるステップＳ20よりステッ
プＳ26までの処理が実行される。
成手段４の１実施形態を示すブロック図である。図１１
に示されるように、本実施形態は、ダンプ情報１０４の
変化時刻を予め決められた周期のタイムスロット単位に
分割するタイムスロット分割手段２５と、分割されたタ
イムスロット内に含まれるＦ／Ｆ系論理セルのクロック
入力端子の変化時刻から、タイムスロットの開始時刻を
減算する減算手段３０と、減算手段３０による減算結果
に第２のチップ内部バラツキ係数ｋ2 を乗ずる乗算手段
３１と、乗算手段３１による乗算結果と減算手段３０に
より減算されたタイムスロットの開始時刻とを加算する
加算手段３２と、この加算結果をクロックパタン１０６
として出力するクロックパタン出力手段３３とを備えて
構成される。このクロックパタン生成手段４において
は、図２の処理フローにおけるステップＳ20よりステッ
プＳ26までの処理が実行される。
【００３８】また、図１２（ａ）および（ｂ）は、それ
ぞれ図１におけるパタン生成手段６の第１および第２の
実施形態を示すブロック図である。第１の実施形態は、
図１２（ａ）に示されるように、データパタン生成手段
３より出力されるデータパタン１０５と、クロックパタ
ン生成手段４より出力されるクロックパタン１０６と、
期待値パタン生成手段５より出力される期待値パタン１
０７とを入力して合成するパタン合成手段３４と、合成
されたパタンにおいて使用されている端子名を、接続情
報変換手段１より入力される接続情報１０２の端子名に
付け替えて、端子名対応情報１０９を出力する端子名対
応手段３５と、端子名を付け替えられたパタンを論理検
証用パタン１０８として出力するパタン出力手段３６と
を備えて構成され、また第２の実施形態は、図１２
（ｂ）に示されるように、データパタン１０５、クロッ
クパタン１０６および期待値パタン１０７を入力して合
成するパタン合成手段３４と、合成されたパタンにおい
て使用されている端子名を、接続情報変換手段１より入
力される接続情報１０２の端子名に付け替えて、端子名
対応情報１０９を出力する端子名対応手段３５と、端子
名対応情報１０９を入力して、接続情報１０２には含ま
れていない論理セルのパタン情報を削除して出力するパ
タン最適化手段３７と、端子名を付け替えられたパタン
を論理検証用パタン１０８として出力するパタン出力手
段３６とを備えて構成される。このパタン生成手段６に
おいては、図２の処理フローにおけるステップＳ28より
ステップＳ29までの処理が実行されるが、前記第２の実
施形態においては、パタン最適化手段３７を付加するこ
とにより、パタン合成手段３４において合成されたパタ
ンに、余分な論理セルのパタン情報が含まれている場合
には、当該余分のパタン情報を削除することにより、パ
タンの最適化を図ることができる。
ぞれ図１におけるパタン生成手段６の第１および第２の
実施形態を示すブロック図である。第１の実施形態は、
図１２（ａ）に示されるように、データパタン生成手段
３より出力されるデータパタン１０５と、クロックパタ
ン生成手段４より出力されるクロックパタン１０６と、
期待値パタン生成手段５より出力される期待値パタン１
０７とを入力して合成するパタン合成手段３４と、合成
されたパタンにおいて使用されている端子名を、接続情
報変換手段１より入力される接続情報１０２の端子名に
付け替えて、端子名対応情報１０９を出力する端子名対
応手段３５と、端子名を付け替えられたパタンを論理検
証用パタン１０８として出力するパタン出力手段３６と
を備えて構成され、また第２の実施形態は、図１２
（ｂ）に示されるように、データパタン１０５、クロッ
クパタン１０６および期待値パタン１０７を入力して合
成するパタン合成手段３４と、合成されたパタンにおい
て使用されている端子名を、接続情報変換手段１より入
力される接続情報１０２の端子名に付け替えて、端子名
対応情報１０９を出力する端子名対応手段３５と、端子
名対応情報１０９を入力して、接続情報１０２には含ま
れていない論理セルのパタン情報を削除して出力するパ
タン最適化手段３７と、端子名を付け替えられたパタン
を論理検証用パタン１０８として出力するパタン出力手
段３６とを備えて構成される。このパタン生成手段６に
おいては、図２の処理フローにおけるステップＳ28より
ステップＳ29までの処理が実行されるが、前記第２の実
施形態においては、パタン最適化手段３７を付加するこ
とにより、パタン合成手段３４において合成されたパタ
ンに、余分な論理セルのパタン情報が含まれている場合
には、当該余分のパタン情報を削除することにより、パ
タンの最適化を図ることができる。
【００３９】次に、本発明の論理シミュレーション方式
における第１のチップ内部バラツキ係数ｋ1 と、第２の
チップ内部バラツキ係数ｋ2 の設定方法について説明す
る。
における第１のチップ内部バラツキ係数ｋ1 と、第２の
チップ内部バラツキ係数ｋ2 の設定方法について説明す
る。
【００４０】基本的には、Ｆ／Ｆ系論理セルのクロック
入力に対する信号経路と、クロック以外の信号入力に対
する信号経路とのタイミング・マージンが少なくなる方
向でバラツキ係数が設定される。第１および第２のチッ
プ内部のバラツキ係数をそれぞれｋ1 およびｋ2 とし、
バラツキ量をｙとすると、バラツキ係数ｋ1 およびｋ2
としては、下記のように、（１０）式から（１７）式に
示される８通りの係数が与えられる。
入力に対する信号経路と、クロック以外の信号入力に対
する信号経路とのタイミング・マージンが少なくなる方
向でバラツキ係数が設定される。第１および第２のチッ
プ内部のバラツキ係数をそれぞれｋ1 およびｋ2 とし、
バラツキ量をｙとすると、バラツキ係数ｋ1 およびｋ2
としては、下記のように、（１０）式から（１７）式に
示される８通りの係数が与えられる。
【００４１】 ｋ1 ＝１＋ｙ％ ｋ2 ＝１−ｙ％ ………………………………（１０） ｋ1 ＝１−ｙ％ ｋ2 ＝１＋ｙ％ ………………………………（１１） ｋ1 ＝１＋ｙ％ ｋ2 ＝１ ………………………………（１２） ｋ1 ＝１ ｋ2 ＝１−ｙ％ ………………………………（１３） ｋ1 ＝１−ｙ％ ｋ2 ＝１ ………………………………（１４） ｋ1 ＝１ ｋ2 ＝１＋ｙ％ ………………………………（１５） ｋ1 ＝１＋ｙ％ ｋ2 ＝１＋ｙ％ ………………………………（１６） ｋ1 ＝１−ｙ％ ｋ2 ＝１−ｙ％ ………………………………（１７） 上記の（１０）式および（１１）式は、図２の処理フロ
ーの説明においても使用されているが、Ｆ／Ｆ系論理セ
ルのセットアップ・タイム、ホールド・タイム、リリー
ス・タイムおよびリムーバル・タイムに対するバラツキ
の影響を検証する際に使用される。また（１２）式およ
び（１３）式は、セットアップ・タイムに対するタイミ
ング・マージンの確認を行う際に使用され、（１４）式
および（１５）式は、ホールド・タイムに対するタイミ
ング・マージンを確認する際に使用される。なお、図１
３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）お
よび（ｇ）は、前記（１０）乃至（１５）式による入力
タイミングの変化を示すタイミング図である。図１３
（ａ）には、元のダンプ情報に対応するデータ入力とク
ロック入力との関係が示されており、以下、図１３
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
には、それぞれ前記（１０）乃至（１５）式に順次対応
するデータ入力とクロック入力との関係が示されてい
る。図１３において斜線が記入されている時間領域の部
分は、タイミングがきつくなる領域を示している。
ーの説明においても使用されているが、Ｆ／Ｆ系論理セ
ルのセットアップ・タイム、ホールド・タイム、リリー
ス・タイムおよびリムーバル・タイムに対するバラツキ
の影響を検証する際に使用される。また（１２）式およ
び（１３）式は、セットアップ・タイムに対するタイミ
ング・マージンの確認を行う際に使用され、（１４）式
および（１５）式は、ホールド・タイムに対するタイミ
ング・マージンを確認する際に使用される。なお、図１
３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）お
よび（ｇ）は、前記（１０）乃至（１５）式による入力
タイミングの変化を示すタイミング図である。図１３
（ａ）には、元のダンプ情報に対応するデータ入力とク
ロック入力との関係が示されており、以下、図１３
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）および（ｇ）
には、それぞれ前記（１０）乃至（１５）式に順次対応
するデータ入力とクロック入力との関係が示されてい
る。図１３において斜線が記入されている時間領域の部
分は、タイミングがきつくなる領域を示している。
【００４２】更に、前記（１６）式は、元の接続情報を
流用して、現在の論理セルにおける遅延値よりも遅くな
る製造プロセスで実現する場合、またはレイアウト前の
接続情報について、回路構成上の問題点を抽出する場合
に使用される。また（１７）式は、元の接続情報を流用
して、現在の論理セルにおける遅延値よりも速くなる製
造プロセスで実現する場合、または（１６）式の場合と
同様に、レイアウト前の接続情報について、回路構成上
の問題点を抽出する場合に使用される。
流用して、現在の論理セルにおける遅延値よりも遅くな
る製造プロセスで実現する場合、またはレイアウト前の
接続情報について、回路構成上の問題点を抽出する場合
に使用される。また（１７）式は、元の接続情報を流用
して、現在の論理セルにおける遅延値よりも速くなる製
造プロセスで実現する場合、または（１６）式の場合と
同様に、レイアウト前の接続情報について、回路構成上
の問題点を抽出する場合に使用される。
【００４３】即ち、上記の１実施形態を参照して説明し
たように、従来の論理シミュレーション方法において
は、各論理セルに対する遅延値を、各パタンごとに所定
の遅延テーブルを参照して処理が実行されているため、
その実行時間が過大になるという問題が存在するのに対
比して、本発明においては、各パタンごとに遅延テーブ
ルを参照するという余分の処理手順が排除されるため
に、論理シミュレーションの実行処理時間が大巾に短縮
される。
たように、従来の論理シミュレーション方法において
は、各論理セルに対する遅延値を、各パタンごとに所定
の遅延テーブルを参照して処理が実行されているため、
その実行時間が過大になるという問題が存在するのに対
比して、本発明においては、各パタンごとに遅延テーブ
ルを参照するという余分の処理手順が排除されるため
に、論理シミュレーションの実行処理時間が大巾に短縮
される。
【００４４】なお、一般的にハイブリッド型およびマル
チモジュール型の半導体デバイス等において、各機能素
子の遅延値のバラツキが一様でない場合に対しても、本
発明が有効に適用されることは云うまでもない。
チモジュール型の半導体デバイス等において、各機能素
子の遅延値のバラツキが一様でない場合に対しても、本
発明が有効に適用されることは云うまでもない。
【００４５】
【発明の効果】以上説明したように、本発明は、論理シ
ミュレーションの処理実行時において、各論理セルに対
する遅延値を、パタンごとに遅延テーブルを参照すると
いう処理手順が排除されるために、当該遅延テーブルに
必要とされる膨大なメモリ容量を不要にすることができ
るとともに、当該テーブルの作成工数を排除し、且つ論
理シミュレーションの処理時間を従来に対比して短縮す
ることができるという効果がある。
ミュレーションの処理実行時において、各論理セルに対
する遅延値を、パタンごとに遅延テーブルを参照すると
いう処理手順が排除されるために、当該遅延テーブルに
必要とされる膨大なメモリ容量を不要にすることができ
るとともに、当該テーブルの作成工数を排除し、且つ論
理シミュレーションの処理時間を従来に対比して短縮す
ることができるという効果がある。
【００４６】また、本発明においては、Ｆ／Ｆ論理セル
に対応する信号経路に着目した論理検証を行うことが可
能であるために、信号経路における論理段数が多い場合
においても、各信号経路に対応して問題の有無を的確に
検証することができるという効果がある。
に対応する信号経路に着目した論理検証を行うことが可
能であるために、信号経路における論理段数が多い場合
においても、各信号経路に対応して問題の有無を的確に
検証することができるという効果がある。
【００４７】また従来においては、論理シミュレーショ
ンにより得られる結果が、バラツキの影響に対する問題
の有無のみであり、内部タイミングに問題のあるＦ／Ｆ
を特定することができなかったのに対比して、本発明に
おいては、論理回路に含まれる任意のＦ／Ｆ論理セルを
特定して、対応する信号経路にかかわる内部タイミング
の問題の有無を容易に解析することができるという効果
がある。
ンにより得られる結果が、バラツキの影響に対する問題
の有無のみであり、内部タイミングに問題のあるＦ／Ｆ
を特定することができなかったのに対比して、本発明に
おいては、論理回路に含まれる任意のＦ／Ｆ論理セルを
特定して、対応する信号経路にかかわる内部タイミング
の問題の有無を容易に解析することができるという効果
がある。
【００４８】また、Ｆ／Ｆの個数分に対する解析が１回
の論理シミュレーションにより論理検証することが可能
であるとともに、半導体チップ内部のバラツキに起因す
る問題の有無を、半導体集積回路の製造前の段階におい
て検証することが可能であり、更にはレイアウト前にお
ける接続情報に対する問題点の抽出も可能となるため
に、論理回路を形成する半導体集積回路の歩留りを向上
させることができるという効果がある。
の論理シミュレーションにより論理検証することが可能
であるとともに、半導体チップ内部のバラツキに起因す
る問題の有無を、半導体集積回路の製造前の段階におい
て検証することが可能であり、更にはレイアウト前にお
ける接続情報に対する問題点の抽出も可能となるため
に、論理回路を形成する半導体集積回路の歩留りを向上
させることができるという効果がある。
【００４９】更に、本発明においては、既存の遅延ライ
ブラリと論理シミュレータとを用いて論理検証すること
が可能であるとともに、既存の接続情報を用いて、他の
異なる製造プロセスにおいて実現する場合の問題点につ
いても論理検証が可能であり、これにより、より経済的
に論理シミュレーションを行うことができるという効果
がある。
ブラリと論理シミュレータとを用いて論理検証すること
が可能であるとともに、既存の接続情報を用いて、他の
異なる製造プロセスにおいて実現する場合の問題点につ
いても論理検証が可能であり、これにより、より経済的
に論理シミュレーションを行うことができるという効果
がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】前記実施形態における処理手順のフローチャー
トを示す図である。
トを示す図である。
【図３】前記実施形態における半導体集積回路例を示す
図である。
図である。
【図４】前記半導体集積回路例の動作を示すタイミング
図である。
図である。
【図５】前記半導体集積回路例におけるＦ／Ｆを示す回
路図である。
路図である。
【図６】前記Ｆ／Ｆの動作を示すタイミング図である。
【図７】前記１実施形態に含まれる接続情報変換手段の
第１および第２の実施形態の内部構成を示すブロック図
である。
第１および第２の実施形態の内部構成を示すブロック図
である。
【図８】前記１実施形態に含まれる接続情報変換手段の
第３の実施形態の内部構成を示すブロック図である。
第３の実施形態の内部構成を示すブロック図である。
【図９】前記１実施形態に含まれるダンプセル情報生成
手段の第１および第２の実施形態の内部構成を示すブロ
ック図である。
手段の第１および第２の実施形態の内部構成を示すブロ
ック図である。
【図１０】前記１実施形態に含まれるデータパタン生成
手段の１実施形態の内部構成を示すブロック図である。
手段の１実施形態の内部構成を示すブロック図である。
【図１１】前記１実施形態に含まれるクロックパタン生
成手段の１実施形態の内部構成を示すブロック図であ
る。
成手段の１実施形態の内部構成を示すブロック図であ
る。
【図１２】前記１実施形態に含まれるパタン生成手段の
第１および第２の実施形態の内部構成を示すブロック図
である。
第１および第２の実施形態の内部構成を示すブロック図
である。
【図１３】前記１実施形態におけるチップ内部バラツキ
のタイミングを示すタイミング図である。
のタイミングを示すタイミング図である。
【図１４】従来例における処理手順のフローチャートを
示す図である。
示す図である。
１ 接続情報変換手段 ２ ダンプ情報生成手段 ３ データパタン生成手段 ４ クロックパタン生成手段 ５ 期待値パタン生成手段 ６ パタン生成手段 ７、２２、２６ 演算手段 ８ 出力手段 ９、１０ 入力端子 １１、１２、１４ 論理回路 １３ Ｆ／Ｆ １５ 出力端子 １６ 検索手段 １７ 端子生成手段 １８ Ｆ／Ｆ抽出手段 １９ 接続情報出力手段 ２０ 階層展開手段 ２１ Ｆ／Ｆ指定手段 ２３ ダンプ情報出力手段 ２４ ダンプセル指定手段 ２５ タイムスロット分割手段 ２７、３１ 乗算手段 ２８、３２ 加算手段 ２９ データパタン出力手段 ３０ 減算手段 ３３ クロックパタン出力手段 ３４ パタン合成手段 ３５ 端子名対応手段 ３６ パタン出力手段 ３７ パタン最適化手段 ３８、４０ ライブラリ ３９ 遅延ライブラリ １０１、１０２ 接続情報 １０３ 論理検証用パタン １０４ ダンプ情報 １０５ データパタン １０６ クロックパタン １０７ 期待値パタン １０８ 論理検証用パタン １０９ 端子名対応情報 Ｓ1 〜Ｓ32、Ｓ41〜Ｓ47 ステップ
Claims (11)
- 【請求項１】 所定の第１の接続情報の入力を受けて、
当該第１の接続情報からＦ／Ｆ（フリップフロップ：以
下、Ｆ／Ｆと云う）系論理セルを切り離して第２の接続
情報を生成して出力する接続情報変換手段と、 前記第１の接続情報と第１の論理検証用パタンとを用い
て論理シミュレーションを実行し、所定のダンプ情報を
生成して出力するダンプ情報生成手段と、 前記ダンプ情報に含まれるＦ／Ｆ系論理セルのデータ入
力端子／リセット入力端子／セット入力端子のダンプ情
報を抜き出して、それぞれの入力端子の変化時刻に第１
のチップ内部バラツキ係数を乗じたデータパタンを生成
するデータパタン生成手段と、 前記ダンプ情報に含まれるＦ／Ｆ系論理セルのクロック
入力端子のダンプ情報を抜き出してクロック入力端子の
変化時刻に第２のチップ内部バラツキ係数を乗じたクロ
ックパタンを生成するクロックパタン生成手段と、 前記ダンプ情報に含まれるＦ／Ｆ系論理セルのデータ出
力端子のダンプ情報を抜き出して期待値パタンを作成す
る期待値パタン生成手段と、 前記データパタンと前記クロックパタンと前記期待値パ
タンとを合成して、第２の論理検証用パタンを生成する
パタン生成手段と、 前記第２の接続情報と前記第２の論理検証用パタンとを
用いて、論理シミュレーションを実行する第１の演算手
段と、 前記第１の演算手段による論理シミュレーション実行結
果の入力を受けて出力する出力手段と、 を備えて構成されることを特徴とする論理シミュレーシ
ョン方式。 - 【請求項２】 前記接続情報変換手段が、前記第１の接
続情報に含まれるＦ／Ｆ系論理セルを検索する検索手段
と、 前記検索手段により検索されたＦ／Ｆ系論理セルの中
で、信号として使用されている端子の総数と同数の外部
端子を生成する第１の端子生成手段と、 前記検索手段により検索されたＦ／Ｆ系論理セルを抜き
出す第１のＦ／Ｆ抽出手段と、 前記第１のＦ／Ｆ抽出手段により抽出されたＦ／Ｆ系論
理セルの端子と、前記第１の端子生成手段により生成さ
れた外部端子とを１対１にて接続する情報を出力する第
１の接続情報出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項３】 前記接続情報変換手段が、前記第１の接
続情報の内の階層構造を有する接続情報の階層構造を展
開する階層展開手段と、 前記階層展開手段による階層展開後の前記第１の接続情
報に含まれるＦ／Ｆ系論理セルを検索する検索手段と、 前記検索手段により検索されたＦ／Ｆ系論理セルの中
で、信号用として使用されている端子の総数と同数の外
部端子を生成する第１の端子生成手段と、 前記検索手段により検索されたＦ／Ｆ系論理セルを抜き
出す第１のＦ／Ｆ抽出手段と、 前記第１のＦ／Ｆ抽出手段により抽出されたＦ／Ｆ系論
理セルの端子と、前記第１の端子生成手段により生成さ
れた外部端子とを１対１にて接続する情報を出力する第
１の接続情報出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項４】 前記接続情報変換手段が、前記第１の接
続情報に含まれる１個以上のＦ／Ｆ系論理セルを指定す
るＦ／Ｆ指定手段と、 前記Ｆ／Ｆ指定手段により指定されたＦ／Ｆ系論理セル
の中で、信号用として使用されている端子の総数と同数
の外部端子を生成する第２の端子生成手段と、 前記Ｆ／Ｆ指定手段により指定されたＦ／Ｆ系論理セル
を抜き出す第２のＦ／Ｆ抽出手段と、 前記第２のＦ／Ｆ抽出手段により抜き出されたＦ／Ｆ系
論理セルの端子と、前記第３の端子生成手段により生成
された外部端子とを１対１にて接続する情報を出力する
第２の接続情報出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項５】 前記ダンプ情報生成手段が、前記第１の
接続情報と前記第１の論理検証用パタンとを用いて論理
シミュレーションを実行する第２の演算手段と、 前記第２の演算手段による論理シミュレーション結果
を、ダンプ情報として出力する第１のダンプ情報出力手
段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項６】 前記ダンプ情報生成手段が、前記第１の
接続情報と前記第１の論理検証用パタンとを用いて論理
シミュレーションを実行する第２の演算手段と、 前記第２の演算手段による論理シミュレーションの実行
時に、前記第１の接続情報に含まれる任意の１個または
複数個の論理セルを指定するダンプセル指定手段と、 前記ダンプセル指定手段により指定される論理セルの変
化時刻と状態値とをダンプ情報として出力する第２のダ
ンプ情報出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項７】 前記第２の演算手段が、予め決められて
いる複数の製造条件に対応する論理セルの遅延値を格納
するライブラリを備え、論理シミュレーション実行時に
指定される該当製造条件のライブラリを参照して、当該
論理シミュレーションを実行する請求項５および６記載
の論理シミュレーション方式。 - 【請求項８】 前記データパタン生成手段が、前記ダン
プ情報の変化時刻を、予め決められている周期のタイム
スロット単位に分割するタイムスロット分割手段と、 前記タイムスロット分割手段により分割されたタイムス
ロット内に含まれるＦ／Ｆ系論理セルのデータ入力端子
／リセット入力端子／セット入力端子のそれぞれの入力
端子の変化時刻より、前記タイムスロットの開始時刻を
減算する第１の減算手段と、 前記第１の減算手段による減算結果に、前記第１のチッ
プ内部バラツキ係数を乗ずる第１の乗算手段と、 前記第１の乗算手段による乗算結果と、前記第１の減算
手段により減算されたタイムスロットの開始時刻とを加
算する第１の加算手段と、 前記第１の加算手段による加算結果をデータパタンとし
て出力するデータパタン出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項９】 前記クロックパタン生成手段が、前記ダ
ンプ情報の変化時刻を予め決められている周期のタイム
スロット単位に分割するタイムスロット分割手段と、 前記タイムスロット分割手段により分割されたタイムス
ロット内に含まれるＦ／Ｆ系論理セルのクロック入力端
子の変化時刻より、前記タイムスロットの開始時刻を減
算する第２の減算手段と、 前記第２の減算手段による減算結果に、前記第２のチッ
プ内部バラツキ係数を乗ずる第２の乗算手段と、 前記第２の乗算手段による乗算結果と、前記第２の減算
手段により減算されたタイムスロットの開始時刻とを加
算する第２の加算手段と、 前記第２の加算手段による加算結果をクロックパタンと
して出力するクロックパタン出力手段と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項１０】 前記パタン生成手段が、前記データパ
タン、前記クロックパタンおよび前記期待値パタンを含
むパタン情報を入力して合成して出力するパタン合成手
段と、 前記パタン合成手段より出力されるパタン情報の入力を
受けて、当該パタン情報に含まれる、前記データパタ
ン、前記クロックパタンおよび前記期待値パタンにおい
て使用されている端子名を、前記第２の接続情報に含ま
れる端子名に付け替えて生成されるパタン情報を出力す
るとともに、当該付け替えられた端子名に対応する端子
名対応情報を生成して出力する端子名対応手段と、 前記端子名対応手段を介して出力される端子名を付け替
えられたパタン情報の入力を受けて、当該パタン情報を
論理検証用パタンとして出力する第１のパタン出力手段
と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。 - 【請求項１１】 前記パタン生成手段が、前記データパ
タン、前記クロックパタンおよび前記期待値パタンを含
むパタン情報を入力して合成して出力するパタン合成手
段と、 前記パタン合成手段より出力されるパタン情報の入力を
受けて、当該パタン情報に含まれる、前記データパタ
ン、前記クロックパタンおよび前記期待値パタンにおい
て使用されていた端子名を、前記第２の接続情報に含ま
れる端子名に付け替えて生成されるパタン情報を出力す
るとともに、当該付け替えられた端子名に対応する端子
名対応情報を生成して出力する端子名対応手段と、 前記端子名対応手段を介して出力される端子名を付け替
えられたパタン情報の入力を受けて、当該パタン情報よ
り、前記第２の接続情報に含まれていない論理セルのパ
タン情報を削除して出力するパタン最適化手段と、 前記パタン最適化手段より出力されるパタン情報を、論
理検証用パタンとして出力する第２のパタン出力手段
と、 を備えて構成される請求項１記載の論理シミュレーショ
ン方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073695A JP2859202B2 (ja) | 1996-03-28 | 1996-03-28 | 論理シミュレーション方式 |
| US08/826,232 US5943489A (en) | 1996-03-28 | 1997-03-27 | Logic simulation system for logic simulation of the semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073695A JP2859202B2 (ja) | 1996-03-28 | 1996-03-28 | 論理シミュレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265488A JPH09265488A (ja) | 1997-10-07 |
| JP2859202B2 true JP2859202B2 (ja) | 1999-02-17 |
Family
ID=13525619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073695A Expired - Fee Related JP2859202B2 (ja) | 1996-03-28 | 1996-03-28 | 論理シミュレーション方式 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2859202B2 (ja) |
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| US6370495B1 (en) * | 1999-02-02 | 2002-04-09 | Oak Technology | Method and apparatus for simulating a storage component |
| FR2794547B1 (fr) * | 1999-06-03 | 2001-08-24 | Gemplus Card Int | Preparation et execution d'un programme dans une carte a puce additionnelle d'un terminal |
| US6748352B1 (en) * | 1999-12-30 | 2004-06-08 | Intel Corporation | Method and apparatus for scan design using a formal verification-based process |
| US20090292837A1 (en) * | 2008-05-26 | 2009-11-26 | Hisaaki Katagiri | Propagation path specifying device, propagation path specifying method and computer program product |
| JP5267327B2 (ja) | 2009-05-25 | 2013-08-21 | 富士通セミコンダクター株式会社 | 設計支援プログラム、設計支援装置、および設計支援方法 |
| US8788886B2 (en) * | 2011-08-31 | 2014-07-22 | Apple Inc. | Verification of SoC scan dump and memory dump operations |
| US10176284B2 (en) * | 2016-09-30 | 2019-01-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor circuit design and manufacture method |
| JP6859717B2 (ja) * | 2017-01-20 | 2021-04-14 | セイコーエプソン株式会社 | 回路装置、リアルタイムクロック装置、電子機器、移動体及び検証方法 |
Family Cites Families (9)
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|---|---|---|---|---|
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| US5329471A (en) * | 1987-06-02 | 1994-07-12 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
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| US5452239A (en) * | 1993-01-29 | 1995-09-19 | Quickturn Design Systems, Inc. | Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system |
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-
1996
- 1996-03-28 JP JP8073695A patent/JP2859202B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-27 US US08/826,232 patent/US5943489A/en not_active Expired - Fee Related
Also Published As
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