CN115906729A - 针对存储器异步接口实现预定时序控制电路设计的方法 - Google Patents

Abstract

本发明涉及一种基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其中，该方法包括：设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则对存储器执行一系列输入操作，生成地址变化控制寄存器的输出信号、存储器读控制逻辑输出信号，并计算在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，同时，利用STA系统对各个信号设置相应的逻辑关系属性以及最优布线时序区间，从而满足当前存储器该异步接口的时序要求。采用了本发明的该设计方法，通过将存储器异步接口转化成与同步信号相关联的方法，能有效减少布局布线迭代次数。

Description

针对存储器异步接口实现预定时序控制电路设计的方法

技术领域

本发明涉及电路布局布线中的时序分析技术领域，尤其涉及异步接口时序电路的布局布线时序分析技术领域，具体是指一种基于STA系统并联合时序分析工具STA和前端电路设计来共同实现针对存储器异步接口实现预定时序控制电路设计的方法。

背景技术

在集成电路设计开发过程中，一般来说同步时序要求都是通过静态时序分析工具STA分析来保证的，但是对于一些芯片内嵌的异步时序接口，比如OTP存储器接口，静态时序分析工具一般是无法对它们进行约束，使得这部分异步接口的时序大多是需要通过动态时序，也就是后仿真来检验，检验周期长。现有的时序分析STA一般不对异步接口电路进行约束和分析，而是在布局布线结束后，采用动态时序分析方法，对提供的环境最坏和最好的条件下的时序进行gate仿真，倘若这两种环境下无法同时使得异步接口能正常工作，那么设计必须针对该问题进行分析，不断指出正确的修改趋势，不断进行布线和gate仿真，如此迭代，直到找到最佳方案为止。此种方法费时费力，并且不利于芯片设计在工艺上进行移植。

发明内容

本发明的目的是克服了上述现有技术的缺点，提供了一种迭代次数少、可移植性高的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法。

为了实现上述目的，本发明的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法如下：

该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其主要特点是，所述的方法包括以下步骤：

(1)设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则执行步骤(2)；否则不继续处理；

(2)所述的设计者针对所述的存储器进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，并在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异；

(3)STA系统根据所述的设计者的输入操作，设置与所述的时钟信号相关的同步控制逻辑，阻断所述的时钟信号的时钟属性以产生普通的输出信号，并设定最优布线时序区间；

(4)STA系统根据所述的设计者的输入操作进行综合的布局布线，并返回STA系统界面的后访网表进行预定时序的验证。

较佳地，所述的步骤(1)所述的异步时序关系具体为：

不受所述的时钟信号进行静态时序约束的时序关系。

较佳地，所述的步骤(2)中的进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，具体包括以下步骤：

(2.1)所述的设计者针对所述的存储器执行输入操作，将所述的存储器的当前地址寄存器组与下一次地址寄存器组中的寻址信号进行比较，产生地址变化控制寄存器的输出信号。

(2.2)所述的设计者将时钟信号通过阻隔缓冲器与所述的地址变化控制寄存器的输出信号进行逻辑与操作，产生存储器读控制逻辑输出信号。

更佳地，所述的步骤(2)中的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体为：

所述的设计者分别在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异。

较佳地，所述的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体包括以下步骤：

(2.3.1)将所述的时钟信号的周期设置为Tread；

(2.3.2)设置存储器读控制逻辑输出信号与地址寄存器组中的寻址信号之间的最小时序差值为第一预设时间间隔Ta；

(2.3.3)在所述的存储器读控制逻辑输出信号有效的前提下，将出现最慢的存储器数据输出信号PDOUT与所述的存储器读控制逻辑输出信号之间的时序差值设置为第二预设时间间隔Tb；

(2.3.4)对所述的存储器读控制逻辑输出信号使用静态时序分析工具分析工艺库进行工艺参数分析；

(2.3.5)获取最优和最差工艺参数条件下同一个所述的存储器读控制逻辑输出信号之间的时序差异。

较佳地，所述的步骤(3)中的设置与所述的时钟信号相关的同步控制逻辑，具体为：

STA系统根据所述的设计者的输入操作，将地址寄存器组以及数据寄存器组设置为与所述的时钟信号相关的同步控制逻辑。

较佳地，所述的步骤(3)中的阻断所述的时钟信号的时钟属性以产生普通的输出信号，具体为：

STA系统根据所述的设计者的输入操作，在所述的阻隔缓冲器的输出端阻断所述的时钟信号的时钟属性，产生普通的输出信号。

较佳地，所述的步骤(3)中的设定最优布线时序区间，具体为：

STA系统根据所述的设计者的输入操作，设定从所述的阻隔缓冲器输出到当前该存储器的读控制逻辑输出信号的最优布线时序区间。

更佳地，所述的设定最优布线时序区间，具体包括以下步骤：

(i)设定阻隔缓冲器自身延时(即所述的阻隔缓冲器自身从输入到输出所需的延时)加上从所述的阻隔缓冲器输入到存储器读控制逻辑输出信号所需延时的总延时中的最坏布线延时为TAmax，最优布线延时为TAmin；

(ii)并设置最优布线延迟阈值为TAmax+Ta，设置最坏布线延时阈值为小于Tread-Tb-Tc的数值，其中Tc为第三预设时间间隔。

更佳地，所述的第三预设时间间隔Tc具体通过以下方式设定：

设定以所述的存储器数据输出信号PDOUT向外所输出的数据信号DOUT作为起始点，DOUT寄存器组作为终点，将该两点之间的延时的最大值设定为第三预设时间间隔Tc。

采用了本发明的该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，通过将存储器的异步接口转化成与同步信号相关联的方法，指导布线工具自动在最优和最差工艺参数条件下自动选择器件来满足异步接口的时序要求，从而能够减少布局布线迭代次数，对后端人员要求降低，同时也增强了该设计方法在工艺上的可移植性。

附图说明

图1为本发明的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法在一具体实施例中的逻辑电路结构示意图。

图2为本发明的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法在一具体实施例中的时序关系示意图。

具体实施方式

为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。

在详细说明根据本发明的实施例前，应该注意到的是，在下文中，术语“包括”、“包含”或任何其他变体旨在涵盖非排他性的包含，由此使得包括一系列要素的过程、方法、物品或者设备不仅包含这些要素，而且还包含没有明确列出的其他要素，或者为这种过程、方法、物品或者设备所固有的要素。

该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其中，所述的方法包括以下步骤：

(1)设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则执行步骤(2)；否则不继续处理；

(2)所述的设计者针对所述的存储器进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，并在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异；

(3)STA系统根据所述的设计者的输入操作，设置与所述的时钟信号相关的同步控制逻辑，阻断所述的时钟信号的时钟属性以产生普通的输出信号，并设定最优布线时序区间；

(4)STA系统根据所述的设计者的输入操作进行综合的布局布线，并返回STA系统界面的后访网表(GATE NETLIST)进行预定时序的验证。

在本发明的一具体实施方式中，上述步骤(4)设计者在实际操作中具体进行以下预定时序的验证处理：

时序分析工具STA根据设计者的输入检查电路设计与约束的联合设计是否满足预订时序，进而确定综合后的网表，然后交给后端进行布局布线，最终由后端返回后访网表(GATE NETLIST)，进行预订时序的动态仿真验证。

作为本发明的优选实施方式，所述的步骤(1)所述的异步时序关系具体为：

不受所述的时钟信号进行静态时序约束的时序关系。

较佳地，所述的步骤(2)中的进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，具体包括以下步骤：

(2.1)所述的设计者针对所述的存储器执行输入操作，将所述的存储器的当前地址寄存器组与下一次地址寄存器组中的寻址信号进行比较，产生地址变化控制寄存器的输出信号。

(2.2)所述的设计者将时钟信号通过阻隔缓冲器与所述的地址变化控制寄存器的输出信号进行逻辑与操作，产生存储器读控制逻辑输出信号。

较佳地，所述的步骤(2)中的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体为：

所述的设计者分别在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异。

作为本发明的优选实施方式，所述的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体包括以下步骤：

(2.3.1)将所述的时钟信号的周期设置为Tread；

(2.3.2)设置存储器读控制逻辑输出信号与地址寄存器组中的寻址信号之间的最小时序差值为第一预设时间间隔Ta；

(2.3.3)在所述的存储器读控制逻辑输出信号有效的前提下，将出现最慢的存储器数据输出信号PDOUT与所述的存储器读控制逻辑输出信号之间的时序差值设置为第二预设时间间隔Tb；

(2.3.4)对所述的存储器读控制逻辑输出信号使用静态时序分析工具分析工艺库进行工艺参数分析；

(2.3.5)获取最优和最差工艺参数条件下同一个所述的存储器读控制逻辑输出信号之间的时序差异。

作为本发明的优选实施方式，所述的步骤(3)中的设置与所述的时钟信号相关的同步控制逻辑，具体为：

STA系统根据所述的设计者的输入操作，将地址寄存器组以及数据寄存器组设置为与所述的时钟信号相关的同步控制逻辑。

作为本发明的优选实施方式，所述的步骤(3)中的阻断所述的时钟信号的时钟属性以产生普通的输出信号，具体为：

STA系统根据所述的设计者的输入操作，在所述的阻隔缓冲器的输出端阻断所述的时钟信号的时钟属性，产生普通的输出信号。

作为本发明的优选实施方式，所述的步骤(3)中的设定最优布线时序区间，具体为：

STA系统根据所述的设计者的输入操作，设定从所述的阻隔缓冲器输出到当前该存储器的读控制逻辑输出信号的最优布线时序区间。

作为本发明的优选实施方式，所述的设定最优布线时序区间，具体包括以下步骤：

(i)设定阻隔缓冲器自身延时(即所述的阻隔缓冲器自身从输入到输出所需的延时)加上从所述的阻隔缓冲器输入到存储器读控制逻辑输出信号所需延时的总延时中的最坏布线延时为TAmax，最优布线延时为TAmin；

(ii)并设置最优布线延迟阈值为TAmax+Ta，设置最坏布线延时阈值为小于Tread-Tb-Tc的数值，其中Tc为第三预设时间间隔。

作为本发明的优选实施方式，所述的第三预设时间间隔Tc具体通过以下方式设定：

设定以所述的存储器数据输出信号PDOUT向外所输出的数据信号DOUT作为起始点，DOUT寄存器组作为终点，将该两点之间的延时的最大值设定为第三预设时间间隔Tc。

下面给出本技术方案应用在OTP异步时序中的一具体实施例：

步骤1：设计者根据OTP接口时序要求，确定是否在设计中需要加入异步设计需求。如图2所示，其中，CLK1代表时钟信号，A表示为寻址信号，CTRL表示为控制逻辑，PDOUT表示为存储器读控制逻辑输出信号。在实际处理OTP读取时序的过程中，希望控制器能在T1时刻抛出指令地址A1，而在T2时刻采样A1时刻对应的数据D1，同时抛出指令地址A2，在T3时刻采样A2时刻对应的数据D2，并且采样的指令地址A3，以此类推。对时钟信号CLK1周期的静态约束，只能控制CLK1的周期，但已经无法控制寻址信号A与控制信号CTRL之间的时序需求，以及由控制信号CTRL控制产生的存储器读控制逻辑输出信号PDOUT之间的时序关系。

步骤2：设计者分析在OTP控制器内的数据和控制信号中，判断哪些使用传统的同步时序设计，哪些使用本发明所述的异步时序设计。如图1所示，OTP控制器内地址寄存器组产生逻辑，数据寄存器组产生逻辑，写控制逻辑寄存器产生逻辑都可归属于时钟信号CLK1时钟域，将他们视为同步逻辑，采用传统的同步时序设计实现。在产生读控制信号输出逻辑时，需要将当前地址寄存器组与下一次地址寄存器组进行比较，生成地址变化产生逻辑寄存器，同时将时钟信号CLK1通过一个阻隔缓冲器，与地址变化产生逻辑寄存器进行逻辑与处理，作为该OTP控制器的读控制逻辑进行输出。如此可将一个异步控制读信号，转化为与时钟相关联的信号，受到静态时序的间接控制。

步骤3：经过步骤2的所述设计的OTP还不能同时在最优和最差工艺参数条件下，满足如图2所述的时序要求。此时，我们还需在设计中对这些控制信号作出约定。具体约定条件如下：

假设时钟信号CLK1的周期为Tread，读控制逻辑信号Read和地址寄存器组A0之间必须满足的最小差值为Ta，在读控制逻辑Read有效情况下，最慢出现OTP存储器输出信号PDOUT的时间为Tb。

使用静态时序分析工具分析工艺库，得到最优和最差工艺参数条件下同一个逻辑单元(比如DELY，BUF)之间的差异，一般在最坏环境下同一个逻辑单元的延迟是最好环境的若干倍。

步骤4：在STA系统中设定地址寄存器组A0，数据寄存器组DIN0的DFF群(即寄存器)与时钟信号CLK1相关，视为同步逻辑；

在所述的STA系统对这些逻辑进行同步约束，具体约束脚本如下：

create_clock-period Tread-name CLK1[get_ports CLK1]

步骤5：在STA系统中利用阻隔缓冲器的输出端阻断所述的时钟信号CLK1的时钟属性，让它只作为普通信号传输；假设阻隔缓冲器名为BUF1，具体约束脚本如下：

set_clock_sense-logical_stop_propagation-clocks CLK1[get_pins BUF1/Z]

步骤6：约定从地址寄存器组A0的输出端到存储器OTP IP的地址端口A的各自最坏和最优布线延时，其关系不能违背步骤2分析得出的结果，并将最坏布线延时记为TAmax和最优布线延时记为TAmin；其中，地址寄存器组A0到存储器OTP IP之间的延时需要尽可能短取TAmax＝1，TAmin＝0；并将其作如下约束，确保地址寄存器组A0到存储器OTP IP地址端口A之间的延迟小于TAmax，具体约束脚本如下：

set_output_delay(Tread-TAmax)-clock CLK1-max[get_pins otp_top/otp_ip_wrp_otp_ip/A]

步骤7：在STA系统中约定阻隔缓冲器本身以及从阻隔缓冲器输入到OTP读控制逻辑Read的最坏和最优布线延时，以TAmax+Ta作为其最优延迟阈值，取一个略微小于Tread-Tb-Tc的数作为最坏布线延时阈值；作如下约束，使得TAmax+Ta+Tb+Tc<Tread，且A与Read之间满足最小值Ta，具体约束脚本如下：

set_max_delay(Tread-Tb-Tc-2)-rise_from[get_clocks CLK1]-to[get_pinsotp_top/otp_ip_wrp_otp_ip/Read]

set_min_delay(TAmax+Ta)-rise_from[get_clocks CLK1]-to[get_pins otp_top/otp_ip_wrp_otp_ip/Read]

sef_false_path-fall_from[get_clocks CLK1]-to[get_pins otp_top/otp_ip_wrp_otp_ip/Read]

步骤8：在STA系统中约定以OTP IP的DOUT作为起始点，DOUT DFF群作为终点，之间的延时的最大值为Tc，具体约束脚本如下：

set_input_delay(Tread-Tc)–clock CLK1–max[get_pins otp_top/otp_ip_wrp_otp_ip/PDOUT]

set_input_delay 0–clock CLK1–min[get_pins otp_top/otp_ip_wrp_otp_ip/PDOUT]

步骤9：经过综合和布局布线，返回GATE NETLIST(即后访网表)进行验证。

请参阅图1所示，在本发明的一具体实施方式中，当寄存器接口时序不存在异步时序关系时，则时钟信号直接进入同步处理区与地址寄存器组，数据寄存器组，写控制逻辑寄存器进行组合逻辑处理后，就能直接完成输出数据信号的写入，并将输出数据信号进行组合逻辑处理，与时钟信号CLK1构成数据输出寄存器组之后，即可作为下次访问地址的寄存器逻辑。

当寄存器接口时序存在异步时序关系时，则时钟信号需要通过阻隔缓冲器的输出端阻隔其时钟属性后，将该时钟信号作为普通信号与地址变化产生寄存器进行与逻辑操作后，即可在数据输出端，获得最终的寄存器OTP的读信号Read。

请参阅图2所示，采用了本技术方案的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，能够有效的控制寻址信号A与控制信号CTRL之间的时序关系，从而使得数据输出信号PDOUT的各个时序所对应的数据均能落入寻址信号A所对应的范围之内，使得在集成电路设计开发的过程中，能够有效的异步信号进行间接性的约束，从而达到预想的时序要求。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行装置执行的软件或固件来实现。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成的，程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

在本说明书的描述中，参考术语“一实施例”、“一些实施例”、“示例”、“具体示例”、“实施方式”或“实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

采用了本发明的该基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，通过将存储器的异步接口转化成与同步信号相关联的方法，指导布线工具自动在最优和最差工艺参数条件下自动选择器件来满足异步接口的时序要求，从而能够减少布局布线迭代次数，对后端人员要求降低，同时也增强了该设计方法在工艺上的可移植性。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的方法包括以下步骤：

(1)设计者根据存储器的接口时序要求，判断当前存储器的接口时序是否存在异步时序关系，如果存在，则执行步骤(2)；否则不继续处理；

(2)所述的设计者针对所述的存储器进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，并在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异；

(3)STA系统根据所述的设计者的输入操作，设置与所述的时钟信号相关的同步控制逻辑，阻断所述的时钟信号的时钟属性以产生普通的输出信号，并设定最优布线时序区间；

(4)STA系统根据所述的设计者的输入操作进行综合的布局布线，并返回STA系统界面的后访网表进行预定时序的验证。

2.根据权利要求1所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(1)所述的异步时序关系具体为：

不受所述的时钟信号进行静态时序约束的时序关系。

3.根据权利要求1或2所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(2)中的进行地址变化控制寄存器的输出信号产生处理以及存储器读控制逻辑输出信号产生处理，具体包括以下步骤：

(2.1)所述的设计者针对所述的存储器执行输入操作，将所述的存储器的当前地址寄存器组与下一次地址寄存器组中的寻址信号进行比较，产生地址变化控制寄存器的输出信号。

(2.2)所述的设计者将时钟信号通过阻隔缓冲器与所述的地址变化控制寄存器的输出信号进行逻辑与操作，产生存储器读控制逻辑输出信号。

4.根据权利要求3所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(2)中的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体为：

所述的设计者分别在最优和最差工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异。

5.根据权利要求4所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的在预设工艺参数条件下计算时钟信号、寻址信号、存储器读控制逻辑输出信号和存储器数据输出信号之间的时序差异，具体包括以下步骤：

(2.3.1)将所述的时钟信号的周期设置为Tread；

(2.3.2)设置存储器读控制逻辑输出信号与地址寄存器组中的寻址信号之间的最小时序差值为第一预设时间间隔Ta；

(2.3.3)在所述的存储器读控制逻辑输出信号有效的前提下，将出现最慢的存储器数据输出信号PDOUT与所述的存储器读控制逻辑输出信号之间的时序差值设置为第二预设时间间隔Tb；

(2.3.4)对所述的存储器读控制逻辑输出信号使用静态时序分析工具分析工艺库进行工艺参数分析；

(2.3.5)获取最优和最差工艺参数条件下同一个所述的存储器读控制逻辑输出信号之间的时序差异。

6.根据权利要求3所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(3)中的设置与所述的时钟信号相关的同步控制逻辑，具体为：

STA系统根据所述的设计者的输入操作，将地址寄存器组以及数据寄存器组设置为与所述的时钟信号相关的同步控制逻辑。

7.根据权利要求3所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(3)中的阻断所述的时钟信号的时钟属性以产生普通的输出信号，具体为：

STA系统根据所述的设计者的输入操作，在所述的阻隔缓冲器的输出端阻断所述的时钟信号的时钟属性，产生普通的输出信号。

8.根据权利要求3所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的步骤(3)中的设定最优布线时序区间，具体为：

STA系统根据所述的设计者的输入操作，设定从所述的阻隔缓冲器输出到当前该存储器的读控制逻辑输出信号的最优布线时序区间。

9.根据权利要求8所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的设定最优布线时序区间，具体包括以下步骤：

(i)设定阻隔缓冲器自身延时加上从所述的阻隔缓冲器输入到存储器读控制逻辑输出信号所需延时的总延时中的最坏布线延时为TAmax，最优布线延时为TAmin；

(ii)并设置最优布线延迟阈值为TAmax+Ta，设置最坏布线延时阈值为小于Tread－Tb－Tc的数值，其中Tc为第三预设时间间隔。

10.根据权利要求9所述的基于STA系统针对存储器异步接口实现预定时序控制电路设计的方法，其特征在于，所述的第三预设时间间隔Tc具体通过以下方式设定：

设定以所述的存储器数据输出信号PDOUT向外所输出的数据信号DOUT作为起始点，DOUT寄存器组作为终点，将该两点之间的延时的最大值设定为第三预设时间间隔Tc。

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