JP2859002B2 - Synchronous signal processing device - Google Patents
Synchronous signal processing deviceInfo
- Publication number
- JP2859002B2 JP2859002B2 JP3217714A JP21771491A JP2859002B2 JP 2859002 B2 JP2859002 B2 JP 2859002B2 JP 3217714 A JP3217714 A JP 3217714A JP 21771491 A JP21771491 A JP 21771491A JP 2859002 B2 JP2859002 B2 JP 2859002B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- separation
- frame synchronization
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は同期信号処理装置に関
し、特にバースト誤り保護機能をもったフレーム同期回
路及び補助信号の分離回路を有する同期信号処理装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization signal processing device, and more particularly to a synchronization signal processing device having a frame synchronization circuit having a burst error protection function and an auxiliary signal separation circuit.
【０００２】[0002]
【従来の技術】従来、この種の同期信号処理装置は、フ
レーム同期回路及び補助信号分離回路から構成されてお
り、前記フレーム同期回路に於いて主信号のフレームを
同期させることにより、補助信号分離回路にて補助信号
の分離を行なっているが、主信号がバースト誤り状態で
あっても通常通り補助信号を分離し出力する構成となっ
ていた。2. Description of the Related Art Conventionally, a synchronous signal processing apparatus of this type is composed of a frame synchronizing circuit and an auxiliary signal separating circuit. Although the auxiliary signal is separated by the circuit, the auxiliary signal is separated and output as usual even when the main signal is in a burst error state.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来の同期信
号処理装置は、主信号にバースト誤りが発生した時フレ
ーム同期回路で非同期が検出されるが、バースト誤り保
護機能を持っている為、バースト誤り保護が働き、実際
にはフレーム同期状態を保持している場合が多く、この
為に補助信号分離回路では制御を受けず、通常の補助信
号の分離をしているので、誤った信号を出力するという
欠点がある。In the above-mentioned conventional synchronous signal processing device, when a burst error occurs in the main signal, the frame synchronization circuit detects the non-synchronization. Error protection works, and in many cases the frame synchronization state is actually held. For this reason, the auxiliary signal separation circuit is not controlled and the normal auxiliary signal is separated, so an erroneous signal is output. There is a disadvantage of doing so.
【０００４】[0004]
【課題を解決するための手段】本発明の同期信号処理装
置は、バースト誤り保護回路を有するフレーム同期回路
と、主信号から補助信号を分離する分離化回路と、分離
された前記補助信号を予め定められた固定パターンに変
換可能な分離信号制御回路とを有している。According to the present invention, there is provided a synchronization signal processing apparatus comprising: a frame synchronization circuit having a burst error protection circuit; a separation circuit for separating an auxiliary signal from a main signal; A separation signal control circuit that can be converted into a predetermined fixed pattern.
【０００５】[0005]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【０００６】図１は本発明の一実施例を示すブロック図
である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【０００７】図１において、本実施例は受信した２列の
多重化主信号のフレーム同期パターンを監視し内部で発
生したフレーム同期パターンと一致させてフレーム同期
を確立させるフレーム同期回路１と、受信した２列の多
重化主信号にバースト誤りがあった場合にバースト誤り
によるフレーム同期はずれを防止するバースト誤り保護
回路２と、受信した２列の多重化主信号から補助信号を
分離する補助信号分離回路３と、バースト誤りが発生し
た時に補助信号をオールゼロ信号に変換する補助信号オ
ールゼロ制御回路４とを有して構成している。In FIG. 1, a frame synchronizing circuit 1 according to this embodiment monitors a frame synchronizing pattern of a received multiplexed main signal in two columns and establishes frame synchronism with a frame synchronizing pattern generated internally. A burst error protection circuit 2 for preventing loss of frame synchronization due to a burst error when there is a burst error in the multiplexed main signal of two columns, and an auxiliary signal separator for separating an auxiliary signal from the received multiplexed main signal of two columns. The circuit includes a circuit 3 and an auxiliary signal all-zero control circuit 4 for converting an auxiliary signal into an all-zero signal when a burst error occurs.
【０００８】次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
【０００９】受信部から出力された２列の多重化主信号
ＤＡＴＡ１，ＤＡＴＡ２をフレーム同期回路１がその多
重化主信号ＤＡＴＡ１，ＤＡＴＡ２に多重化されている
フレーム同期パターンを監視し、フレーム同期回路１で
発生させたフレーム同期パターンと一致させて、フレー
ム同期を確立し、送信側と受信側とでフレーム位相を一
致させる。The frame synchronization circuit 1 monitors the multiplexed main signals DATA1 and DATA2 of two columns output from the receiving section and monitors the frame synchronization pattern multiplexed on the multiplexed main signals DATA1 and DATA2. The frame synchronization is established by matching the frame synchronization pattern generated in step (1) and the frame phase is matched between the transmission side and the reception side.
【００１０】フレーム同期回路１でフレーム同期がとら
れた多重化主信号ＤＡＴＡ１，ＤＡＴＡ２から送信側で
多重化された補助信号を補助信号分離回路３で分離し、
その分離信号は補助信号オールゼロ制御回路４を経由し
そのまま出力される。Auxiliary signals multiplexed on the transmitting side are separated by an auxiliary signal separation circuit 3 from multiplexed main signals DATA1 and DATA2 frame-synchronized by a frame synchronization circuit 1,
The separated signal is output as it is via the auxiliary signal all-zero control circuit 4.
【００１１】フレーム同期回路１に入力される２列の多
重化主信号ＤＡＴＡ１，ＤＡＴＡ２にバースト誤りがあ
った場合、フレーム同期回路１からプリアシンクアラー
ムを発動するが、バースト誤り保護回路２でバースト誤
りによるフレーム同期はずれを防止することによって、
フレーム非同期アラームが容易に発動しないようにフレ
ーム同期回路１を制御している。バースト誤りが発生し
た時には、フレーム同期回路１から出力されるプリアシ
ンクアラームでフレーム同期回路１は補助信号オールゼ
ロ制御回路４を制御し、補助信号分離回路３で分離した
補助信号を強制的にオールゼロに変換後、外部へ送出し
ている。When there is a burst error in the two columns of multiplexed main signals DATA1 and DATA2 input to the frame synchronization circuit 1, a pre-async alarm is activated from the frame synchronization circuit 1; By preventing frame loss of synchronization
The frame synchronization circuit 1 is controlled so that the frame asynchronous alarm is not easily activated. When a burst error occurs, the frame synchronization circuit 1 controls the auxiliary signal all-zero control circuit 4 by a pre-sync alarm output from the frame synchronization circuit 1, and forcibly sets the auxiliary signal separated by the auxiliary signal separation circuit 3 to all zero. After conversion, it is sent outside.
【００１２】[0012]
【発明の効果】以上説明したように本発明は、バースト
誤り保護回路を有するフレーム同期回路と、主信号から
補助信号を分離する分離化回路と、分離された補助信号
を予め定められる固定パターンに変換可能な分離信号制
御回路とを有することにより、バースト誤り発生時に分
離された補助信号を予め設定された固定パターンに変換
し、誤った信号を出力しないようにすることで、受け側
の装置でその信号が正しくない事を即座に判断すること
ができる効果がある。As described above, the present invention provides a frame synchronization circuit having a burst error protection circuit, a separation circuit for separating an auxiliary signal from a main signal, and a separated fixed signal into a predetermined fixed pattern. By having a convertible separation signal control circuit, the auxiliary signal separated at the time of occurrence of a burst error is converted into a preset fixed pattern so that an erroneous signal is not output. There is an effect that it can be immediately determined that the signal is incorrect.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
１ フレーム同期回路 ２ バースト誤り保護回路 ３ 補助信号分離回路 ４ 補助信号オールゼロ制御回路 ＤＡＴＡ１ ＩＮ 多重化主信号１列目入力 ＤＡＴＡ２ ＩＮ 多重化主信号２列目入力 ＤＡＴＡ１ ＯＵＴ 多重化主信号１列目出力 ＤＡＴＡ２ ＯＵＴ 多重化主信号２列目出力 ＦＡＳＹＮＣＯＵＴ フレーム非同期アラーム出力 ＳＵＢ ＤＡＴＡ ＯＵＴ 補助信号出力 1 Frame synchronization circuit 2 Burst error protection circuit 3 Auxiliary signal separation circuit 4 Auxiliary signal all-zero control circuit DATA1 IN Multiplexed main signal first column input DATA2 IN Multiplexed main signal second column input DATA1 OUT Multiplexed main signal first column output DATA2 OUT Multiplex main signal second column output FASYNCOUT Frame asynchronous alarm output SUB DATA OUT Auxiliary signal output
フロントページの続き (56)参考文献 特開 昭64−78046（ＪＰ，Ａ) 特開 平３−195226（ＪＰ，Ａ) 特開 平４−96536（ＪＰ，Ａ) 特開 平４−334223（ＪＰ，Ａ) 特開 昭61−58348（ＪＰ，Ａ) 特開 平１−195741（ＪＰ，Ａ) 特開 平４−96536（ＪＰ，Ａ) 特開 平４−263541（ＪＰ，Ａ) 特開 昭61−58348（ＪＰ，Ａ) 特開 平１−195741（ＪＰ，Ａ) 特開 平４−96536（ＪＰ，Ａ) 特開 平４−263541（ＪＰ，Ａ) 特開 昭61−58348（ＪＰ，Ａ) 特開 平１−195741（ＪＰ，Ａ) 特開 平４−96536（ＪＰ，Ａ) 特開 平４−263541（ＪＰ，Ａ) 特開 昭61−58348（ＪＰ，Ａ) 特開 平１−195741（ＪＰ，Ａ) 特開 平４−96536（ＪＰ，Ａ) 特開 平４−263541（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00 - 7/10 H04J 3/06 H04J 3/14Continuation of the front page (56) References JP-A-64-78046 (JP, A) JP-A-3-195226 (JP, A) JP-A-4-96536 (JP, A) JP-A-4-334223 (JP) JP-A-61-58348 (JP, A) JP-A-1-1955741 (JP, A) JP-A-4-96536 (JP, A) JP-A-4-263541 (JP, A) 61-58348 (JP, A) JP-A-1-195574 (JP, A) JP-A-4-96536 (JP, A) JP-A-4-263541 (JP, A) JP-A-61-58348 (JP, A) A) JP-A-1-1955741 (JP, A) JP-A-4-96536 (JP, A) JP-A-4-263541 (JP, A) JP-A-61-58348 (JP, A) JP-A-1 -1995741 (JP, A) JP-A-4-96536 (JP, A) JP-A-4-263541 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H04L 7/00- 7/10 H04J 3/06 H04J 3/14
Claims (1)
同期回路と、主信号から補助信号を分離する分離化回路
と、分離された前記補助信号を予め定められた固定パタ
ーンに変換可能な分離信号制御回路とを有し、バースト
誤りの時に非同期アラームとして出力されるプリアシン
クアラームが前記フレーム同期回路から前記分離信号制
御回路に伝達されると、前記分離信号制御回路は前記分
離化回路から出力される分離信号をそのまま出力しない
で前記固定パターンに変換して送出し、前記分離信号の
誤り伝搬を抑えることを特徴とする同期信号処理装置。1. A frame synchronization circuit having a burst error protection circuit, a separation circuit for separating an auxiliary signal from a main signal, and a separation signal control circuit capable of converting the separated auxiliary signal into a predetermined fixed pattern When a pre-sync alarm output as an asynchronous alarm at the time of a burst error is transmitted from the frame synchronization circuit to the separation signal control circuit, the separation signal control circuit outputs the separation signal output from the separation circuit. A synchronous signal processing device, wherein a signal is converted into the fixed pattern without being output as it is and transmitted, thereby suppressing error propagation of the separated signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217714A JP2859002B2 (en) | 1991-08-29 | 1991-08-29 | Synchronous signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217714A JP2859002B2 (en) | 1991-08-29 | 1991-08-29 | Synchronous signal processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563693A JPH0563693A (en) | 1993-03-12 |
| JP2859002B2 true JP2859002B2 (en) | 1999-02-17 |
Family
ID=16708589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217714A Expired - Fee Related JP2859002B2 (en) | 1991-08-29 | 1991-08-29 | Synchronous signal processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859002B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5533039A (en) * | 1993-09-22 | 1996-07-02 | Storage Technology Corporation | Fault tolerant fiber optic protocol for determining beginning of data |
-
1991
- 1991-08-29 JP JP3217714A patent/JP2859002B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563693A (en) | 1993-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4876686A (en) | Fault detection signal transmission system | |
| JP2859002B2 (en) | Synchronous signal processing device | |
| US4779275A (en) | Synchronization circuit for digital communication systems | |
| JP2803050B2 (en) | Synchronous detection device | |
| EP0760562B1 (en) | Communication procedure control system | |
| JP2609187B2 (en) | Synchronization detection device | |
| JP2944322B2 (en) | Data multiplexer | |
| JP2783008B2 (en) | Frame synchronizer | |
| JP2546970B2 (en) | SDH wireless communication system and transceiver | |
| JP2570569B2 (en) | Line switching device | |
| JP2732445B2 (en) | Synchronous detection device | |
| JP2937783B2 (en) | Staff synchronization method | |
| JPS5911222B2 (en) | Multi-frame synchronization method | |
| JPH1041928A (en) | Phase adjustment device | |
| JPS633532A (en) | Reception timing circuit | |
| JPH0530066A (en) | Channel detector | |
| JPH05183529A (en) | Multiplex data decoder using plural channels | |
| JPS60232738A (en) | Loop type transmission system | |
| JPH0530067A (en) | Channel detector | |
| JPH087725B2 (en) | Multi-frame phase control method and device | |
| JPS61107838A (en) | Input fault processing system | |
| JPH06350667A (en) | Satellite communication terminal equipment | |
| JPH01202041A (en) | Data receiving circuit | |
| JPH0653925A (en) | Digital auxiliary signal transmission system | |
| JPH05175932A (en) | Loopback test transmission circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981104 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |