JP2856482B2 - 電源回路 - Google Patents
電源回路Info
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- JP2856482B2 JP2856482B2 JP4854390A JP4854390A JP2856482B2 JP 2856482 B2 JP2856482 B2 JP 2856482B2 JP 4854390 A JP4854390 A JP 4854390A JP 4854390 A JP4854390 A JP 4854390A JP 2856482 B2 JP2856482 B2 JP 2856482B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングレギュレータを中心に構成され
る電源回路に係り、特にスイッチングレギュレータを制
御するための制御電圧を形成する制御電源部の改良に関
する。
る電源回路に係り、特にスイッチングレギュレータを制
御するための制御電圧を形成する制御電源部の改良に関
する。
（従来の技術） 本発明が対象とする電源回路は、一般的には、第３図
に示すように、スイッチングレギュレータ13と制御部15
と制御電源部12とで構成される。
に示すように、スイッチングレギュレータ13と制御部15
と制御電源部12とで構成される。
図示しない入力電源からの入力電圧V1は制御電源部12
とスイッチングレギュレータ13の双方の入力端子に供給
され、共用されている。制御電源部12は、入力電圧V1か
ら制御電圧V0を形成しそれを制御部15に供給する。これ
により制御部15は、スイッチングレギュレータ13を動作
制御して、スイッチングレギュレータ13に入力電圧V1か
ら所望の一定電圧E0を出力させる。
とスイッチングレギュレータ13の双方の入力端子に供給
され、共用されている。制御電源部12は、入力電圧V1か
ら制御電圧V0を形成しそれを制御部15に供給する。これ
により制御部15は、スイッチングレギュレータ13を動作
制御して、スイッチングレギュレータ13に入力電圧V1か
ら所望の一定電圧E0を出力させる。
ところで、従来の制御電源部12としては、例えば第４
図や第６図に示すものが知られている。以下、動作を説
明する。
図や第６図に示すものが知られている。以下、動作を説
明する。
第４図において、図示しない入力電源からの入力電圧
V1は抵抗19とツェナーダイオード21の直列回路の両端に
印加される。入力電圧V1がこのツェナーダイオード21の
基準電圧VZとPNP型トランジスタ23のベース・エミッタ
間電圧VBEとの和、VZ＋VBEになるまでは、PNP型トラン
ジスタ23は導通せず、従って出力電圧V0は０である。そ
して、入力電圧V1がVZ＋VBEになると、PNP型トランジス
タ23のベースにはツェナーダイオード21と抵抗20を通し
てベース電流が流れる。この結果、PNP型トランジスタ2
3は導通し、第５図に示すようにこのPNP型トランジスタ
23から制御電圧V0が出力される。なお、抵抗29はツェナ
ーダイオード21の漏れ電流に対するバイパス抵抗であ
る。
V1は抵抗19とツェナーダイオード21の直列回路の両端に
印加される。入力電圧V1がこのツェナーダイオード21の
基準電圧VZとPNP型トランジスタ23のベース・エミッタ
間電圧VBEとの和、VZ＋VBEになるまでは、PNP型トラン
ジスタ23は導通せず、従って出力電圧V0は０である。そ
して、入力電圧V1がVZ＋VBEになると、PNP型トランジス
タ23のベースにはツェナーダイオード21と抵抗20を通し
てベース電流が流れる。この結果、PNP型トランジスタ2
3は導通し、第５図に示すようにこのPNP型トランジスタ
23から制御電圧V0が出力される。なお、抵抗29はツェナ
ーダイオード21の漏れ電流に対するバイパス抵抗であ
る。
第６図において、図示しない入力電源からの入力電圧
V1は抵抗36およびツェナーダイオード37に印加される。
NPN型トランジスタ38のエミッタからの出力電圧V0は、
第７図に示したように、入力電圧V1がツェナーダイオー
ド37で決まる基準電圧VZに達するまでは、直線的に増加
し、基準電圧VZに達した後は、トランジスタ38のベース
・エミッタ間電圧をVBEとすると、一定値VZ−VBEにな
る。
V1は抵抗36およびツェナーダイオード37に印加される。
NPN型トランジスタ38のエミッタからの出力電圧V0は、
第７図に示したように、入力電圧V1がツェナーダイオー
ド37で決まる基準電圧VZに達するまでは、直線的に増加
し、基準電圧VZに達した後は、トランジスタ38のベース
・エミッタ間電圧をVBEとすると、一定値VZ−VBEにな
る。
（発明が解決しようとする課題） 上述した従来の制御電源部には次のような問題があ
る。
る。
まず、第４図に示すものでは、制御電圧V0と入力電圧
V1の間には、PNP型トランジスタ23のコレクタ・エミッ
タ間電圧をVCEとすると、V0＝V1−VCEの関係が成立す
る。即ち、入力電圧V1がVZ＋VBE以上になると、第５図
に示したように制御電圧V0も、これと共に増加する。従
って、この制御電源部を備える従来の電源回路では、ス
イッチングレギュレータ用コントロールICの許容印加電
圧を越えないように最大入力電圧を制限しなければなら
ないという問題がある。
V1の間には、PNP型トランジスタ23のコレクタ・エミッ
タ間電圧をVCEとすると、V0＝V1−VCEの関係が成立す
る。即ち、入力電圧V1がVZ＋VBE以上になると、第５図
に示したように制御電圧V0も、これと共に増加する。従
って、この制御電源部を備える従来の電源回路では、ス
イッチングレギュレータ用コントロールICの許容印加電
圧を越えないように最大入力電圧を制限しなければなら
ないという問題がある。
加えて、リップルなどのため入力電圧V1が規定電圧の
前後で上下すると、制御電圧V0が出力されたりされなか
ったりするので、第３図に示した制御部15とスイッチン
グレギュレータ13が作動と停止を繰り返して非常に不安
定になるという問題もある。
前後で上下すると、制御電圧V0が出力されたりされなか
ったりするので、第３図に示した制御部15とスイッチン
グレギュレータ13が作動と停止を繰り返して非常に不安
定になるという問題もある。
また、第６図に示すものでは、第７図に示したよう
に、入力電圧V1がツェナーダイオード37で決まるある値
以上で一定値の制御電圧V0を与える。この点、第４図に
示したものの第１の問題点を解決していると言える。し
かし、入力電圧V1が小さい段階から制御電圧V0が出力さ
れるので、スイッチングレギュレータ13は一定電圧E0を
出力すべく作動し、その結果、入力電源から大きな入力
電流が流入することとなり、入力側のヒューズやサーキ
ットブレーカが断路するという問題を生ずる。
に、入力電圧V1がツェナーダイオード37で決まるある値
以上で一定値の制御電圧V0を与える。この点、第４図に
示したものの第１の問題点を解決していると言える。し
かし、入力電圧V1が小さい段階から制御電圧V0が出力さ
れるので、スイッチングレギュレータ13は一定電圧E0を
出力すべく作動し、その結果、入力電源から大きな入力
電流が流入することとなり、入力側のヒューズやサーキ
ットブレーカが断路するという問題を生ずる。
本発明は、このような問題に鑑みなされたもので、そ
の目的は、入力電圧がある規定値に達するまでは出力電
圧が０で、この規定電圧以上では一定の安定化出力電圧
を与えることができ、しかもリップルの影響を受けない
電源回路を提供することにある。
の目的は、入力電圧がある規定値に達するまでは出力電
圧が０で、この規定電圧以上では一定の安定化出力電圧
を与えることができ、しかもリップルの影響を受けない
電源回路を提供することにある。
（課題を解決するための手段） 前記目的を達成するために、本発明の電源回路は次の
如き構成を有する。
如き構成を有する。
即ち、本発明の電源回路は、スイッチングレギュレー
タと；制御電圧を受けて前記スイッチングレギュレータ
を制御する制御部と；前記スイッチングレギュレータに
対する入力電源から前記制御電圧を形成しそれを正極出
力端子と前記入力電源の負極端子に接続される負極出力
端子との間に出力する制御電源部と；を備えた電源回路
において；前記制御電源部は、コレクタが前記入力電源
の正極端子に接続され、かつ、第１抵抗を介してベース
に接続されるNPN型第１トランジスタと；カソード端子
が前記NPN型第１トランジスタのベースに接続され、ア
ノード端子が第２抵抗を介して前記正極出力端子に接続
される第１ツェナーダイオードと；カソード端子が前記
第１ツェナーダイオードのアノード端子に接続され、ア
ノード端子が第３抵抗を介して前記負極端子に接続され
る第２ツェナーダイオードと；ベースが前記第２のツェ
ナーダイオードのアノード端子に接続され、エミッタが
前記負極端子に接続されるNPN第２トランジスタと；コ
レクタが前記正極出力端子に接続され、エミッタが前記
NPN型第１トランジスタのエミッタに接続され、かつ、
第４抵抗を介してベースに接続され、そのベースが第５
抵抗を介して前記NPN型第２トランジスタのコレクタに
接続されるPNP型第３トランジスタと；を備えることを
特徴とするものである。
タと；制御電圧を受けて前記スイッチングレギュレータ
を制御する制御部と；前記スイッチングレギュレータに
対する入力電源から前記制御電圧を形成しそれを正極出
力端子と前記入力電源の負極端子に接続される負極出力
端子との間に出力する制御電源部と；を備えた電源回路
において；前記制御電源部は、コレクタが前記入力電源
の正極端子に接続され、かつ、第１抵抗を介してベース
に接続されるNPN型第１トランジスタと；カソード端子
が前記NPN型第１トランジスタのベースに接続され、ア
ノード端子が第２抵抗を介して前記正極出力端子に接続
される第１ツェナーダイオードと；カソード端子が前記
第１ツェナーダイオードのアノード端子に接続され、ア
ノード端子が第３抵抗を介して前記負極端子に接続され
る第２ツェナーダイオードと；ベースが前記第２のツェ
ナーダイオードのアノード端子に接続され、エミッタが
前記負極端子に接続されるNPN第２トランジスタと；コ
レクタが前記正極出力端子に接続され、エミッタが前記
NPN型第１トランジスタのエミッタに接続され、かつ、
第４抵抗を介してベースに接続され、そのベースが第５
抵抗を介して前記NPN型第２トランジスタのコレクタに
接続されるPNP型第３トランジスタと；を備えることを
特徴とするものである。
（作 用） 次に、前記の如く構成される本発明の電源回路の作用
を説明する。
を説明する。
本発明の制御電源部では、NPN型第２トランジスタの
導通・非導通に応じてPNP型第３トランジスタが導通・
非導通に制御される。このとき、NPN型第２トランジス
タは、電源投入時では入力電圧が、第１および第２のツ
ェナー電圧と自己のベース・エミッタ間電圧との和電圧
（第１規定電圧）に到達したとき導通し、電源断時では
入力電圧が、自己のベース・エミッタ間電圧と第２ツェ
ナーダイオードのツェナー電圧と第１および第３のトラ
ンジスタのコレクタ・エミッタ間電圧との和電圧（第３
規定電圧）以下となったとき非導通となる。
導通・非導通に応じてPNP型第３トランジスタが導通・
非導通に制御される。このとき、NPN型第２トランジス
タは、電源投入時では入力電圧が、第１および第２のツ
ェナー電圧と自己のベース・エミッタ間電圧との和電圧
（第１規定電圧）に到達したとき導通し、電源断時では
入力電圧が、自己のベース・エミッタ間電圧と第２ツェ
ナーダイオードのツェナー電圧と第１および第３のトラ
ンジスタのコレクタ・エミッタ間電圧との和電圧（第３
規定電圧）以下となったとき非導通となる。
つまり、第１規定電圧＞第３規定電圧となるように両
ツェナー電圧は選択しており、入力電圧が第１規定電圧
になったとき制御電圧が出力される。そして、この制御
電圧は第１規定電圧から第１トランジスタのベース・エ
ミッタ間電圧と第３トランジスタのコレクタ・エミッタ
間電圧とを差し引いた電圧（第２規定電圧）にクランプ
され一定電圧となる。一方、電源断時では、入力電圧が
第３規定電圧まで降下したとき制御電圧は零となるが、
この第３規定電圧における制御電圧と本来の制御電圧で
ある第２規定電圧との差は僅かであり、その範囲はスイ
ッチングレギュレータ用コントロールICの動作範囲内と
することができる。従って、入力電圧が第１規定電圧の
近傍でリップル等に起因して変動してもその影響を受け
ないようにできる。
ツェナー電圧は選択しており、入力電圧が第１規定電圧
になったとき制御電圧が出力される。そして、この制御
電圧は第１規定電圧から第１トランジスタのベース・エ
ミッタ間電圧と第３トランジスタのコレクタ・エミッタ
間電圧とを差し引いた電圧（第２規定電圧）にクランプ
され一定電圧となる。一方、電源断時では、入力電圧が
第３規定電圧まで降下したとき制御電圧は零となるが、
この第３規定電圧における制御電圧と本来の制御電圧で
ある第２規定電圧との差は僅かであり、その範囲はスイ
ッチングレギュレータ用コントロールICの動作範囲内と
することができる。従って、入力電圧が第１規定電圧の
近傍でリップル等に起因して変動してもその影響を受け
ないようにできる。
（実 施 例） 以下、本発明の実施例を添付図面を参照して説明す
る。
る。
第１図は本発明の電源回路における制御電源部の構成
例を示す。
例を示す。
第１図において、NPN型第１トランジスタ41のコレク
タはスイッチング・レギュレータ13（第３図）に対する
入力電源の正極端子に接続され、また第１抵抗43を介し
て自己のベースに接続される。このNPN型第１トランジ
スタ41のベースには、第１ツェナーダイオード44のカソ
ード端子が接続される。この第１ツェナーダイオード44
のアノード端子は、第２抵抗52を介して正極出力端子に
接続される。さらに、この第１ツェナーダイオード44の
アノード端子は、第２ツェナーダイオード47のカソード
端子に接続される。この第２ツェナーダイオード47のア
ノード端子は、第３抵抗45を介して入力電源の負極端子
に接続される。さらに、この第２ツェナーダイオード47
のアノード端子は、第２トランジスタ46のベースに接続
される。この第２トランジスタ46のエミッタは、入力電
源の負極端子に接続される。また、この第２トランジス
タ46のコレクタは、第５抵抗48を介して、PNP型第３ト
ランジスタ49のベースに接続される。
タはスイッチング・レギュレータ13（第３図）に対する
入力電源の正極端子に接続され、また第１抵抗43を介し
て自己のベースに接続される。このNPN型第１トランジ
スタ41のベースには、第１ツェナーダイオード44のカソ
ード端子が接続される。この第１ツェナーダイオード44
のアノード端子は、第２抵抗52を介して正極出力端子に
接続される。さらに、この第１ツェナーダイオード44の
アノード端子は、第２ツェナーダイオード47のカソード
端子に接続される。この第２ツェナーダイオード47のア
ノード端子は、第３抵抗45を介して入力電源の負極端子
に接続される。さらに、この第２ツェナーダイオード47
のアノード端子は、第２トランジスタ46のベースに接続
される。この第２トランジスタ46のエミッタは、入力電
源の負極端子に接続される。また、この第２トランジス
タ46のコレクタは、第５抵抗48を介して、PNP型第３ト
ランジスタ49のベースに接続される。
この第３トランジスタ49のエミッタは、第１トランジ
スタ41のエミッタに直結され、またこのエミッタとベー
スが、第４抵抗51を通して接続される。第３トランジス
タ49のコレクタは正極出力端子に接続され、この正極出
力端子と入力電源の負極端子に接続される負極出力端子
との間から制御電圧たる出力電圧V0が取り出される。
スタ41のエミッタに直結され、またこのエミッタとベー
スが、第４抵抗51を通して接続される。第３トランジス
タ49のコレクタは正極出力端子に接続され、この正極出
力端子と入力電源の負極端子に接続される負極出力端子
との間から制御電圧たる出力電圧V0が取り出される。
次に、第１図および第２図（入出力電圧特性図）を参
照して本実施例の動作について説明する。
照して本実施例の動作について説明する。
NPN型第１トランジスタ41には、第１抵抗43、第１ツ
ェナーダイオード44第２ツェナーダイオード47およびバ
イパス用第３抵抗45を通して入力電源から入力電圧V1が
印加される。この場合、第１ツェナーダイオード44のツ
ェナー電圧をVZ1、第２ツェナーダイオード47のツェナ
ー電圧をVZ2、NPN型第２トランジスタ46のベース・エミ
ッタ間電圧をVBE2とすると、入力電圧V1が、第１規定電
圧V1＝VZ1＋VZ2＋VBE2になるまではNPN型第２トランジ
スタ46のベースには電流が流れない。従って、このNPN
型第２トランジスタ46は非導通である。このためPNP型
第３トランジスタ49も非導通で出力電圧V0は０である。
入力電圧V1がこの第１規定電圧V1よりも大きくなると、
第１抵抗43、第１ツェナーダイオード44および第２ツェ
ナーダイオード47を通して、NPN型第２トランジスタ46
のベースに電流が流れる。これにより、NPN型第２トラ
ンジスタ46は導通する。これに伴って、PNP型第３トラ
ンジスタ49のベース電流が第５抵抗48を通して流れ、こ
のPNP型第３トランジスタ49も導通する。このとき、NPN
型第１トランジスタ41のエミッタ電位は、一定値にクラ
ンプされる。即ち、NPN型第１トランジスタ41のベース
・エミッタ間電圧をVBE1とすると、VZ1＋VZ2＋VBE1−V
BE1にクランプされる。このため、出力電圧V0も、PNP型
第３トランジスタ49のコレクタ・エミッタ間電圧をVCE3
とすると、第２規定電圧V2＝VZ1＋VZ2＋VBE2−VBE1−V
CE3にクランプされ、一定電圧が得られる。従って、ス
イッチングレギュレータ用コントロールICに対する印加
電圧を許容値以内の一定値とすることができる。
ェナーダイオード44第２ツェナーダイオード47およびバ
イパス用第３抵抗45を通して入力電源から入力電圧V1が
印加される。この場合、第１ツェナーダイオード44のツ
ェナー電圧をVZ1、第２ツェナーダイオード47のツェナ
ー電圧をVZ2、NPN型第２トランジスタ46のベース・エミ
ッタ間電圧をVBE2とすると、入力電圧V1が、第１規定電
圧V1＝VZ1＋VZ2＋VBE2になるまではNPN型第２トランジ
スタ46のベースには電流が流れない。従って、このNPN
型第２トランジスタ46は非導通である。このためPNP型
第３トランジスタ49も非導通で出力電圧V0は０である。
入力電圧V1がこの第１規定電圧V1よりも大きくなると、
第１抵抗43、第１ツェナーダイオード44および第２ツェ
ナーダイオード47を通して、NPN型第２トランジスタ46
のベースに電流が流れる。これにより、NPN型第２トラ
ンジスタ46は導通する。これに伴って、PNP型第３トラ
ンジスタ49のベース電流が第５抵抗48を通して流れ、こ
のPNP型第３トランジスタ49も導通する。このとき、NPN
型第１トランジスタ41のエミッタ電位は、一定値にクラ
ンプされる。即ち、NPN型第１トランジスタ41のベース
・エミッタ間電圧をVBE1とすると、VZ1＋VZ2＋VBE1−V
BE1にクランプされる。このため、出力電圧V0も、PNP型
第３トランジスタ49のコレクタ・エミッタ間電圧をVCE3
とすると、第２規定電圧V2＝VZ1＋VZ2＋VBE2−VBE1−V
CE3にクランプされ、一定電圧が得られる。従って、ス
イッチングレギュレータ用コントロールICに対する印加
電圧を許容値以内の一定値とすることができる。
次に、入力電源断時に入力電圧V1が第１規定電圧V1よ
りも小さくなると、NPN型第２トランジスタ46のベース
電流は、入力電圧V1からは供給されなくなる。しかしな
がら、出力電圧V0から第２抵抗52、第２ツェナーダイオ
ード47を通してこのNPN型第２トランジスタ46のベース
に電流が供給されるので、このNPN型第２トランジスタ4
6は導通を維持する。ここで、第２ツェナーダイオード4
7のツェナー電圧をVZ2、NPN型第２トランジスタ46のベ
ース・エミッタ間電圧をVBE2、PNP型第３トランジスタ4
9のコレクタ・エミッタ間電圧をVCE3、NPN型第１トラン
ジスタ41のコレクタ・エミッタ間電圧をVCE1とし、V3＝
VZ2＋VBE2＋VCE3＋VCE1を第３規定電圧とする。この場
合、第１および第２ツェナーダイオード（44,47）のツ
ェナー電圧VZ1、同VZ2は第１規定電圧V1＞第３規定電圧
V3となるように選んである。
りも小さくなると、NPN型第２トランジスタ46のベース
電流は、入力電圧V1からは供給されなくなる。しかしな
がら、出力電圧V0から第２抵抗52、第２ツェナーダイオ
ード47を通してこのNPN型第２トランジスタ46のベース
に電流が供給されるので、このNPN型第２トランジスタ4
6は導通を維持する。ここで、第２ツェナーダイオード4
7のツェナー電圧をVZ2、NPN型第２トランジスタ46のベ
ース・エミッタ間電圧をVBE2、PNP型第３トランジスタ4
9のコレクタ・エミッタ間電圧をVCE3、NPN型第１トラン
ジスタ41のコレクタ・エミッタ間電圧をVCE1とし、V3＝
VZ2＋VBE2＋VCE3＋VCE1を第３規定電圧とする。この場
合、第１および第２ツェナーダイオード（44,47）のツ
ェナー電圧VZ1、同VZ2は第１規定電圧V1＞第３規定電圧
V3となるように選んである。
従って、入力電圧V1が第３規定電圧V3になるまでは、
PNP型第３トランジスタ49のベース電流は第５抵抗48、
およびNPN型第２トランジスタ46を流れる。この結果、
出力電圧V0は入力電圧V1の降下に伴い若干低下するが、
第３規定電圧V3に至るまでは依然として第２図に示した
ように、スイッチングレギュレータのコントロールICの
許容動作電圧55内にある。入力電圧V1がさらに下がっ
て、第３規定電圧V3以下になると、PNP型第３トランジ
スタ49にはベース電流が流れなくなり、このトランジス
タ49は非導通になる。
PNP型第３トランジスタ49のベース電流は第５抵抗48、
およびNPN型第２トランジスタ46を流れる。この結果、
出力電圧V0は入力電圧V1の降下に伴い若干低下するが、
第３規定電圧V3に至るまでは依然として第２図に示した
ように、スイッチングレギュレータのコントロールICの
許容動作電圧55内にある。入力電圧V1がさらに下がっ
て、第３規定電圧V3以下になると、PNP型第３トランジ
スタ49にはベース電流が流れなくなり、このトランジス
タ49は非導通になる。
従って、第３規定電圧V3以下においては出力電圧V0は
０になり、第３図に示した制御部15およびスイッチング
レギュレータ13が動作を停止する。
０になり、第３図に示した制御部15およびスイッチング
レギュレータ13が動作を停止する。
（発明の効果） 以上説明したように、本発明の電源回路によれば、制
御電源部は、入力電源投入時に入力電圧が規定された値
に達するまでは制御電圧を発生せず、またこの規定値以
上になったときは、一定の安定化制御電圧を出力するよ
うにしたので、入力電源電圧が低いときにヒューズやサ
ーキットブレーカなどを断路させないようにできると共
に、スイッチングレギュレータ用コントロールICに対す
る印加電圧を許容値以内の一定値にすることができる効
果がある。また、入力電源断時に入力電圧が上記規定電
圧を下まわっても、ある電圧までは制御電圧が前記コン
トロールICの動作範囲内に収まるように入出力電圧特性
にヒステリシスをもたせるようにしたので、入力電圧が
上記規定電圧近傍でリップルなどに起因して変動しても
スイッチングレギュレータが作動・停止を繰り返すこと
のない安定した動作を保証できる効果がある。
御電源部は、入力電源投入時に入力電圧が規定された値
に達するまでは制御電圧を発生せず、またこの規定値以
上になったときは、一定の安定化制御電圧を出力するよ
うにしたので、入力電源電圧が低いときにヒューズやサ
ーキットブレーカなどを断路させないようにできると共
に、スイッチングレギュレータ用コントロールICに対す
る印加電圧を許容値以内の一定値にすることができる効
果がある。また、入力電源断時に入力電圧が上記規定電
圧を下まわっても、ある電圧までは制御電圧が前記コン
トロールICの動作範囲内に収まるように入出力電圧特性
にヒステリシスをもたせるようにしたので、入力電圧が
上記規定電圧近傍でリップルなどに起因して変動しても
スイッチングレギュレータが作動・停止を繰り返すこと
のない安定した動作を保証できる効果がある。
第１図は本発明の電源回路における制御電源部の一実施
例を示す回路図、第２図は入出力電圧特性を示す図、第
３図は本発明が対象とする電源回路の一般構成を示すブ
ロック図、第４図は従来の電源回路の制御電源部の回路
図、第５図は入出力電圧特性を示す図、第６図は従来の
電源回路の制御電源部の回路図、第７図は入出力電圧特
性を示す図である。 12……制御電源部、13……スイッチングレギュレータ、
15……制御部、41……NPN型第１トランジスタ、43……
第１抵抗、44……第１ツェナーダイオード、45……バイ
パス用第３抵抗、46……NPN型第２トランジスタ、47…
…第２ツェナーダイオード、48……第５抵抗、49……PN
P型第３トランジスタ、51……バイパス用第４抵抗、52
……第２抵抗。
例を示す回路図、第２図は入出力電圧特性を示す図、第
３図は本発明が対象とする電源回路の一般構成を示すブ
ロック図、第４図は従来の電源回路の制御電源部の回路
図、第５図は入出力電圧特性を示す図、第６図は従来の
電源回路の制御電源部の回路図、第７図は入出力電圧特
性を示す図である。 12……制御電源部、13……スイッチングレギュレータ、
15……制御部、41……NPN型第１トランジスタ、43……
第１抵抗、44……第１ツェナーダイオード、45……バイ
パス用第３抵抗、46……NPN型第２トランジスタ、47…
…第２ツェナーダイオード、48……第５抵抗、49……PN
P型第３トランジスタ、51……バイパス用第４抵抗、52
……第２抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−1206（ＪＰ，Ａ) 特開 平１−164265（ＪＰ，Ａ) 特開 平１−174267（ＪＰ，Ａ) 特開 平１−155411（ＪＰ，Ａ) 特開 昭55−94582（ＪＰ，Ａ) 実開 昭58−164009（ＪＰ，Ｕ) 実開 昭54−47047（ＪＰ，Ｕ) 実開 昭57−20018（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/00 - 3/44 G05F 1/00 - 3/30
Claims (1)
- 【請求項１】スイッチングレギュレータと；制御電圧を
受けて前記スイッチングレギュレータを制御する制御部
と；前記スイッチングレギュレータに対する入力電源か
ら前記制御電圧を形成しそれを正極出力端子と前記入力
電源の負極端子に接続される負極出力端子との間に出力
する制御電源部と；を備えた電源回路において；前記制
御電源部は、コレクタが前記入力電源の正極端子に接続
され、かつ、第１抵抗を介してベースに接続されるNPN
型第１トランジスタと；カソード端子が前記NPN型第１
トランジスタのベースに接続され、アノード端子が第２
抵抗を介して前記正極出力端子に接続される第１ツェナ
ーダイオードと；カソード端子が前記第１ツェナーダイ
オードのアノード端子に接続され、アノード端子が第３
抵抗を介して前記負極端子に接続される第２ツェナーダ
イオードと；ベースが前記第２のツェナーダイオードの
アノード端子に接続され、エミッタが前記負極端子に接
続されるNPN第２トランジスタと；コレクタが前記正極
出力端子に接続され、エミッタが前記NPN型第１トラン
ジスタのエミッタに接続され、かつ、第４抵抗を介して
ベースに接続され、そのベースが第５抵抗を介して前記
NPN型第２トランジスタのコレクタに接続されるPNP型第
３トランジスタと；を備えることを特徴とする電源回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854390A JP2856482B2 (ja) | 1990-02-28 | 1990-02-28 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854390A JP2856482B2 (ja) | 1990-02-28 | 1990-02-28 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03253259A JPH03253259A (ja) | 1991-11-12 |
| JP2856482B2 true JP2856482B2 (ja) | 1999-02-10 |
Family
ID=12806284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4854390A Expired - Lifetime JP2856482B2 (ja) | 1990-02-28 | 1990-02-28 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856482B2 (ja) |
-
1990
- 1990-02-28 JP JP4854390A patent/JP2856482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03253259A (ja) | 1991-11-12 |
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