JP2854980B2 - 高信頼性メモリ及びクロックを有するコンピュータ制御式回路遮断器エネルギー管理構成 - Google Patents

高信頼性メモリ及びクロックを有するコンピュータ制御式回路遮断器エネルギー管理構成

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Description

【発明の詳細な説明】 関連出願 これは、1991年６月28日付で出願され、マップ可能
（mappable）な制御入力を有する電気的配電方式（ELEC
TRICAL DISTRIBUTION SYSTEM HAVING MAPPABLE CONTROL
INPUTS）と題し、参照によってここにその内容が援用
される米国特許出願第07/723,370号の一部継続出願であ
る。
発明の分野 本発明は、一般に、回路遮断器トリッピング構成に関
し、特に、コンピュータからの制御信号に応答して回路
遮断器が開閉するマイクロコンピュータベース回路遮断
器エネルギー管理装置に関する。
発明の背景 回路遮断器は、有効なエネルギー使用のために電流経
路を「閉成」及び「開成」するように、回路遮断器を
「オン」または「オフ」に切り換わらせることによっ
て、配電盤中の回路遮断器を制御すべく設計されてい
る。１日の予め指定された時間に回路遮断器を自動的に
制御するために、ユーザプログロマブルであることは、
この種システムにとって有益である。しかしながら、こ
の特質は、電力遮断または中断の後に時間を修正する再
プログラミング回路無しでは、正確にまたは高信頼度で
以ってもたらすことはできない。
予め既知のエネルギー管理構成は、例えば住宅所有者
の台所に都合よく位置している分離型制御システムを含
むことによって、上記特質をもたらそうと試みてきてお
り、この結果、電力中断後、ユーザによって時間を再プ
ログラムすることができるようになっている。あいに
く、分離型制御システムは、コスト及び保守に起因し
て、多くの応用に受容可能ではなく、かつ、ユーザ再プ
ログラミング要求は、多くの応用に受け入れられること
ができない。
従って、従来技術の欠陥を克服するマイクロコンピュ
ータベース回路遮断器エネルギー管理システムが必要と
されている。
発明の概要 本発明の好ましい実施例によれば、エネルギー管理負
荷パネル構成は、おのおのが関連の電流経路を遮断する
ように制御信号に応答して開成及び閉成する複数の回路
遮断器を有する負荷パネル格納装置を含んでいる。マイ
クロコンピュータは、回路遮断器及びそれらの関連する
電流経路の位置を制御すべく、制御信号を発生し、か
つ、揮発性メモリ回路、例えばRAMは、いつ制御信号を
発生すべきかを指示するのに使用される時間事象データ
（time−event data）を記憶する。充電された電気二重
層コンデンサが揮発性メモリに結合され、この結果、万
一電力の停止の場合には、拡張時間の間、動作動力が揮
発性メモリに供給されるようになっている。このように
して、時間事象データは、電力の停止後まで保存され
て、回路遮断器が折よく（timely）制御されるようにな
っている。
特定の実施例において、実時間クロック回路（real t
ime clock circuit）は時間を追うのに使用され、充電
された電気二重層コンデンサは実時間クロック回路に結
合されて、電力停止の際に動作し続ける。通常動作の
際、現在の時間を周期的にRAMに記憶して、マイクロコ
ンピュータ120が電力停止から回復したとき、RTCの現在
の値を、RAMに記憶したこの記憶値と比較できるように
することが好ましい。これら２つの値の間に差異があれ
ば、マイクロコンピュータは、RAM中の如何なる持続時
間タイマもこの差分だけ調節すると共に、電力中断によ
って生じた誤差を修正する。
図面の簡単な説明 発明の他の利点は、以下の詳細な説明を読むと共に、
添付した図面を参照して直ちに明瞭となろう。
第1a図は、本発明による負荷センタ設備の斜視図であ
る。
第1b図は、第1a図の負荷センタ設備の別の斜視図であ
る。
第２図は、第1a図及び第1b図に示した制御モジュール
及びインタフェースのブロック図である。
第３図は、第２図のブロック図で一般に述べたような
調停回路（arbitration circuit）の回路図である。
発明は種々の修正及び代替形式を受容可能であるが、
その特定の実施例を、図面に例として示すと共に、ここ
において詳細に説明する。しかしながら、特定の実施例
は、発明を開示される特定の形式に限定しようとするも
のではなく、逆に、発明は、添付した請求の範囲によっ
て規定される発明の精神及び範囲にもとることなく、全
ての修正、同等物及び代替例を包含するものである。
発明を実施するための最良の形態 本発明は、ユーザによってプログラムされる仕様に従
って、配電盤（または回路遮断器ボックス）を通る電流
経路を監視しかつ遮断することによって、エネルギーを
管理する直接的用途を有する。例えば、或る回路遮断器
が１日の指定された時間に開いたり閉じたりするよう
に、配電盤をプログラムすることが望ましくあり得る。
このようにして、配電盤を介してもたらされるエネルギ
ーを有効に使用することができる。
第1a図及び第1b図の構成は例示的なものである。この
構成は、電源（図示せず）からの複数の入力電力線12
（第1a図）を受ける配電盤または負荷センタ容器又は格
納装置10を含んでいる。電線路14は、電力を種々の負荷
（図示せず）に分配すべく、格納装置10から引き出され
ている。同一のボードまたは個別のボード上にて実施さ
れ得るバスボード16及び18は、該バスボード16及び18上
の複数のコネクタ22（第1a図）の１つに結合されている
差込み式ソケットをおのおのが有する遠隔制御回路遮断
器20を取り付けるために、負荷センタの各側に並行に配
置されている。コネクタ22は、インタフェースモジュー
ル24（第1a図）を介して、モータ制御及び接触状況信号
を回路遮断器20に対して搬送すべく、バスボード16及び
18と共に使用される。インタフェースモジュール24は、
構内の箇所及び遠隔地双方から電気的制御及び監視機能
を助長するように、制御装置（または制御モジュール）
32からのメッセージを解釈する。
第２図のブロック図に図示するように、回路遮断器20
は、破線の下方に図示したインタフェースモジュール
（第１図の24）の一部であるマイクロコンピュータ102
によって制御される。回路遮断器20は、例えば、1991年
６月28日付で出願され、参照することによってここにそ
の内容が援用される、「遠隔制御式回路遮断器（REMOTE
CONTROLLED CIRCUIT BREAKER）」と題する同時係属特
許出願第07/722,050号に記載されている装置を使用し
て、実施することができる。
回路遮断器20及びマイクロコンピュータ102の間に
は、インタフェースモジュールの残りの構成物から回路
遮断器20を絶縁分離すべく光学的分離回路（図示せず）
を含むことが好ましいインタフェース回路104が存在す
る。適切なインタフェース回路の詳細な概略図は、前述
の「マップ可能な制御入力を有する電気的配電方式」に
図示されている。しかしながら、回路遮断器20を制御す
るために、複雑さがはるかに低いインタフェースを使用
することができる。例えば、マイクロコンピュータ102
からのI/Oビットは、モータ駆動装置回路を介して光学
的アイソレータの入力を直接的に駆動するように、使用
することができる。
マイクロコンピュータ102は、乾接触インタフェース1
06にもたらされるそれぞれの３線式スイッチ入力に従っ
て、回路遮断器にそれぞれの「開成」位置及び「閉成」
位置を命令する。乾接触インタフェース106は、先に言
及した出願に開示されている対応する回路、またはスイ
ッチ入力をマイクロコンピュータ102による検索用のデ
ジタル信号に変換可能な任意の同等の回路を使用して実
施することができる。
回路遮断器20はまた、マイクロコンピュータ120によ
って記憶されたプログラムを介して、制御することがで
きる。マイクロコンピュータ102は、そのオブジェクト
コード及び他の重要データを記憶するための通常型メモ
リ回路、例えばROM108及びEEPROM110を使用する。
オプションとして、インタフェースモジュールは、例
えばその１つを第1a図及び第1b図に示したような同様に
位置している配電盤構成とマイクロコンピュータ102が
通信できるようにすべく、直列型インタフェース回路11
2を含むこともできる。
制御モジュール（第1b図、及び第２図の破線の上方に
示した32）は、配電盤構成の全制御をもたらすべく、マ
イクロコンピュータ120と、ROM122、EEPROM124及びRAM1
26を含む通常型メモリ回路とを組み込んでいる。この制
御は、全初期化、マイクロコンピュータ120及び102間の
通信、キーボード及びディスプレイ130の監視及び制
御、それに直列型インタフェース132またはネットワー
クインタフェース134を介したI/O通信を含んでいる。マ
ルチプレクサ136は、どのインタフェース132または134
がマイクロコンピュータ120と通信しているのかを確定
するのに使用される。１日の時間に応じて回路遮断器20
を制御する機能は、キーボード及びディスプレイ130を
通して入力されたプログラムによって確立される。マイ
クロコンピュータ120は、時間を維持するのに、例えば
ダラス・セミコンダクタ（Dallas Semiconductor）から
入手可能なDS1283S等の通常型実時間クロック（RTC:rea
l time clock）138を採用している。
第２図の全配電盤構成は、電源140から電力の供給を
受けている。この電源140は通常の交流240Vまたは交流4
80Vの電線路から電力を得ており、このため長時間の電
力中断を受け易い。これらの長時間の電力中断は、例え
ば、電力会社の過負荷、停電、及び電力会社による手動
サービスまたは修復を要求する他の事件によって頻繁に
引き起こされる。こうして、これらの中断の間、頻繁に
使用されると共に不揮発性EEPROMに記憶されていない重
要なデータがそこなわれないように維持するのに、二次
電源が必要とされる。
本発明によれば、電力調停回路（arbitration circui
t）146を介してRTC138及びRAM126に二次電力を供給する
電気二重層コンデンサ（EDLC:electrical double−laye
r capacitorまたはSUPERCAP）144を使用して、二次電源
がもたらされる。調停回路146は、＋5V電源電圧が、電
源140からかまたはEDLC144に蓄積された容量性電荷か
ら、RTC138及びRAM126に電力を供給することを保証す
る。こうして、万一、電源140が停止した場合、第２図
に示す回路のおのおのは、EDLC144に十分な電荷がある
限りパワーアップしたままのRTC138及びRAM126（並びに
図示しない論理支援回路）を除いて、パワーダウンす
る。この用途に対して使用し得る、エヌ・イー・シー
コーポレーション（NEC Corporation）から入手可能なF
SまたはFE型SUPERCAPは、図に示す実施に対して、数週
間の待期電力をもたらす。
リセットスイッチ148は、マイクロコンピュータ120及
び調停回路146双方に対するその接続部を介して、第２
図の全回路をリセットするのに使用される。
第３図に拡大形式で示す調停回路146は、バイポーラ
型トランジスタ154及びFET156と、ショットキー型ダイ
オード158と、270オーム及び1000オームのバイアス抵抗
器160及び162のそれぞれと、リセット回路164とを含ん
でいる。トランジスタ154は、リセットが活性状態ハイ
のときは常にFETが付勢されるように、リセット信号に
応答する。ショットキー型ダイオード158は、EDLC144が
ゆっくりと放電を開始することによって電力をRTC及びR
AMにもたらす時点である電力が低下するまで、RTC及びR
AMに電力をもたらすと共にEDLC144を充電すべく、一方
向にのみ＋5V電源（Vcc）からの電流を通過させる限り
において、主要な調停用部品である。
第２図のマイクロコンピュータ120は、電源がマイク
ロコンピュータ120をパワーアップモードに維持できな
くなったとき、ROM122に格納されているプログラムを実
行することによって、事象を計時するのに使用される任
意のソフトウェアタイマ（変数としてRAM126に格納され
る）が停止することを、保証する。さもなければ、出力
が電源の停止期間と重なり合う期間の間制御されると
き、全てのタイムベース制御システムがエラーを示すこ
とになる。例えば、電力の停止直前に１時間のオーバー
ライドタイム（override timer）が始動しかつ停電が１
時間続けば、電力が復帰してから１時間の間出力がオン
し続けてしまい、適正な時間経過後にオフに切り換わる
ということができなくなってしまう。これは、RTC138が
正確な時間を維持し続け得るものの、事件を計時するの
に使用されるソフトウェアタイマが、この停電の際に停
止するからである。
この問題は、通常動作の際、現在の時間をRAM126に周
期的に記憶することによって解決される。RTC時間のこ
のイメージは、１分間当り少なくとも一度の割合で、RA
M126に記憶されることが好ましい。電力の停止間、マイ
クロコンピュータ120は稼動を停止すると共に、RAM中の
このイメージは更新されることはない。パワーアップの
後、RTCの現在の値は、RAMに記憶されている値に対して
比較される。これら２つの値の間に差異があれば、マイ
クロコンピュータは、この差分だけRAM中の任意の持続
時間タイマーを調節して、電力中断によって生じた誤差
を修正する。
第２図に示す構成の他の態様は、本願の譲受人に譲渡
され、本願と同時に出願され、「識別回路を有する回路
遮断器を備えたコンピュータ制御式回路遮断器構成（CO
MPUTER−CONTROLLED CIRCUIT BREAKER ARRANGEMENT WIT
H CIRCUIT BREAKER HAVING IDENTIFICATION CIRCUI
T）」と題する、同時係属米国特許出願第901,453号に図
示されかつ説明されている。
以上、発明を、ほんの僅かの実施例を参照して、特に
示しかつ説明してきたが、以上に述べた本発明に対し
て、修正及び変更を行い得ることは、当業者によって了
知されよう。例えば、第２図に示すブロック図は、一実
施例のみを表わしており、多数の修正が、以下の請求の
範囲に述べる発明の精神及び範囲からもとることなく、
個々の回路に対しては勿論のこと、前記一実施例に対し
て行うことができる。
フロントページの続き (72)発明者 ビラス，ロナルド，ジェイ. アメリカ合衆国52405 アイオワ州シダ ー ラピッズ，オーチャード アベニュ ー 4405 (56)参考文献 特開 昭63−253816（ＪＰ，Ａ) 特開 平２−306303（ＪＰ，Ａ) 実開 平４−63118（ＪＰ，Ｕ) 実開 平１−91951（ＪＰ，Ｕ) 実開 平２−58828（ＪＰ，Ｕ) 米国特許4293915（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02J 13/00 - 13/00 311 H02J 3/00 - 5/00 H02B 1/00 - 7/08

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】負荷パネル格納装置と、 前記格納装置に固定された複数の回路遮断器であって、
    該回路遮断器のおのおのが、関連する電流経路を遮断す
    るように、制御信号に応答して開成及び閉成することが
    できる前記複数の回路遮断器と、 前記回路遮断器及び関連する電流経路を制御すべく前記
    制御信号を発生する少なくとも１つのマイクロコンピュ
    ータと、 前記少なくとも１つのマイクロコンピュータに結合され
    て、１日の時間をもたらす実時間クロック回路であっ
    て、更に電力の停止から復帰までの間隔を反映した周期
    信号を提供する該実時間クロック回路と、 前記制御信号の少なくとも１つをいつ発生すべきかを示
    すのに使用される時間事象データを記憶する揮発性メモ
    リ回路と、 前記揮発性メモリに結合されて、電力の停止の際相当期
    間、前記揮発性メモリに動作電力をもたらす電気多重層
    コンデンサと、を具備し、 前記時間事象データが前記電力の停止の期間中保持され
    て、前記回路遮断器が、前記電力停止期間の経過後、前
    記制御信号に応答して折よく制御されるようにしかつ前
    記マイクロコンピュータが前記実時間クロック回路内の
    １日の時間を自動的に読み、該読み出した時間に基づき
    前記揮発性メモリ内の時間事象データを修正する ことを特徴とするエネルギー管理負荷パネル構成。
  2. 【請求項２】請求項１記載のエネルギー管理負荷パネル
    構成において、前記揮発性メモリ回路及び前記マイクロ
    コンピュータが、別々の集積回路にパッケージされてい
    ることを特徴とする前記エネルギー管理負荷パネル構
    成。
  3. 【請求項３】請求項１記載のエネルギー管理負荷パネル
    構成において、前記電気多重層コンデンサは、前記少な
    くとも１つのマイクロコンピュータに電力を提供しない
    ように構成されていることを特徴とする前記エネルギー
    管理負荷パネル構成。
  4. 【請求項４】請求項１記載のエネルギー管理負荷パネル
    構成において、前記時間事象データは、前記制御信号の
    少なくとも１つをいつ発生すべきかを決定すべく、前記
    少なくとも１つのマイクロコンピュータが使用すること
    を特徴とする前記エネルギー管理負荷パネル構成
  5. 【請求項５】請求項１記載のエネルギー管理負荷パネル
    構成において、前記電気多重層コンデンサは、二重層コ
    ンデンサであることを特徴とする前記エネルギー管理負
    荷パネル構成。
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