JP2852437B2 - Digital synthesizer - Google Patents
Digital synthesizerInfo
- Publication number
- JP2852437B2 JP2852437B2 JP1248357A JP24835789A JP2852437B2 JP 2852437 B2 JP2852437 B2 JP 2852437B2 JP 1248357 A JP1248357 A JP 1248357A JP 24835789 A JP24835789 A JP 24835789A JP 2852437 B2 JP2852437 B2 JP 2852437B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- digital
- output
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号発振器のディジタル・シンセサイザに
利用する。特に、加算器、ROMおよびディジタル・アナ
ログ変換回路を用いたディジタル・シンセサイザの位相
ジッタの改善に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is used for a digital synthesizer of a signal oscillator. In particular, the present invention relates to improvement of phase jitter of a digital synthesizer using an adder, a ROM, and a digital-to-analog conversion circuit.
〔概要〕 本発明はディジタル・シンセサイザにおいて、 位相比較器、加算回路および電圧制御発振器を含む位
相同期発振回路を設け、ディジタル・アナログ変換器の
出力を位相比較器に加え、加算回路で基準周波数に同期
しディジタル・アナログ変換回路の出力位相ジッタに相
応する補正信号を位相比較器の出力に加え出力信号は電
圧制御発振器から取出すことにより、 高分解能を有する特性を劣化することなく、位相ジッ
タの改善ができるようにしたものである。[Summary] The present invention relates to a digital synthesizer, in which a phase-locked oscillation circuit including a phase comparator, an addition circuit, and a voltage-controlled oscillator is provided, and the output of the digital-to-analog converter is added to the phase comparator. By adding a correction signal corresponding to the output phase jitter of the digital-to-analog converter to the output of the phase comparator and extracting the output signal from the voltage-controlled oscillator, the phase jitter can be improved without deteriorating high-resolution characteristics. Is made possible.
第３図は従来例のディジタル・シンセサイザのブロッ
ク構成図である。第４図は従来例のディジタル・シンセ
サイザの位相ジッタを示す図である。FIG. 3 is a block diagram of a conventional digital synthesizer. FIG. 4 is a diagram showing the phase jitter of a conventional digital synthesizer.
従来、ディジタル・シンセサイザは、第３図に示すよ
うに加算器10、ROM20およびディジタルアナログ変換回
路30で構成されていた。Conventionally, a digital synthesizer was composed of an adder 10, a ROM 20, and a digital-to-analog conversion circuit 30, as shown in FIG.
第３図において、ddを加算器10に入力する入力ディジ
タル値、CKを基準周波数fckのクロック信号およびＭを
入力するクロック信号のクロック数とすると、加算器10
はクロック信号CKを入力するごとに入力ディジタル値dd
を累加算しビット数n1のディジタル値dd×Ｍを出力す
る。加算器19の累加算値は2h1になると「０」にもど
る。ROM20は、加算器10のビット数n1のうちのビット数n
2のディジタル値を入力し、そのディジタル値をアドレ
スとしてビット数n2のディジタル信号の正弦波を出力す
る。ディジタル・アナログ変換回路30は、ROM20のビッ
ト数n2のディジタル信号の正弦波を入力し、アナログ信
号の正弦波を出力する。In FIG. 3, assuming that dd is the input digital value to be input to the adder 10, and CK is the number of clocks of the clock signal having the reference frequency fck and M is the input clock signal,
Is the input digital value dd every time the clock signal CK is input.
And outputs a digital value dd × M of the bit number n1. When the accumulated value of the adder 19 becomes 2h1 , it returns to "0". The ROM 20 stores the bit number n of the bit number n1 of the adder 10.
A digital value of 2 is input, and a sine wave of a digital signal having n2 bits is output using the digital value as an address. The digital / analog conversion circuit 30 inputs a sine wave of a digital signal of the bit number n2 of the ROM 20, and outputs a sine wave of an analog signal.
ここで、出力されるアナログ信号の周波数foutは、 fout＝fck×dd/2h1（Hz） ……（１） となる。出力信号の周波数foutの設定は入力ディジタル
値ddで決定され、分解能はfck/2h1（Hz）となり加算器
のビット数n1で決定される。Here, the frequency fout of the analog signal output becomes fout = fck × dd / 2 h1 (Hz) ...... (1). Setting of the frequency fout of the output signal is determined by the input digital value dd, resolution is determined by fck / 2 h1 (Hz) of several bits next adder n1.
しかし、このような従来例のディジタル・シンセサイ
ザでは、一般にディジタル・アナログ変換回路30は、高
価格のためにビット数を多く望めないので、ビット数n2
はビット数n1より小さく位相ジッタが発生する欠点があ
った。However, in such a conventional digital synthesizer, the digital-to-analog converter circuit 30 cannot generally require a large number of bits due to its high price.
Has the disadvantage that the phase jitter is smaller than the bit number n1.
すなわち、クロック数がＭ個入った後の加算器10の出
力の位相をθ（ラジアン）とすると、 また、出力信号の周波数foutの位相をＱ′（ラジア
ン）とすると、 いま、加算器10の出力の周波数と周波数foutとの位相
差をΔθとすると、 Δθ＝θ−θ′ となる。位相差Δθを考えた場合に、入力ディジタル値
ddおよびクロック数Ｍに対して位相差Δθが一定であれ
ば、周波数foutの位相ジッタはないと云える。That is, assuming that the phase of the output of the adder 10 after M clocks have entered is θ (radian), If the phase of the frequency fout of the output signal is Q '(radian), Now, if the phase difference between the frequency of the output of the adder 10 and the frequency fout is Δθ, then Δθ = θ−θ ′. When considering the phase difference Δθ, the input digital value
If the phase difference Δθ is constant with respect to dd and the number of clocks M, it can be said that there is no phase jitter at the frequency fout.
いま、式（２）および式（３）より、 となる。式（４）よりビット数n2がビット数n1以上の場
合には位相差は常に「０」になり位相ジッタは発生しな
い。しかし、ビット数n2がビット数n1未満の場合には、
第４図に示すようにビット数切捨てにより位相ジッタは
発生する。Now, from equations (2) and (3), Becomes According to equation (4), when the bit number n2 is equal to or larger than the bit number n1, the phase difference is always "0", and no phase jitter occurs. However, if the number of bits n2 is less than the number of bits n1,
As shown in FIG. 4, truncation of the number of bits causes phase jitter.
第４図において、 ΔθMAX＝２π/2h2（ラジアン） ……（５） となる。In FIG. 4, Δθ MAX = 2π / 2 h2 (radian) (5) Becomes
本発明は前記の欠点を解決するもので、高分解能を有
する特性を劣化することなく、位相ジッタの改善ができ
るディジタル・シンセサイザを提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described drawbacks, and has as its object to provide a digital synthesizer capable of improving phase jitter without deteriorating characteristics having high resolution.
本発明は、設定周波数に対応する入力ディジタル値を
基準周波数に同期して累加算する加算器と、この加算器
の出力をアドレス入力とし各アドレスにそのアドレス値
に対応する位相の三角関数値が蓄積されたROMと、このR
OMの出力ディジタル信号をアナログ信号に変換するディ
ジタル・アナログ変換回路とを備えたディジタル・シン
セサイザにおいて、このディジタル・アナログ変換回路
の出力信号を一方の入力とする位相比較器と、この位相
比較器の出力信号が通過する低域濾波器と、この低減濾
波器の出力信号を制御入力とし前記位相比較器の他方の
入力にその出力が帰還接続された電圧制御発振器とを含
む位相同期発振回路を備え、前記基準周波数に同期して
前記ディジタル・アナログ変換回路の出力位相ジッタに
相応する補償信号を発生する位相補償回路を設け、前記
位相同期発振回路は、この位相補償回路の出力信号を前
記位相比較器の出力信号に前記位相ジッタを補償する極
性で加算する加算回路を備えたことを特徴とする。According to the present invention, an adder that accumulates an input digital value corresponding to a set frequency in synchronization with a reference frequency, an output of the adder is used as an address input, and a trigonometric function value of a phase corresponding to the address value is stored in each address. The stored ROM and this R
In a digital synthesizer having a digital-to-analog conversion circuit for converting an output digital signal of an OM into an analog signal, a phase comparator having an output signal of the digital-to-analog conversion circuit as one input, and a A phase-locked oscillation circuit including a low-pass filter through which the output signal passes, and a voltage-controlled oscillator having the output signal of the reduction filter as a control input and the output of which is feedback-connected to the other input of the phase comparator. A phase compensation circuit for generating a compensation signal corresponding to the output phase jitter of the digital / analog conversion circuit in synchronization with the reference frequency, wherein the phase synchronization oscillation circuit compares the output signal of the phase compensation circuit with the phase comparison signal. An adder circuit for adding to the output signal of the mixer with a polarity for compensating the phase jitter.
〔作用〕 位相同期発振回路は基準信号としてディジタル・アナ
ログ変換回路の出力信号を位相比較器に入力する。位相
比較器はこの出力信号と電圧制御発振回路の帰還信号と
の周波数差に対応する電圧を発生する。位相補償回路は
基準周波数に同期してディジタル・アナログ変換回路の
出力位相ジッタに相応する補償信号を発生する。加算回
路はこの補償信号を位相比較回路の出力信号に位相ジッ
タを補償する極性で加算する。電圧制御発振回路はこの
加算回路の出力信号を制御入力として低域濾波器を経由
して入力し、この出力信号に対応する周波数の信号を位
相比較器に帰還する。以上の動作により高分解能を有す
る特性を劣化することなく、位相ジッタの改善ができ
る。[Operation] The phase-locked oscillation circuit inputs the output signal of the digital / analog conversion circuit as a reference signal to the phase comparator. The phase comparator generates a voltage corresponding to a frequency difference between the output signal and the feedback signal of the voltage controlled oscillator. The phase compensation circuit generates a compensation signal corresponding to the output phase jitter of the digital / analog conversion circuit in synchronization with the reference frequency. The addition circuit adds the compensation signal to the output signal of the phase comparison circuit with a polarity that compensates for phase jitter. The voltage-controlled oscillator circuit receives the output signal of the adder circuit as a control input through a low-pass filter, and feeds back a signal having a frequency corresponding to the output signal to the phase comparator. By the above operation, the phase jitter can be improved without deteriorating the characteristic having the high resolution.
本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例ディジタル・シンセサイザのブロ
ック構成図である。第１図において、ディジタル・シン
セサイザは、設定周波数に対応する入力ディジタル値dd
を基準周波数fckに同期して累加算する加算器10と、加
算器10の出力をアドレス入力とし各アドレスにそのアド
レス値に対応する位相の三角関数値が累積されたROM20
と、ROM20の出力ディジタル信号をアナログ信号に変換
するディジタル・アナログ変換回路30とを備える。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a digital synthesizer according to an embodiment of the present invention. In FIG. 1, a digital synthesizer includes an input digital value dd corresponding to a set frequency.
Adder 10 that accumulates the values in synchronism with the reference frequency fck, and a ROM 20 in which the output of the adder 10 is used as an address input and the trigonometric function value of the phase corresponding to the address value is accumulated at each address.
And a digital / analog conversion circuit 30 for converting an output digital signal of the ROM 20 into an analog signal.
ここで、本発明の特徴とするところは、ディジタル・
アナログ変換回路30の出力信号を一方の入力とする位相
比較器41と、位相比較器41の出力信号が通過する低域濾
波器43と、低域濾波器43の出力信号を制御入力とし位相
比較器41の他方の入力にその出力信号が帰還接続された
電圧制御発振器44とを含む位相同期発振回路40を備え、
基準周波数fckに同期してディジタル・アナログ変換回
路30の出力位相ジッタに相応する補償信号を発生する位
相補償回路50を設け、位相同期発振回路40は、位相補償
回路50の出力信号を位相比較器41の出力信号に前記位相
ジッタを補償する極性で加算する加算回路を含むことに
ある。Here, the feature of the present invention is that digital
A phase comparator 41 having the output signal of the analog conversion circuit 30 as one input; a low-pass filter 43 through which the output signal of the phase comparator 41 passes; and a phase comparison using the output signal of the low-pass filter 43 as a control input. A phase-locked oscillation circuit 40 including a voltage-controlled oscillator 44 whose output signal is feedback-connected to the other input of the device 41,
A phase compensating circuit 50 for generating a compensation signal corresponding to the output phase jitter of the digital / analog conversion circuit 30 in synchronization with the reference frequency fck is provided.The phase-locked oscillation circuit 40 compares the output signal of the phase compensating circuit 50 with a phase comparator. Another object of the present invention is to include an adder circuit for adding the output signal of (41) with a polarity for compensating the phase jitter.
このような構成のディジタル・シンセサイザの動作に
ついて説明する。第２図は本発明のディジタル・シンセ
サイザの動作を説明する図である。The operation of the digital synthesizer having such a configuration will be described. FIG. 2 is a diagram for explaining the operation of the digital synthesizer of the present invention.
第１図および第２図において、加算器10は、位相補償
回路50からクリア信号CLRを入力すると、入力ディジタ
ル値ddをクロック信号を入力するごとに累加算しビット
数n1のうちのビット数n2のディジタル信号をROM20に与
える。ROM20は、加算器10の出力ディジタル信号をアド
レスとしてビット数n1のディジタル信号の正弦波をディ
ジタル・アナログ変換回路に与える。いま、 n1＝８、n2＝４、dd＝26＋２ とすると、ビット切捨てにより式（５）および式（６）
より位相ジッタは、 ΔθMAX＝２π/2h2＝２π/24（ラジアン） となり、ビット切捨ては８クロックごとにキャンセルさ
れる。この出力信号に電圧制御発振器44の出力信号をロ
ックさせると、電圧制御発振器44の出力信号もディジタ
ル・アナログ変換回路30の出力信号と同様の波形となる
が、加算回路42で位相補償回路50の補償信号をディジタ
ル・アナログ変換回路30の出力信号に位相ジッタを補償
するように逆極性で加算することにより電圧制御発振器
44の出力信号の位相ジッタをなくすことができる。1 and 2, when the clear signal CLR is input from the phase compensating circuit 50, the adder 10 accumulates the input digital value dd every time a clock signal is input, and adds n2 out of n1 bits. To the ROM 20. The ROM 20 gives a sine wave of a digital signal of bit number n1 to the digital-to-analog conversion circuit using the output digital signal of the adder 10 as an address. Now, assuming that n1 = 8, n2 = 4, and dd = 2 6 +2, equations (5) and (6) are obtained by truncating bits.
The phase jitter is Δθ MAX = 2π / 2 h2 = 2π / 2 4 (radian) , And the bit truncation is canceled every eight clocks. When the output signal of the voltage controlled oscillator 44 is locked to this output signal, the output signal of the voltage controlled oscillator 44 also has the same waveform as the output signal of the digital / analog conversion circuit 30. A voltage-controlled oscillator is added to the output signal of the digital-to-analog converter circuit 30 with the opposite polarity so as to compensate for phase jitter.
Phase jitter of 44 output signals can be eliminated.
本実施例は、 n1＝８、n2＝４、dd＝26＋２ 以外の場合でも同様に位相ジッタをなくすことができ
る。In this embodiment, the phase jitter can be similarly eliminated even in cases other than n1 = 8, n2 = 4, and dd = 2 6 +2.
以上説明したように、本発明は、高分解能を有する特
性を劣化することなく、位相ジッタの改善ができる優れ
た効果がある。As described above, the present invention has an excellent effect of improving phase jitter without deteriorating characteristics having high resolution.
第１図は本発明一実施例ディジタル・シンセサイザのブ
ロック構成図。 第２図は本発明のディジタル・シンセサイザの動作を説
明する図。 第３図は従来例のディジタル・シンセサイザのブロック
構成図。 第４図は従来例のディジタル・シンセサイザの位相ジッ
タを示す図。 10……加算器、20……ROM、30……ディジタル・アナロ
グ変換回路、40……位相同期発振回路、41……位相比較
器、42……加算回路、43……低域濾波器、44……電圧制
御発振器、50……位相補償回路、CK……クロック信号、
CLR……クリア信号、dd……入力ディジタル値。FIG. 1 is a block diagram of a digital synthesizer according to an embodiment of the present invention. FIG. 2 is a diagram for explaining the operation of the digital synthesizer of the present invention. FIG. 3 is a block diagram of a conventional digital synthesizer. FIG. 4 is a diagram showing the phase jitter of a conventional digital synthesizer. 10 adder, 20 ROM, 30 digital-to-analog converter circuit, 40 phase-synchronized oscillator circuit, 41 phase comparator, 42 adder circuit, 43 low-pass filter, 44 …… Voltage controlled oscillator, 50 …… Phase compensation circuit, CK …… Clock signal,
CLR: Clear signal, dd: Input digital value.
Claims (1)
（dd）を基準周波数に同期して累加算する加算器（10）
と、 この加算器の出力をアドレス入力とし各アドレスにその
アドレス値に対応する位相の三角関数値が蓄積されたRO
Mと、 このROMの出力ディジタル信号をアナログ信号に変換す
るディジタル・アナログ変換回路と を備えたディジタル・シンセサイザにおいて、 このディジタル・アナログ変換回路の出力信号を一方の
入力とする位相比較器と、この位相比較器の出力信号が
通過する低域濾波器と、この低減濾波器の出力信号を制
御入力とし前記位相比較器の他方の入力にその出力が帰
還接続された電圧制御発振器とを含む位相同期発振回路
を備え、 前記基準周波数に同期して前記ディジタル・アナログ変
換回路の出力位相ジッタに相応する補償信号を発生する
位相補償回路を設け、 前記位相同期発振回路は、この位相補償回路の出力信号
を前記位相比較器の出力信号に前記位相ジッタを補償す
る極性で加算する加算回路を含む ことを特徴とするディジタル・シンセサイザ。An adder for accumulating an input digital value (dd) corresponding to a set frequency in synchronization with a reference frequency.
And the output of this adder is used as an address input, and the RO that stores the trigonometric function value of the phase corresponding to the address value at each address
M and a digital-to-analog conversion circuit for converting an output digital signal of the ROM into an analog signal. A phase-locked filter including a low-pass filter through which the output signal of the phase comparator passes, and a voltage-controlled oscillator having the output signal of the reduced filter as a control input and an output of which is feedback-connected to the other input of the phase comparator; An oscillation circuit; and a phase compensation circuit for generating a compensation signal corresponding to an output phase jitter of the digital-to-analog conversion circuit in synchronization with the reference frequency. And an adder circuit for adding an output signal to the output signal of the phase comparator with a polarity for compensating the phase jitter. Synthesizer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248357A JP2852437B2 (en) | 1989-09-25 | 1989-09-25 | Digital synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248357A JP2852437B2 (en) | 1989-09-25 | 1989-09-25 | Digital synthesizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03109820A JPH03109820A (en) | 1991-05-09 |
| JP2852437B2 true JP2852437B2 (en) | 1999-02-03 |
Family
ID=17176899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248357A Expired - Lifetime JP2852437B2 (en) | 1989-09-25 | 1989-09-25 | Digital synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2852437B2 (en) |
-
1989
- 1989-09-25 JP JP1248357A patent/JP2852437B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03109820A (en) | 1991-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6198353B1 (en) | Phase locked loop having direct digital synthesizer dividers and improved phase detector | |
| US7421054B2 (en) | Sampling clock generator circuit and data receiver using the same | |
| US6650721B1 (en) | Phase locked loop with numerically controlled oscillator divider in feedback loop | |
| GB2329288A (en) | Frequency synthesizers | |
| EP0479969A1 (en) | Fractional-division synthesizer for a voice/data communications system. | |
| US4819196A (en) | Digital-based phase control system | |
| JPS6247379B2 (en) | ||
| EP0196868A2 (en) | Frequency synthesizer modulation response linearization | |
| CA1289200C (en) | Variable bit rate clock recovery circuit | |
| Noel et al. | Frequency synthesis: A comparison of techniques | |
| GB2107142A (en) | Frequency synthesisers | |
| JP2852437B2 (en) | Digital synthesizer | |
| JPH07143000A (en) | Synchronous clock production method using controllable oscillator circuit | |
| US4590445A (en) | Device for generating a frequency modulated signal | |
| JPH11150421A (en) | Frequency synthesizer | |
| JPS6376693A (en) | Television signal generator | |
| JPH11346152A (en) | Clock signal generating device | |
| US5576665A (en) | Method and device for phase-shifting a phase locked loop output signal | |
| US5949263A (en) | Integrated circuit comprising a phase-control loop with programmable phase shift | |
| KR960006943B1 (en) | Digital pll | |
| KR100297854B1 (en) | D / A Converter for Oscillator Control of Phase-Locked Loop_ | |
| JPH01243622A (en) | Phase locked loop circuit | |
| CA2037159C (en) | Phase-locked loop type frequency synthesizer having improved loop response | |
| JPH01114122A (en) | Digital frequency synthesizer | |
| JPS623614B2 (en) |