JP2839293B2 - 定電流検知電圧保持回路 - Google Patents
定電流検知電圧保持回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像形成装置に係る高圧負荷に印加する
高圧を電流制御して発生させる定電流検知電圧保持回路
に関するものである。
高圧を電流制御して発生させる定電流検知電圧保持回路
に関するものである。
従来、電子写真方式の画像形成装置には、転写系、現
像系等に種々の高圧負荷を備えている。
像系等に種々の高圧負荷を備えている。
特に、非画像領域で転写電流を一定となるように定電
流制御を行い、その定電流制御時の出力電圧をホールド
し、画像域ではそのホールド電圧を転写ローラに印加す
る、例えば第６図に示すような定電流検知電圧保持回路
が提案されている。
流制御を行い、その定電流制御時の出力電圧をホールド
し、画像域ではそのホールド電圧を転写ローラに印加す
る、例えば第６図に示すような定電流検知電圧保持回路
が提案されている。
第６図はこの種の定電流検知電圧保持回路の構成を説
明するブロック図であり、１は電圧変換回路で、端子P1
に印加された電圧を増幅し、端子P2と端子P3の間にその
増幅された高電圧を出力する。２は例えば転写ローラ等
の負荷で、端子P2から出力された高電圧により、感光体
に帯電吸着されたトナーと逆極性の電界を発生する。３
は基準電流源、４は差分電流増幅回路で、端子P4に流れ
る電流と端子P5に流れる電流の差分値を増幅し、その増
幅した値を電圧に変換して端子P6に差分電圧をサンプル
ホールド回路５の端子P7に出力する。サンプルホールド
回路５は差分電流増幅回路４の端子P6を介して出力され
る差分電圧を端子P7を介して受け、当該差分電圧値をホ
ールディングし、端子P8,P1を経て、電圧変換回路１に
出力する。なお、サンプルホールド回路５は、端子P9に
入力される外部信号（図示しないコントローラより送出
される）40のON/OFF状態に基づいて端子P6から入力され
る電圧値のホールドと、ホールド電圧の伝達動作を交互
に行う。
明するブロック図であり、１は電圧変換回路で、端子P1
に印加された電圧を増幅し、端子P2と端子P3の間にその
増幅された高電圧を出力する。２は例えば転写ローラ等
の負荷で、端子P2から出力された高電圧により、感光体
に帯電吸着されたトナーと逆極性の電界を発生する。３
は基準電流源、４は差分電流増幅回路で、端子P4に流れ
る電流と端子P5に流れる電流の差分値を増幅し、その増
幅した値を電圧に変換して端子P6に差分電圧をサンプル
ホールド回路５の端子P7に出力する。サンプルホールド
回路５は差分電流増幅回路４の端子P6を介して出力され
る差分電圧を端子P7を介して受け、当該差分電圧値をホ
ールディングし、端子P8,P1を経て、電圧変換回路１に
出力する。なお、サンプルホールド回路５は、端子P9に
入力される外部信号（図示しないコントローラより送出
される）40のON/OFF状態に基づいて端子P6から入力され
る電圧値のホールドと、ホールド電圧の伝達動作を交互
に行う。
第７図は、第６図に示した電圧変換回路１の構成を説
明する回路ブロック図であり、第６図と同一のものには
同じ符号を付してある。
明する回路ブロック図であり、第６図と同一のものには
同じ符号を付してある。
図において、26は抵抗器、27はトランジスタで、ベー
スがオペアンプ29の出力に接続され、エミッタがコンデ
ンサ28に接続されている。上記26〜28により電圧バッフ
ァが構成されており、端子P1に印加された電圧Vaに等し
い電圧がトランス12の１次側の中間タップ12−２に印加
される。16〜19,22〜25は、抵抗器、15はトランジス
タ、20はダイオード、21はオペアンプである。上記抵抗
器16〜19,22〜25,トランジスタ15,ダイオード，オペア
ンプ21により発振回路が構成される。トランジスタ15の
コレクタは、トランジスタ12の１次巻線の端子12−１に
接続され、端子12−３にはダイオード13のカソード側が
接続されている。トランジスタ15はトランス12の１次巻
線をスイッチングして２次巻線に駆動電流を生起させ
る。なお、１次巻線と２次巻線との巻線比を１対ｎとす
ると、端子12−1,端子12−３での電圧パルスの波高値
は、第８図に示すように2Vaとなり、端子12−４と12−
５間に2nVaの電圧パルスが励起する。
スがオペアンプ29の出力に接続され、エミッタがコンデ
ンサ28に接続されている。上記26〜28により電圧バッフ
ァが構成されており、端子P1に印加された電圧Vaに等し
い電圧がトランス12の１次側の中間タップ12−２に印加
される。16〜19,22〜25は、抵抗器、15はトランジス
タ、20はダイオード、21はオペアンプである。上記抵抗
器16〜19,22〜25,トランジスタ15,ダイオード，オペア
ンプ21により発振回路が構成される。トランジスタ15の
コレクタは、トランジスタ12の１次巻線の端子12−１に
接続され、端子12−３にはダイオード13のカソード側が
接続されている。トランジスタ15はトランス12の１次巻
線をスイッチングして２次巻線に駆動電流を生起させ
る。なお、１次巻線と２次巻線との巻線比を１対ｎとす
ると、端子12−1,端子12−３での電圧パルスの波高値
は、第８図に示すように2Vaとなり、端子12−４と12−
５間に2nVaの電圧パルスが励起する。
７は抵抗器、8,11はコンデンサ、9,10はダイオード
で、トランス12の２次巻線の端子12−４にコンデンサ11
が、端子12−５にダイオード10のアノード側が図示され
るように接続されている。
で、トランス12の２次巻線の端子12−４にコンデンサ11
が、端子12−５にダイオード10のアノード側が図示され
るように接続されている。
上記７〜11により倍電圧整流回路が構成され、トラン
ンス12の２次巻線の端子12−4,12−５に励起された電圧
パルスが直流電圧2nVaに変換される。このように、端子
P1に印加された電圧は、2n倍増幅されて、端子P2と端子
P3の間に出力されることとなる。
ンス12の２次巻線の端子12−4,12−５に励起された電圧
パルスが直流電圧2nVaに変換される。このように、端子
P1に印加された電圧は、2n倍増幅されて、端子P2と端子
P3の間に出力されることとなる。
第９図は、第６図に示した差分電流増幅回路４および
基準電流源３との構成を説明する回路図であり、第６図
と同一のものには同じ符号を付してある。
基準電流源３との構成を説明する回路図であり、第６図
と同一のものには同じ符号を付してある。
図において、30は抵抗器、31はオペアンプ、32は基準
電圧源で、オペアンプ31の正相入力に基準電源電圧VREF
を入力する。オペアンプ13は差分電流を増幅し、差分電
圧となる電圧VC1を出力する。なお、逆相入力に基準電
流源32から印加される基準電流値IREF,抵抗器30の抵抗
値Ra,端子P4に流れる電流I1により下記第（１）式によ
り得られる電圧VC1を端子P6に出力する。
電圧源で、オペアンプ31の正相入力に基準電源電圧VREF
を入力する。オペアンプ13は差分電流を増幅し、差分電
圧となる電圧VC1を出力する。なお、逆相入力に基準電
流源32から印加される基準電流値IREF,抵抗器30の抵抗
値Ra,端子P4に流れる電流I1により下記第（１）式によ
り得られる電圧VC1を端子P6に出力する。
VC1＝VREF＋Ra（I1−IREF） …（１） ただし、基準電流値IREF,電流I1の流れる向きは図示
される方向とする。
される方向とする。
第10図は、第６図に示したサンプルホールド回路５の
構成を説明するブロック図であり、第６図と同一のもの
には同じ符号を付してある。
構成を説明するブロック図であり、第６図と同一のもの
には同じ符号を付してある。
図において、33は例えば日本電気社製のμPC4066等で
構成されるアナログスイッチで、端子P9に入力される制
御信号によりON/OFFし、端子P7に入力される差分電圧、
すなわち上記電流VC1の入切を制御する。
構成されるアナログスイッチで、端子P9に入力される制
御信号によりON/OFFし、端子P7に入力される差分電圧、
すなわち上記電流VC1の入切を制御する。
34は抵抗器、35はコンデンサ、36はオペアンプで、こ
れらの抵抗器34,コンデンサ35,オペアンプ36によりサン
プルホールド回路５が構成される。
れらの抵抗器34,コンデンサ35,オペアンプ36によりサン
プルホールド回路５が構成される。
なお、端子P9がＨレベルとなると、アナログスイッチ
33がオンし、サンプルホールド回路５は積分回路として
作動し、端子P9がＬレベルとなると、アナログスイッチ
33がオフし、端子P7に印加された電圧は端子P8に伝達さ
れなくなり、コンデンサ35に蓄積された電圧が出力され
る。
33がオンし、サンプルホールド回路５は積分回路として
作動し、端子P9がＬレベルとなると、アナログスイッチ
33がオフし、端子P7に印加された電圧は端子P8に伝達さ
れなくなり、コンデンサ35に蓄積された電圧が出力され
る。
次に、第６図の詳細な動作について説明する。
差分電圧増幅回路は、負荷２に流れる電流と基準電流
源３との差分電流を増幅し、その出力をサンプルホール
ド回路５に入力させる。
源３との差分電流を増幅し、その出力をサンプルホール
ド回路５に入力させる。
サンプルホールド回路５の端子P9がＨレベルとなる
と、差分電流増幅回路４の出力は電圧変換回路１によっ
て高電圧に変換され、負荷２に電圧を供給する。このよ
うにして、端子P9がＨレベルとなる時には、フィードバ
ックループが形成される。
と、差分電流増幅回路４の出力は電圧変換回路１によっ
て高電圧に変換され、負荷２に電圧を供給する。このよ
うにして、端子P9がＨレベルとなる時には、フィードバ
ックループが形成される。
もし、負荷２に流れる電流が基準電流よりも大きけれ
ば、電圧変換回路１の入力は小さくなり、結果としては
負荷電流は減少する。逆に、負荷２に流れる電流が基準
電流より小さければ、電圧変換回路１の入力は大きくな
り、結果として負荷電流は増大する。そし、差分電圧増
幅回路４のゲインが十分大きければ（実際には上記第
（１）式の抵抗値Raが十分大きければ）、負荷電流は基
準電流に等しくなる。
ば、電圧変換回路１の入力は小さくなり、結果としては
負荷電流は減少する。逆に、負荷２に流れる電流が基準
電流より小さければ、電圧変換回路１の入力は大きくな
り、結果として負荷電流は増大する。そし、差分電圧増
幅回路４のゲインが十分大きければ（実際には上記第
（１）式の抵抗値Raが十分大きければ）、負荷電流は基
準電流に等しくなる。
このようにして端子P9がＨレベルのときは、定電流制
御が行われる。端子P9をＨレベルにして定電流制御を行
った後、端子P9をＬレベルにすると、差分電流増幅回路
４の出力は、電圧変換回路１の入力に伝達されなくな
る。このとき、第10図に示したコンデンサ35に蓄積され
た電圧が端子P8に出力され、電圧に対応する高電圧が負
荷２に出力される。
御が行われる。端子P9をＨレベルにして定電流制御を行
った後、端子P9をＬレベルにすると、差分電流増幅回路
４の出力は、電圧変換回路１の入力に伝達されなくな
る。このとき、第10図に示したコンデンサ35に蓄積され
た電圧が端子P8に出力され、電圧に対応する高電圧が負
荷２に出力される。
すなわち、定電流を検知したとき電圧をホールドする
ことになる。また、端子P9をＬレベルにした時、アナロ
グスイッチ33の出力端子やオペアンプ36のアンプの入力
端子にリーク電流が若干流れる。これによって、ホール
ド電圧は時間とともに変化する。このリーク電流による
ホールド電圧の変化を少なくするためには、コンデンサ
35の容量を大きくすれば良い。
ことになる。また、端子P9をＬレベルにした時、アナロ
グスイッチ33の出力端子やオペアンプ36のアンプの入力
端子にリーク電流が若干流れる。これによって、ホール
ド電圧は時間とともに変化する。このリーク電流による
ホールド電圧の変化を少なくするためには、コンデンサ
35の容量を大きくすれば良い。
しかしながら、ホールド後の電圧変動を少なくするた
めには、上述したようにホールド用のコンデンサ35の容
量を大きくする必要がある。
めには、上述したようにホールド用のコンデンサ35の容
量を大きくする必要がある。
ところが、第10図に示したコンデンサ35の容量を上げ
ると、フィードバックループの応答速度が悪くなる。
ると、フィードバックループの応答速度が悪くなる。
すなわち、フィードバックループの位相遅れが大きく
なり、開ループ周波数特性において、ゲイン余裕，位相
余裕がすくなくなる。そして、ゲイン余裕，位相余裕が
なくなると、定電流制御時に発振現象が起こる。ゲイン
余裕，位相余裕を大きくするには、差分電流増幅回路４
のゲインを低くする。すなわち、抵抗器30の抵抗値Raを
低くすればよいが、抵抗値Raの低下に伴って、定電流制
御時の目標電流との誤差が却って増大されてしまう。
なり、開ループ周波数特性において、ゲイン余裕，位相
余裕がすくなくなる。そして、ゲイン余裕，位相余裕が
なくなると、定電流制御時に発振現象が起こる。ゲイン
余裕，位相余裕を大きくするには、差分電流増幅回路４
のゲインを低くする。すなわち、抵抗器30の抵抗値Raを
低くすればよいが、抵抗値Raの低下に伴って、定電流制
御時の目標電流との誤差が却って増大されてしまう。
このように、ホールド時間を長くし、そのときの電圧
変動を少なくすると、定電流制御時の安定性や精度が極
めて低下するといった回路上の問題点があった。
変動を少なくすると、定電流制御時の安定性や精度が極
めて低下するといった回路上の問題点があった。
この発明は、上記の問題点を解決するためになされた
もので、定電流増幅手段の出力電圧をサンプリングする
サンプリング処理に並行して、定電流増幅手段の出力電
圧を電圧変換手段に供給するバイパスループ回路を切り
換え可能に形成することにより、サンプリング処理時の
電圧変動を抑えるとともに、サンプリング処理に伴う位
相遅れを減少させて、安定した定電流制御を実現できる
定電流検知電圧保持回路を得ることを目的とする。
もので、定電流増幅手段の出力電圧をサンプリングする
サンプリング処理に並行して、定電流増幅手段の出力電
圧を電圧変換手段に供給するバイパスループ回路を切り
換え可能に形成することにより、サンプリング処理時の
電圧変動を抑えるとともに、サンプリング処理に伴う位
相遅れを減少させて、安定した定電流制御を実現できる
定電流検知電圧保持回路を得ることを目的とする。
この発明に係る定電流検知電圧保持回路は、入力電圧
に従って可変される出力電圧を高圧負荷に供給する電圧
変換回路と、所定の基準電流を供給する定電流源と、こ
の定電流源から供給される基準電流と負荷に流れる負荷
電流との差分電流を増幅しながら差分電流に比例した差
分電圧信号を発生する差分電流増幅手段と、この差分電
流増幅手段から出力される差分電圧信号を外部入力され
る制御信号に基づいてサンプリングまたはホールディン
グするサンプルホールド手段と、このサンプルホールド
手段による差分電圧信号のサンプリング処理動作状態に
基づいてサンプルホールド手段から出力される保持電圧
信号または差分電流増幅手段の出力信号のいずれかを選
択して電圧変換回路に入力する信号選択手段とから構成
したものである。
に従って可変される出力電圧を高圧負荷に供給する電圧
変換回路と、所定の基準電流を供給する定電流源と、こ
の定電流源から供給される基準電流と負荷に流れる負荷
電流との差分電流を増幅しながら差分電流に比例した差
分電圧信号を発生する差分電流増幅手段と、この差分電
流増幅手段から出力される差分電圧信号を外部入力され
る制御信号に基づいてサンプリングまたはホールディン
グするサンプルホールド手段と、このサンプルホールド
手段による差分電圧信号のサンプリング処理動作状態に
基づいてサンプルホールド手段から出力される保持電圧
信号または差分電流増幅手段の出力信号のいずれかを選
択して電圧変換回路に入力する信号選択手段とから構成
したものである。
この発明においては、サンプルホールド手段に対して
外部入力される制御信号によりサンプリング処理が指示
されると、信号選択手段は差分電流増幅手段の出力を選
択して電圧変換回路に出力するためのフィードバックル
ープ回路を形成し、サンプリング処理に伴う位相遅れを
抑制し、サンプルホールド手段に対して外部入力される
制御信号によりホールド処理が指示されると、これに応
動して信号選択手段はサンプルホールド手段に安定して
保持された保持電圧信号を選択して電圧変換回路に出力
し、差分電圧に対応した電圧を高圧負荷に供給させるこ
とを可能とする。
外部入力される制御信号によりサンプリング処理が指示
されると、信号選択手段は差分電流増幅手段の出力を選
択して電圧変換回路に出力するためのフィードバックル
ープ回路を形成し、サンプリング処理に伴う位相遅れを
抑制し、サンプルホールド手段に対して外部入力される
制御信号によりホールド処理が指示されると、これに応
動して信号選択手段はサンプルホールド手段に安定して
保持された保持電圧信号を選択して電圧変換回路に出力
し、差分電圧に対応した電圧を高圧負荷に供給させるこ
とを可能とする。
〔第１実施例〕 第１図はこの発明の第１実施例を示す定電流検知電圧
保持回路の構成を説明するブロック図であり、第６図と
同一のものには同じ符号を付してある。
保持回路の構成を説明するブロック図であり、第６図と
同一のものには同じ符号を付してある。
図において、６は信号選択回路で、図示しないコント
ローラから入力される外部信号40に基づいてサンプルホ
ールド回路５の保持電圧出力または差分電流増幅回路４
の入力信号の何れかを選択して電圧変換回路１に供給す
る。なお、P10〜P13は端子である。
ローラから入力される外部信号40に基づいてサンプルホ
ールド回路５の保持電圧出力または差分電流増幅回路４
の入力信号の何れかを選択して電圧変換回路１に供給す
る。なお、P10〜P13は端子である。
すなわち、サンプルホールド手段を構成するサンプル
ホールド回路５に対して外部入力される制御信号（外部
信号40）によりサンプリング処理が指示されると、信号
選択手段を構成する信号選択回路６は差分電流増幅手段
（差分電流増幅回路４）の出力を選択して電圧変換手段
（電圧変換回路１）に出力するためのフィードバックル
ープ回路を形成し、サンプリング処理に伴う位相遅れを
抑制し、サンプルホールド回路５に対して外部入力され
る制御信号によりホールド処理が指示されると、これに
応動して信号選択回路６はサンプルホールド回路５に安
定して保持された保持電圧信号を選択して電圧変換回路
１に出力し、差分電圧に対応した電圧を高圧負荷に供給
させることを可能とする。
ホールド回路５に対して外部入力される制御信号（外部
信号40）によりサンプリング処理が指示されると、信号
選択手段を構成する信号選択回路６は差分電流増幅手段
（差分電流増幅回路４）の出力を選択して電圧変換手段
（電圧変換回路１）に出力するためのフィードバックル
ープ回路を形成し、サンプリング処理に伴う位相遅れを
抑制し、サンプルホールド回路５に対して外部入力され
る制御信号によりホールド処理が指示されると、これに
応動して信号選択回路６はサンプルホールド回路５に安
定して保持された保持電圧信号を選択して電圧変換回路
１に出力し、差分電圧に対応した電圧を高圧負荷に供給
させることを可能とする。
第２図は、第１図に示した信号選択回路６の１構成例
を示す回路図であり、37,38は例えば日本電気社製のμP
D4066BC等で構成されるアナログスイッチで、アナログ
スイッチ37は端子P10に接続され、アナログスイッチ38
は端子P11に接続される。
を示す回路図であり、37,38は例えば日本電気社製のμP
D4066BC等で構成されるアナログスイッチで、アナログ
スイッチ37は端子P10に接続され、アナログスイッチ38
は端子P11に接続される。
39は例えば日本電気社製のμPD4049UBC等で構成され
るインバータICで、端子P13がＨレベルとなると、アナ
ログスイッチ38がON状態となり、アナログスイッチ37は
OFF状態となる。なお、端子P11と端子P12との間が導通
状態では、抵抗値が数10Ωとなる。
るインバータICで、端子P13がＨレベルとなると、アナ
ログスイッチ38がON状態となり、アナログスイッチ37は
OFF状態となる。なお、端子P11と端子P12との間が導通
状態では、抵抗値が数10Ωとなる。
一方、端子P13に入力される外部信号40をＬレベルに
すると、アナログスイッチ38がOFF状態となり、アナロ
グスイッチ37はON状態となり、端子P10と端子P12が導通
状態になる。従って、信号選択回路６が端子P13に入力
される外部信号40に基づいて端子10または端子P11のい
ずれかを選択可能となる。
すると、アナログスイッチ38がOFF状態となり、アナロ
グスイッチ37はON状態となり、端子P10と端子P12が導通
状態になる。従って、信号選択回路６が端子P13に入力
される外部信号40に基づいて端子10または端子P11のい
ずれかを選択可能となる。
次に、第１図の動作について説明する。
外部信号40をＨレベルに設定すると、差分電圧増幅回
路４の端子P6の電圧がサンプルホールド回路５を経て信
号選択回路６の端子P10に伝達される。すなわち、端子P
6に出力された電圧に従ってサンプルホールド回路５を
構成するコンデンサ35がチャージされる。また、端子P6
より出力された電圧は信号選択回路６の端子P11に入力
され、その電圧が端子P12に出力される。これにより、
端子P1→端子P3→端子P4→端子P6→端子P11→端子P1と
なるフィードバックループ（バイパスループ）が形成さ
れる。このフィードバックループ中には、サンプルホー
ルド回路５（サンプルホールド回路５は電圧信号のサン
プルホールド処理並行処理している）が介在しないた
め、従来のような位相遅れを生じることがなくなり、安
定したフィードバックループが形成される。
路４の端子P6の電圧がサンプルホールド回路５を経て信
号選択回路６の端子P10に伝達される。すなわち、端子P
6に出力された電圧に従ってサンプルホールド回路５を
構成するコンデンサ35がチャージされる。また、端子P6
より出力された電圧は信号選択回路６の端子P11に入力
され、その電圧が端子P12に出力される。これにより、
端子P1→端子P3→端子P4→端子P6→端子P11→端子P1と
なるフィードバックループ（バイパスループ）が形成さ
れる。このフィードバックループ中には、サンプルホー
ルド回路５（サンプルホールド回路５は電圧信号のサン
プルホールド処理並行処理している）が介在しないた
め、従来のような位相遅れを生じることがなくなり、安
定したフィードバックループが形成される。
次に、信号選択回路６の端子P13に入力する外部信号4
0の信号レベルをＬレベルとすると、差分電流増幅回路
４の端子P6より出力された電圧は信号選択回路６の端子
P11を経て端子P12に出力されなくなるとともに、サンプ
ルホールド回路５のコンデンサ35に蓄積された電圧がサ
ンプルホールド回路５の端子P8より出力され、信号選択
回路６の端子P10を介して端子P12に出力される。そし
て、端子P12の電圧は電圧変換回路１の端子P1に入力さ
れ、この電圧に対応する高電圧が出力される。この動作
以後は従来例と同じであり、定電流検知を行いそのとき
の電圧をホールドすることになる。
0の信号レベルをＬレベルとすると、差分電流増幅回路
４の端子P6より出力された電圧は信号選択回路６の端子
P11を経て端子P12に出力されなくなるとともに、サンプ
ルホールド回路５のコンデンサ35に蓄積された電圧がサ
ンプルホールド回路５の端子P8より出力され、信号選択
回路６の端子P10を介して端子P12に出力される。そし
て、端子P12の電圧は電圧変換回路１の端子P1に入力さ
れ、この電圧に対応する高電圧が出力される。この動作
以後は従来例と同じであり、定電流検知を行いそのとき
の電圧をホールドすることになる。
ところで、電圧変換回路１の出力側はダイオード9,1
0,コンデンサ8,11等により整流回路を形成しているの
で、この回路により位相遅れが発生する。従って、負荷
２の抵抗値が大きくなり、フィードバックの安定性が悪
くなり、負荷２にかかる電圧は、第３図（ａ）に示すよ
うにビートを含んだ電圧波形値なることがある。
0,コンデンサ8,11等により整流回路を形成しているの
で、この回路により位相遅れが発生する。従って、負荷
２の抵抗値が大きくなり、フィードバックの安定性が悪
くなり、負荷２にかかる電圧は、第３図（ａ）に示すよ
うにビートを含んだ電圧波形値なることがある。
ところが、端子P9に入力される外部信号40がＨレベル
の時、サンプルホールド回路５は積分回路として機能す
るため、サンプルホールド回路５の端子P8から出力され
る電圧波形は、第３図（ｂ）に示す波形特性となり、ビ
ート成分が減少する。これによって、ホールド時の電圧
は定電流制御時の電圧の平均値に近づく。従って、フィ
ードバックが不安定になったとしても、正確に定電流検
知が行えるとともに、ホールド電圧の誤差を少なくする
ことができる。
の時、サンプルホールド回路５は積分回路として機能す
るため、サンプルホールド回路５の端子P8から出力され
る電圧波形は、第３図（ｂ）に示す波形特性となり、ビ
ート成分が減少する。これによって、ホールド時の電圧
は定電流制御時の電圧の平均値に近づく。従って、フィ
ードバックが不安定になったとしても、正確に定電流検
知が行えるとともに、ホールド電圧の誤差を少なくする
ことができる。
なお、上記実施例では、信号選択回路６の端子P13に
入力する外部信号40のH/Lレベル設定により一義的に端
子P10と端子P11とを切り換えてサンプリング中に位相遅
れを解消するフィードバックループを形成する場合につ
いて説明したが、その切り換えタイミングに負荷２に印
加する電圧を大きく変動し、負荷２にスパイクあるいは
ザグが発生する。そこで、第４図に示すような信号遅延
回路41を設けて上記スパイクあるいはザグの発生を抑え
るように構成しても良い。
入力する外部信号40のH/Lレベル設定により一義的に端
子P10と端子P11とを切り換えてサンプリング中に位相遅
れを解消するフィードバックループを形成する場合につ
いて説明したが、その切り換えタイミングに負荷２に印
加する電圧を大きく変動し、負荷２にスパイクあるいは
ザグが発生する。そこで、第４図に示すような信号遅延
回路41を設けて上記スパイクあるいはザグの発生を抑え
るように構成しても良い。
〔第２実施例〕 第４図はこの発明の第２実施例を示す定電流検知電圧
保持回路の構成を示すブロック図であり、第１図と同一
ものには同じ符号を付してある。
保持回路の構成を示すブロック図であり、第１図と同一
ものには同じ符号を付してある。
図において、41は信号遅延回路で、端子P16で外部信
号40を受け、端子P14,端子15から遅延した切換え制御信
号CC1,CC2を第５図に示すタイミングで出力する。
号40を受け、端子P14,端子15から遅延した切換え制御信
号CC1,CC2を第５図に示すタイミングで出力する。
第５図は、第４図に示した動作タイミングを説明する
タイミングチャートである。
タイミングチャートである。
この図から分かるように、タイミングａで信号遅延回
路41の端子P16がＨレベルからＬレベルになると、タイ
ミングｂで端子P15から出力される切換え制御信号CC2か
らＨレベルからＬレベルになる。その後、タイミングｃ
で端子P14から出力される切換え制御信号CC1がＨレベル
からＬレベルになり、サンプルホールド回路５の出力を
電圧変換回路１へ入力伝達させる。このようにして、端
子P14,端子P15を切換えるタイミングに所定のディレイ
タイムを設ける。
路41の端子P16がＨレベルからＬレベルになると、タイ
ミングｂで端子P15から出力される切換え制御信号CC2か
らＨレベルからＬレベルになる。その後、タイミングｃ
で端子P14から出力される切換え制御信号CC1がＨレベル
からＬレベルになり、サンプルホールド回路５の出力を
電圧変換回路１へ入力伝達させる。このようにして、端
子P14,端子P15を切換えるタイミングに所定のディレイ
タイムを設ける。
また、タイミングｄで信号遅延回路41の端子P16に入
力される外部信号40がＬレベルからＨレベルになる場合
にも、同様に所定のディレイタイムを設けて信号遅延信
号41が信号選択回路６の端子P10と端子P11との切り換え
を遅延させて行う。
力される外部信号40がＬレベルからＨレベルになる場合
にも、同様に所定のディレイタイムを設けて信号遅延信
号41が信号選択回路６の端子P10と端子P11との切り換え
を遅延させて行う。
これにより、上記スパイクあるいはザグの発生を抑え
ることが可能となる。
ることが可能となる。
すなわち、信号遅延回路41の端子P14と端子P15の両方
をＬレベルとすると、この状態では上記フィードバック
ループが形成されないので、差分電流増幅回路４の出力
端子となる端子P6は不確定な状態となる。例えば負荷２
に流れる電力が基準電流源３の電流より僅か少なくなれ
ば（あるいは大きくなれば）、端子P6の電圧は非常に大
きくなる（あるいは小さくなる）。
をＬレベルとすると、この状態では上記フィードバック
ループが形成されないので、差分電流増幅回路４の出力
端子となる端子P6は不確定な状態となる。例えば負荷２
に流れる電力が基準電流源３の電流より僅か少なくなれ
ば（あるいは大きくなれば）、端子P6の電圧は非常に大
きくなる（あるいは小さくなる）。
この状態で、信号遅延回路41の端子P14をＬレベルか
らＨレベルにすると、その瞬間に端子P6の出力電圧が電
圧変換回路１の入力に伝達され、この結果、非常に小さ
い電圧かあるいは大きい電圧が負荷２に印加される。そ
して、フィードバックループにより負荷２に流れる電流
が所望値に安定する。すなわち、端子P14の切換えタイ
ミングで負荷２にスパイクあるいはザグが生じる。
らＨレベルにすると、その瞬間に端子P6の出力電圧が電
圧変換回路１の入力に伝達され、この結果、非常に小さ
い電圧かあるいは大きい電圧が負荷２に印加される。そ
して、フィードバックループにより負荷２に流れる電流
が所望値に安定する。すなわち、端子P14の切換えタイ
ミングで負荷２にスパイクあるいはザグが生じる。
一方、これとは逆に信号遅延回路41の端子P14と端子P
15がともにＬレベルの状態で、端子P15をＨレベルにし
た場合、端子P6の不確定な電圧がサンプルホールド回路
５に入力されて、そのサンプリングされた電圧が電圧変
換回路１に入力される。そして、サンプルホールド回路
５を介したフィードバックループが形成される。そし
て、差分電流増幅回路４の端子P6の電圧が若干不安定な
がら確定する。この場合には、上述したようにサンプル
ホールド回路５が内部に積分回路を有しているため、上
述のザグが生じにくい。そして、信号遅延回路41の端子
P15をタイミングｅでＨレベルにした所定時間経過後
（タイミングｆ）に端子P14をＨレベルにする。これに
より安定した精度の高いフィードバックが形成される。
このように、サンプルホールド回路５との信号選択回路
６を切り換えればその切り換えタイミングにおけるスパ
イクやザグが生じにくくなる。
15がともにＬレベルの状態で、端子P15をＨレベルにし
た場合、端子P6の不確定な電圧がサンプルホールド回路
５に入力されて、そのサンプリングされた電圧が電圧変
換回路１に入力される。そして、サンプルホールド回路
５を介したフィードバックループが形成される。そし
て、差分電流増幅回路４の端子P6の電圧が若干不安定な
がら確定する。この場合には、上述したようにサンプル
ホールド回路５が内部に積分回路を有しているため、上
述のザグが生じにくい。そして、信号遅延回路41の端子
P15をタイミングｅでＨレベルにした所定時間経過後
（タイミングｆ）に端子P14をＨレベルにする。これに
より安定した精度の高いフィードバックが形成される。
このように、サンプルホールド回路５との信号選択回路
６を切り換えればその切り換えタイミングにおけるスパ
イクやザグが生じにくくなる。
以上説明したように、この発明は入力電圧に従って可
変される出力電圧を高圧負荷に供給する電圧変換回路
と、所定の基準電流を供給する定電流源と、この定電流
源から供給される基準電流と負荷に流れる負荷電流との
差分電流を増幅しながら差分電流に比例した差分電圧信
号を発生する差分電流増幅手段と、この差分電流増幅手
段から出力される差分電圧信号を外部入力される制御信
号に基づいてサンプリングまたはホールディングするサ
ンプルホールド手段と、このサンプルホールド手段によ
る差分電圧信号のサンプリング処理動作状態に基づいて
サンプルホールド手段から出力される保持電圧信号また
は差分電流増幅手段の出力信号のいずれかを選択して電
圧変換回路に入力する信号選択手段とから構成したの
で、電圧サンプリング処理に伴う位相遅れが発生し易い
回路の電圧サンプリング処理と並行しながら定電流制御
のための安定したフィードバックループを独立形成で
き、電圧サンプリング時のホールド電圧の時間変動を小
さくできる。
変される出力電圧を高圧負荷に供給する電圧変換回路
と、所定の基準電流を供給する定電流源と、この定電流
源から供給される基準電流と負荷に流れる負荷電流との
差分電流を増幅しながら差分電流に比例した差分電圧信
号を発生する差分電流増幅手段と、この差分電流増幅手
段から出力される差分電圧信号を外部入力される制御信
号に基づいてサンプリングまたはホールディングするサ
ンプルホールド手段と、このサンプルホールド手段によ
る差分電圧信号のサンプリング処理動作状態に基づいて
サンプルホールド手段から出力される保持電圧信号また
は差分電流増幅手段の出力信号のいずれかを選択して電
圧変換回路に入力する信号選択手段とから構成したの
で、電圧サンプリング処理に伴う位相遅れが発生し易い
回路の電圧サンプリング処理と並行しながら定電流制御
のための安定したフィードバックループを独立形成で
き、電圧サンプリング時のホールド電圧の時間変動を小
さくできる。
従って、フィードバックループが不安定な場合にも、
電圧サンプリング処理の誤差を小さくでき、速やかに高
圧負荷に目標電流を印加する定電流制御が可能となる等
の優れた効果を奏する。
電圧サンプリング処理の誤差を小さくでき、速やかに高
圧負荷に目標電流を印加する定電流制御が可能となる等
の優れた効果を奏する。
第１図はこの発明の第１実施例を示す定電流検知電圧保
持回路の構成を説明するブロック図、第２図は、第１図
に示した信号選択回路の１構成例を示す回路図、第３図
は、第１図に示した電圧変換回路の出力電圧特性を説明
する特性図、第４図はこの発明の第２実施例を示す定電
流検知電圧保持回路の構成を説明するブロック図、第５
図は、第４図に示した動作タイミングを説明するタイミ
ングチャート、第６図はこの種の定電流検知電圧保持回
路の構成を説明するブロック図、第７図は、第６図に示
した電圧変換回路の構成を説明する回路ブロック図、第
８図は、第７図に示した電圧変換回路の出力電圧特性を
説明する特性図、第９図は、第６図に示した差分電流増
幅回路および基準電流源との構成を説明する回路図、第
10図は、第６図に示したサンプルホールド回路の構成を
説明するブロック図である。 図中、１は電圧変換回路、２は負荷、３は基準電流源、
４は差分電流増幅回路、５はサンプルホールド回路、６
は信号選択回路である。
持回路の構成を説明するブロック図、第２図は、第１図
に示した信号選択回路の１構成例を示す回路図、第３図
は、第１図に示した電圧変換回路の出力電圧特性を説明
する特性図、第４図はこの発明の第２実施例を示す定電
流検知電圧保持回路の構成を説明するブロック図、第５
図は、第４図に示した動作タイミングを説明するタイミ
ングチャート、第６図はこの種の定電流検知電圧保持回
路の構成を説明するブロック図、第７図は、第６図に示
した電圧変換回路の構成を説明する回路ブロック図、第
８図は、第７図に示した電圧変換回路の出力電圧特性を
説明する特性図、第９図は、第６図に示した差分電流増
幅回路および基準電流源との構成を説明する回路図、第
10図は、第６図に示したサンプルホールド回路の構成を
説明するブロック図である。 図中、１は電圧変換回路、２は負荷、３は基準電流源、
４は差分電流増幅回路、５はサンプルホールド回路、６
は信号選択回路である。
フロントページの続き (72)発明者 中原 隆 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 秋山 哲 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 増田 俊一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭51−95266（ＪＰ，Ａ) 実開 昭63−55791（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 1/10
Claims (1)
- 【請求項１】入力電圧に従って可変される出力電圧を高
圧負荷に供給する電圧変換回路と、所定の基準電流を供
給する定電流源と、この定電流源から供給される基準電
流と前記負荷に流れる負荷電流との差分電流を増幅しな
がら差分電流に比例した差分電圧信号を発生する差分電
流増幅手段と、この差分電流増幅手段から出力される差
分電圧信号を外部入力される制御信号に基づいてサンプ
リングまたはホールディングするサンプルホールド手段
と、このサンプルホールド手段による前記差分電圧信号
のサンプリング処理動作状態に基づいてサンプルホール
ド手段から出力される保持電圧信号または前記差分電流
増幅手段の出力信号のいずれかを選択して前記電圧変換
回路に入力する信号選択手段とから構成したことを特徴
とする定電流検知電圧保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223114A JP2839293B2 (ja) | 1989-08-31 | 1989-08-31 | 定電流検知電圧保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223114A JP2839293B2 (ja) | 1989-08-31 | 1989-08-31 | 定電流検知電圧保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387906A JPH0387906A (ja) | 1991-04-12 |
| JP2839293B2 true JP2839293B2 (ja) | 1998-12-16 |
Family
ID=16793044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223114A Expired - Fee Related JP2839293B2 (ja) | 1989-08-31 | 1989-08-31 | 定電流検知電圧保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839293B2 (ja) |
-
1989
- 1989-08-31 JP JP1223114A patent/JP2839293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0387906A (ja) | 1991-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |