JP2836587B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に半導体基板上に構築された半導体集積回路を
構成する各素子を電気的に分離する半導体装置の製造方
法に関するものである。
方法、特に半導体基板上に構築された半導体集積回路を
構成する各素子を電気的に分離する半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
それを構成する各素子を電気的に分離する素子分離領域
も小さくなってきた。半導体集積回路の素子分離法とし
て図３に示すような選択酸化法が広く用いられている。
しかしながら、図３に示すような選択酸化法では、年々
進む半導体集積回路の微細化で対応が困難になってきて
いる。これは、素子分離形成時にできるバーズピークと
呼ばれる酸化膜の食い込み，素子分離の表面段差による
配線の断線等の問題が発生してきたためである。以下、
図３に従って、従来の選択酸化法について説明する。図
３は、素子分離形成過程を工程順に示している。
それを構成する各素子を電気的に分離する素子分離領域
も小さくなってきた。半導体集積回路の素子分離法とし
て図３に示すような選択酸化法が広く用いられている。
しかしながら、図３に示すような選択酸化法では、年々
進む半導体集積回路の微細化で対応が困難になってきて
いる。これは、素子分離形成時にできるバーズピークと
呼ばれる酸化膜の食い込み，素子分離の表面段差による
配線の断線等の問題が発生してきたためである。以下、
図３に従って、従来の選択酸化法について説明する。図
３は、素子分離形成過程を工程順に示している。
【０００３】図３（ａ）に示すように、半導体基板１上
に第１のシリコン酸化膜２が形成され、続いて第１のシ
リコン窒化膜３が形成される。次に図３（ｂ）に示すよ
うに、リソグラフィ技術によって形成したレジストパタ
ーン４をマスクとして、素子分離領域となる部分に存在
する第１のシリコン窒化膜３が除去される。
に第１のシリコン酸化膜２が形成され、続いて第１のシ
リコン窒化膜３が形成される。次に図３（ｂ）に示すよ
うに、リソグラフィ技術によって形成したレジストパタ
ーン４をマスクとして、素子分離領域となる部分に存在
する第１のシリコン窒化膜３が除去される。
【０００４】その後、図３（ｃ）に示すように、レジス
ト４を除去して素子分離用の熱酸化を行う。このとき、
窒化膜は酸化されにくい性質を持っているため、第１の
シリコン窒化膜３は酸化されず、第１のシリコン窒化膜
３が存在しない部分のみが酸化されて、図３（ｃ）のよ
うな第２のシリコン酸化膜６の構造が形成される。しか
しながら、酸化は等方的に進むため、半導体基板１上に
酸化膜が隆起して段差が生じると共に、窒化膜の下にも
バーズピークと呼ばれる酸化膜の食い込みができてしま
う。バーズピークは、マスク設計値からの変動及び微細
化の妨げになり、素子分離の表面段差は、後に形成され
る各素子の加工上，配線の断線，素子形状の変形等の問
題になる。最後に図３（ｄ）に示すように、第１のシリ
コン窒化膜３が除去される。
ト４を除去して素子分離用の熱酸化を行う。このとき、
窒化膜は酸化されにくい性質を持っているため、第１の
シリコン窒化膜３は酸化されず、第１のシリコン窒化膜
３が存在しない部分のみが酸化されて、図３（ｃ）のよ
うな第２のシリコン酸化膜６の構造が形成される。しか
しながら、酸化は等方的に進むため、半導体基板１上に
酸化膜が隆起して段差が生じると共に、窒化膜の下にも
バーズピークと呼ばれる酸化膜の食い込みができてしま
う。バーズピークは、マスク設計値からの変動及び微細
化の妨げになり、素子分離の表面段差は、後に形成され
る各素子の加工上，配線の断線，素子形状の変形等の問
題になる。最後に図３（ｄ）に示すように、第１のシリ
コン窒化膜３が除去される。
【０００５】最近では、この問題に対し、素子分離形成
過程で窒化膜サイドウォールを形成してオフセットを設
ける、素子分離領域になる部分の半導体基板をエッチン
グで除去することにより、バーズピークの抑制並びに基
板表面段差の低減を図る、図４に示される変形選択酸化
法（特開平４−１２７４３３号公報）が発表されてい
る。以下、図４に従って、変形選択酸化法について説明
する。図４は、素子分離形成過程の工程順に示す断面図
である。
過程で窒化膜サイドウォールを形成してオフセットを設
ける、素子分離領域になる部分の半導体基板をエッチン
グで除去することにより、バーズピークの抑制並びに基
板表面段差の低減を図る、図４に示される変形選択酸化
法（特開平４−１２７４３３号公報）が発表されてい
る。以下、図４に従って、変形選択酸化法について説明
する。図４は、素子分離形成過程の工程順に示す断面図
である。
【０００６】図４（ａ）に示すように、半導体基板１上
に第１のシリコン酸化膜２が形成され、続いて第１のシ
リコン窒化膜３が形成され、リソグラフィ工程によって
形成したレジストパターン４をマスクとして、素子分離
領域となる部分に存在する第１のシリコン窒化膜３及び
第１のシリコン酸化膜２が、半導体基板１が露出するま
で除去される。
に第１のシリコン酸化膜２が形成され、続いて第１のシ
リコン窒化膜３が形成され、リソグラフィ工程によって
形成したレジストパターン４をマスクとして、素子分離
領域となる部分に存在する第１のシリコン窒化膜３及び
第１のシリコン酸化膜２が、半導体基板１が露出するま
で除去される。
【０００７】次に図４（ｂ）に示すように、レジストパ
ターン４が除去された後、酸化を行い、第２のシリコン
酸化膜６が形成され、続いて第２のシリコン窒化膜８が
堆積される。
ターン４が除去された後、酸化を行い、第２のシリコン
酸化膜６が形成され、続いて第２のシリコン窒化膜８が
堆積される。
【０００８】次に図４（ｃ）に示すように、エッチング
により、第２のシリコン窒化膜８及び第２のシリコン酸
化膜６がエッチングされると、窒化膜サイドウォール９
が形成される。
により、第２のシリコン窒化膜８及び第２のシリコン酸
化膜６がエッチングされると、窒化膜サイドウォール９
が形成される。
【０００９】更に図４（ｄ）に示すように、半導体基板
１をエッチングして溝部５が形成される。
１をエッチングして溝部５が形成される。
【００１０】その後、図４（ｅ）に示すように、素子分
離用の酸化を行い、第３のシリコン酸化膜７が形成さ
れ、最後に第１のシリコン窒化膜３と窒化膜サイドウォ
ール９が除去される。
離用の酸化を行い、第３のシリコン酸化膜７が形成さ
れ、最後に第１のシリコン窒化膜３と窒化膜サイドウォ
ール９が除去される。
【００１１】
【発明が解決しようとする課題】図４に示される素子分
離形成の変形選択酸化法では、素子分離形領域になる部
分の半導体基板を直接エッチング（通常ＲＩＥに代表さ
れるドライエッングにて行われる）で除去するが、その
際に半導体基板の結晶格子が歪み、応力が生じ、結晶欠
陥を起因としたリーク電流が発生するという問題があっ
た。このようなリーク電流の発生は、半導体装置、特に
半導体メモリには致命的である。
離形成の変形選択酸化法では、素子分離形領域になる部
分の半導体基板を直接エッチング（通常ＲＩＥに代表さ
れるドライエッングにて行われる）で除去するが、その
際に半導体基板の結晶格子が歪み、応力が生じ、結晶欠
陥を起因としたリーク電流が発生するという問題があっ
た。このようなリーク電流の発生は、半導体装置、特に
半導体メモリには致命的である。
【００１２】また、素子分離用のシリコン酸化膜と半導
体基板との表面段差低減を目的に予め素子分離領域の半
導体基板を直接エッチングで一定量除去し溝部を形成す
るが、この溝の深さによって素子分離用のシリコン酸化
膜と半導体基板表面との段差が決まってしまうため、溝
の深さは常に一定にしなければならない。しかしなが
ら、現状では半導体基板のエッチングレート及び均一性
の管理が困難であるため、溝の深さが不均一になり、基
板表面の段差を一定に管理することが困難であった。
体基板との表面段差低減を目的に予め素子分離領域の半
導体基板を直接エッチングで一定量除去し溝部を形成す
るが、この溝の深さによって素子分離用のシリコン酸化
膜と半導体基板表面との段差が決まってしまうため、溝
の深さは常に一定にしなければならない。しかしなが
ら、現状では半導体基板のエッチングレート及び均一性
の管理が困難であるため、溝の深さが不均一になり、基
板表面の段差を一定に管理することが困難であった。
【００１３】本発明の目的は、半導体素子分離を選択酸
化法にて形成する際に、リーク電流を防止する半導体装
置の製造方法を提供することにある。
化法にて形成する際に、リーク電流を防止する半導体装
置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、第１シリコ
ン酸化膜形成工程と、第１シリコン窒化膜被着工程と、
除去工程と、第２シリコン酸化膜形成工程と、サイドウ
ォール形成工程と、露出工程と、第３シリコン酸化膜形
成工程とを有する半導体装置の製造方法であって、第１
シリコン酸化膜形成工程は、一導電型半導体基板の主表
面に第１のシリコン酸化膜を形成する処理であり、第１
シリコン窒化膜被着工程は、前記第１のシリコン酸化膜
上に第１のシリコン窒化膜を被着する処理であり、除去
工程は、素子分離領域を形成する所定領域の前記第１の
シリコン窒化膜を選択的に除去する処理であり、第２シ
リコン酸化膜形成工程は、前記第１のシリコン窒化膜を
選択的に除去した部分に、前記第１のシリコン酸化膜よ
り厚い第２のシリコン酸化膜を形成する処理であり、サ
イドウォール形成工程は、前記第１のシリコン窒化膜の
側壁に、シリコン窒化膜よりなる窒化膜サイドウォール
を形成する処理であり、露出工程は、前記第１のシリコ
ン窒化膜及びサイドウォールに覆われていない部分のシ
リコン酸化膜を除去し、前記一導電型半導体基板を露出
させる処理であり、第３シリコン酸化膜形成工程は、前
記半導体基板の露出した部分に、第３のシリコン酸化膜
を形成する処理である。
め、本発明に係る半導体装置の製造方法は、第１シリコ
ン酸化膜形成工程と、第１シリコン窒化膜被着工程と、
除去工程と、第２シリコン酸化膜形成工程と、サイドウ
ォール形成工程と、露出工程と、第３シリコン酸化膜形
成工程とを有する半導体装置の製造方法であって、第１
シリコン酸化膜形成工程は、一導電型半導体基板の主表
面に第１のシリコン酸化膜を形成する処理であり、第１
シリコン窒化膜被着工程は、前記第１のシリコン酸化膜
上に第１のシリコン窒化膜を被着する処理であり、除去
工程は、素子分離領域を形成する所定領域の前記第１の
シリコン窒化膜を選択的に除去する処理であり、第２シ
リコン酸化膜形成工程は、前記第１のシリコン窒化膜を
選択的に除去した部分に、前記第１のシリコン酸化膜よ
り厚い第２のシリコン酸化膜を形成する処理であり、サ
イドウォール形成工程は、前記第１のシリコン窒化膜の
側壁に、シリコン窒化膜よりなる窒化膜サイドウォール
を形成する処理であり、露出工程は、前記第１のシリコ
ン窒化膜及びサイドウォールに覆われていない部分のシ
リコン酸化膜を除去し、前記一導電型半導体基板を露出
させる処理であり、第３シリコン酸化膜形成工程は、前
記半導体基板の露出した部分に、第３のシリコン酸化膜
を形成する処理である。
【００１５】また、素子分離領域を形成する所定の領域
の第１のシリコン窒化膜を選択的に除去する工程におい
て、引き続きシリコン酸化膜を除去し、その部分の半導
体基板を露出させる処理を含む。
の第１のシリコン窒化膜を選択的に除去する工程におい
て、引き続きシリコン酸化膜を除去し、その部分の半導
体基板を露出させる処理を含む。
【００１６】また本発明に係る半導体装置の製造方法
は、第１のシリコン酸化膜形成工程と、第１のシリコン
窒化膜被着工程と、除去工程と、第２のシリコン酸化膜
形成工程と、サイドウォール形成工程と、露出工程と、
第３のシリコン酸化膜形成工程とを有する半導体装置の
製造方法であって、第１のシリコン酸化膜形成工程は、
一導電型半導体基板の主表面に第１のシリコン酸化膜を
形成する処理であり、第１のシリコン窒化膜被着工程
は、前記第１のシリコン酸化膜に多結晶シリコンを介し
て第１のシリコン窒化膜を被着する処理であり、除去工
程は、素子分離領域を形成する所定の領域の前記第１の
シリコン窒化膜を選択的に除去する処理であり、第２の
シリコン酸化膜形成工程は、前記第１のシリコン窒化膜
を選択的に除去した部分に、前記第１のシリコン酸化膜
より厚い第２のシリコン酸化膜を形成する処理であり、
サイドウォール形成工程は、前記第１のシリコン窒化膜
の側壁に、シリコン窒化膜よりなるサイドウォールを形
成する処理であり、露出工程は、前記第１のシリコン窒
化膜及び前記サイドウォールに覆われていない部分のシ
リコン酸化膜を除去し、前記半導体基板を露出させる処
理であり、第３のシリコン酸化膜形成工程は、前記半導
体基板の露出した部分に、第３のシリコン酸化膜を形成
する処理である。
は、第１のシリコン酸化膜形成工程と、第１のシリコン
窒化膜被着工程と、除去工程と、第２のシリコン酸化膜
形成工程と、サイドウォール形成工程と、露出工程と、
第３のシリコン酸化膜形成工程とを有する半導体装置の
製造方法であって、第１のシリコン酸化膜形成工程は、
一導電型半導体基板の主表面に第１のシリコン酸化膜を
形成する処理であり、第１のシリコン窒化膜被着工程
は、前記第１のシリコン酸化膜に多結晶シリコンを介し
て第１のシリコン窒化膜を被着する処理であり、除去工
程は、素子分離領域を形成する所定の領域の前記第１の
シリコン窒化膜を選択的に除去する処理であり、第２の
シリコン酸化膜形成工程は、前記第１のシリコン窒化膜
を選択的に除去した部分に、前記第１のシリコン酸化膜
より厚い第２のシリコン酸化膜を形成する処理であり、
サイドウォール形成工程は、前記第１のシリコン窒化膜
の側壁に、シリコン窒化膜よりなるサイドウォールを形
成する処理であり、露出工程は、前記第１のシリコン窒
化膜及び前記サイドウォールに覆われていない部分のシ
リコン酸化膜を除去し、前記半導体基板を露出させる処
理であり、第３のシリコン酸化膜形成工程は、前記半導
体基板の露出した部分に、第３のシリコン酸化膜を形成
する処理である。
【００１７】
【作用】本発明の方法では、半導体素子分離領域の形成
過程において、溝部を形成するときに半導体基板を直接
ドライエッチングで掘り下げる必要がなく、ドライエッ
チング時のダメージ，応力による結晶欠陥に起因するリ
ーク電流の発生を防止することができる。
過程において、溝部を形成するときに半導体基板を直接
ドライエッチングで掘り下げる必要がなく、ドライエッ
チング時のダメージ，応力による結晶欠陥に起因するリ
ーク電流の発生を防止することができる。
【００１８】また、半導体基板表面の段差を規定する溝
部の深さは、エッチングレートの管理が困難な半導体基
板をドライエッチングで直接掘り下げるのではなく、管
理の容易な酸化膜の膜厚にて間接的に制御できるため、
製造マージンを向上させることができる。
部の深さは、エッチングレートの管理が困難な半導体基
板をドライエッチングで直接掘り下げるのではなく、管
理の容易な酸化膜の膜厚にて間接的に制御できるため、
製造マージンを向上させることができる。
【００１９】
【発明の実施の形態】以下、図を参照して本発明の実施
形態を詳細に説明する。
形態を詳細に説明する。
【００２０】図１及び図２は、本発明の一実施形態に係
る半導体装置の製造方法を工程順に示す縦断面図であ
る。以下、図１及び図２に従って本実施形態に係る半導
体素子分離領域の形成方法を説明する。
る半導体装置の製造方法を工程順に示す縦断面図であ
る。以下、図１及び図２に従って本実施形態に係る半導
体素子分離領域の形成方法を説明する。
【００２１】（Ｉ）まず、図１（ａ）に示すように、半
導体基板１の表面を薄く熱酸化し、膜厚約５〜４０ｎｍ
の第１のシリコン酸化膜２を形成し、その後、減圧ＣＶ
Ｄ法（減圧気相成長法）により第１のシリコン窒化膜３
を第１のシリコン酸化膜２上に約１００〜４００ｎｍ堆
積する。また、図には記載していないが、シリコン酸化
膜２を形成し、多結晶シリコンを堆積してからシリコン
窒化膜３を堆積しても構わない。
導体基板１の表面を薄く熱酸化し、膜厚約５〜４０ｎｍ
の第１のシリコン酸化膜２を形成し、その後、減圧ＣＶ
Ｄ法（減圧気相成長法）により第１のシリコン窒化膜３
を第１のシリコン酸化膜２上に約１００〜４００ｎｍ堆
積する。また、図には記載していないが、シリコン酸化
膜２を形成し、多結晶シリコンを堆積してからシリコン
窒化膜３を堆積しても構わない。
【００２２】（ＩＩ）次に図１（ｂ）に示すように、素
子分離領域を規定するレジストパターン４をリソグラフ
ィ技術により形成する。このレジストパターン４におい
て、図１（ｂ）に示した開口幅Ｗが規定される。そして
レジストパターン４をエッチングマスクとして異方性エ
ッチングにより第１のシリコン窒化膜３を第１のシリコ
ン酸化膜２が完全に露出するまで除去する。実施形態で
は、第１のシリコン窒化膜３と第１のシリコン酸化膜２
の境界でエッチングが終了しているが、第１のシリコン
酸化膜２もエッチングされて半導体基板１が露出しても
構わない。また、多結晶シリコンを堆積した場合は、レ
ジストパターン４をエッチングマスクとして異方性エッ
チングにより、第１のシリコン窒化膜３を多結晶シリコ
ンが完全に露出するまで、もしくは第１のシリコン酸化
膜２または半導体基板１が露出するまで除去する。
子分離領域を規定するレジストパターン４をリソグラフ
ィ技術により形成する。このレジストパターン４におい
て、図１（ｂ）に示した開口幅Ｗが規定される。そして
レジストパターン４をエッチングマスクとして異方性エ
ッチングにより第１のシリコン窒化膜３を第１のシリコ
ン酸化膜２が完全に露出するまで除去する。実施形態で
は、第１のシリコン窒化膜３と第１のシリコン酸化膜２
の境界でエッチングが終了しているが、第１のシリコン
酸化膜２もエッチングされて半導体基板１が露出しても
構わない。また、多結晶シリコンを堆積した場合は、レ
ジストパターン４をエッチングマスクとして異方性エッ
チングにより、第１のシリコン窒化膜３を多結晶シリコ
ンが完全に露出するまで、もしくは第１のシリコン酸化
膜２または半導体基板１が露出するまで除去する。
【００２３】（ＩＩＩ）次に、図１（ｃ）に示すよう
に、レジストパターン４を除去した後、熱酸化して第１
のシリコン酸化膜２より厚い膜厚約１００〜３００ｎｍ
の第２のシリコン酸化膜６を形成する。このとき、窒化
膜３は酸化されにくい性質があるため、第１のシリコン
窒化膜３が存在する領域は酸化されず、第１のシリコン
窒化膜３が存在しない領域のみ酸化され、図１（ｃ）に
示すような形状に形成される。
に、レジストパターン４を除去した後、熱酸化して第１
のシリコン酸化膜２より厚い膜厚約１００〜３００ｎｍ
の第２のシリコン酸化膜６を形成する。このとき、窒化
膜３は酸化されにくい性質があるため、第１のシリコン
窒化膜３が存在する領域は酸化されず、第１のシリコン
窒化膜３が存在しない領域のみ酸化され、図１（ｃ）に
示すような形状に形成される。
【００２４】（ＩＶ）続いて、図１（ｄ）に示すよう
に、半導体基板１の主面に減圧ＣＶＤ法（減圧気相成長
法）により、第２のシリコン窒化膜８を約１００ｎｍ堆
積する。ここで、第２のシリコン窒化膜８の膜厚を約１
００ｎｍとしたが、その後に形成される溝部５は、第２
のシリコン窒化膜８により自己整合的に形成されるた
め、設計値等により変動する。つまり、本発明による半
導体素子分離領域の形成方法では、実効的な素子分離領
域の分離幅は、図１（ｂ）のレジストパターン幅Ｗと、
図１（ｄ）の第２のシリコン窒化膜８の膜厚により規定
される。
に、半導体基板１の主面に減圧ＣＶＤ法（減圧気相成長
法）により、第２のシリコン窒化膜８を約１００ｎｍ堆
積する。ここで、第２のシリコン窒化膜８の膜厚を約１
００ｎｍとしたが、その後に形成される溝部５は、第２
のシリコン窒化膜８により自己整合的に形成されるた
め、設計値等により変動する。つまり、本発明による半
導体素子分離領域の形成方法では、実効的な素子分離領
域の分離幅は、図１（ｂ）のレジストパターン幅Ｗと、
図１（ｄ）の第２のシリコン窒化膜８の膜厚により規定
される。
【００２５】（Ｖ）次に、図２（ｅ）に示すように第２
のシリコン窒化膜８の異方性エッチングで、図１（ｄ）
にて堆積した第２のシリコン窒化膜８の膜厚分を除去す
ることにより、図２（ｅ）に示すようなシリコン窒化膜
からなる窒化膜サイドウォール９を形成することができ
る。続いて、更に異方性エッチングにより第１のシリコ
ン窒化膜３及び窒化膜サイドウォール９をエッチングマ
スクとして第２のシリコン酸化膜６を自己整合的に除去
し、溝部５を形成する。なお、本実施形態では図１
（ｄ），図２（ｅ）〜（ｆ）に至る工程を各々別の異方
性エッチングにて行ったが、同一の工程で処理しても構
わない。ここで、従来の変形選択酸化法を用いた素子分
離形成法にて、基板表面段差の低減を目的として、半導
体基板を直接エッチングにより除去して形成していた溝
部に当るものが、本発明では酸化がほぼ等方的に進むこ
とを利用して、図２（ｆ）に示すように第２のシリコン
酸化膜６の膜厚に比例して形成されることがわかる。
のシリコン窒化膜８の異方性エッチングで、図１（ｄ）
にて堆積した第２のシリコン窒化膜８の膜厚分を除去す
ることにより、図２（ｅ）に示すようなシリコン窒化膜
からなる窒化膜サイドウォール９を形成することができ
る。続いて、更に異方性エッチングにより第１のシリコ
ン窒化膜３及び窒化膜サイドウォール９をエッチングマ
スクとして第２のシリコン酸化膜６を自己整合的に除去
し、溝部５を形成する。なお、本実施形態では図１
（ｄ），図２（ｅ）〜（ｆ）に至る工程を各々別の異方
性エッチングにて行ったが、同一の工程で処理しても構
わない。ここで、従来の変形選択酸化法を用いた素子分
離形成法にて、基板表面段差の低減を目的として、半導
体基板を直接エッチングにより除去して形成していた溝
部に当るものが、本発明では酸化がほぼ等方的に進むこ
とを利用して、図２（ｆ）に示すように第２のシリコン
酸化膜６の膜厚に比例して形成されることがわかる。
【００２６】ここで、従来技術によって形成される溝部
と本発明によって形成される溝部が等価であることを以
下、図５（ａ）〜（ｄ）に従って説明する。図５（ａ）
は、従来の選択酸化法を用いて形成した素子分離であ
る。酸化は、半導体基板表面を中心に等方的に進むた
め、形成した素子分離用の第１のシリコン酸化膜２の膜
厚をＨ，半導体基板１と第１のシリコン酸化膜２の段差
をＸ，半導体基板１が酸化されて半導体基板１の表面か
ら第１のシリコン酸化膜２の底面部までの距離をＸ’と
した場合、ＸとＸ’は比例関係にある。そして、当然な
がら、Ｈ＝Ｘ＋Ｘ’の関係になる。
と本発明によって形成される溝部が等価であることを以
下、図５（ａ）〜（ｄ）に従って説明する。図５（ａ）
は、従来の選択酸化法を用いて形成した素子分離であ
る。酸化は、半導体基板表面を中心に等方的に進むた
め、形成した素子分離用の第１のシリコン酸化膜２の膜
厚をＨ，半導体基板１と第１のシリコン酸化膜２の段差
をＸ，半導体基板１が酸化されて半導体基板１の表面か
ら第１のシリコン酸化膜２の底面部までの距離をＸ’と
した場合、ＸとＸ’は比例関係にある。そして、当然な
がら、Ｈ＝Ｘ＋Ｘ’の関係になる。
【００２７】次に図５（ｂ）は、従来の変形選択酸化法
に用いられている直接エッチングで溝部を形成した場合
である。この溝部５は、素子分離領域のシリコン酸化膜
を除去する過程に引き続いて、半導体基板１を異方性エ
ッチングにて掘り下げる。このとき、半導体基板１を掘
り下げた深さをＹとする。次に図５（ａ）と同じく第１
のシリコン酸化膜２の膜厚Ｈ分だけ酸化すると、先にも
述べたように、酸化は、半導体基板１の表面を中心に進
むため、半導体基板１が露出している溝部５が酸化さ
れ、図５（ｃ）のような形状を得るが、これから明らか
なように半導体基板１の表面とシリコン酸化膜との段差
は、図５（ａ）に比べ半導体基板１を掘り下げたＹだけ
小さくなり、段差はＸ−Ｙになることがわかる。同じ
く、半導体基板１の表面から酸化膜の底面部までの距離
は、Ｘ’＋Ｙとなる。ここで、変形選択酸化法では、半
導体基板と酸化膜の段差は、溝部の深さＹに大きく影響
されることが分かる。
に用いられている直接エッチングで溝部を形成した場合
である。この溝部５は、素子分離領域のシリコン酸化膜
を除去する過程に引き続いて、半導体基板１を異方性エ
ッチングにて掘り下げる。このとき、半導体基板１を掘
り下げた深さをＹとする。次に図５（ａ）と同じく第１
のシリコン酸化膜２の膜厚Ｈ分だけ酸化すると、先にも
述べたように、酸化は、半導体基板１の表面を中心に進
むため、半導体基板１が露出している溝部５が酸化さ
れ、図５（ｃ）のような形状を得るが、これから明らか
なように半導体基板１の表面とシリコン酸化膜との段差
は、図５（ａ）に比べ半導体基板１を掘り下げたＹだけ
小さくなり、段差はＸ−Ｙになることがわかる。同じ
く、半導体基板１の表面から酸化膜の底面部までの距離
は、Ｘ’＋Ｙとなる。ここで、変形選択酸化法では、半
導体基板と酸化膜の段差は、溝部の深さＹに大きく影響
されることが分かる。
【００２８】本発明によれば、素子分離用の酸化をする
前に溝の深さを規定する酸化膜を形成し溝部を形成する
が、図５（ｂ）の溝部の深さＹに相当するものが図５
（ｄ）の溝部の深さＸ’（＝Ｙ）に当たることがわか
る。つまり、本発明では、管理の容易な酸化膜の膜厚を
定めることにより、自動的に溝部の深さが規定される。
前に溝の深さを規定する酸化膜を形成し溝部を形成する
が、図５（ｂ）の溝部の深さＹに相当するものが図５
（ｄ）の溝部の深さＸ’（＝Ｙ）に当たることがわか
る。つまり、本発明では、管理の容易な酸化膜の膜厚を
定めることにより、自動的に溝部の深さが規定される。
【００２９】（ＶＩ）次に図２（ｇ）に示すように、熱
酸化することにより５００〜８００ｎｍの第３のシリコ
ン酸化膜７を形成する。このとき、第１のシリコン窒化
膜３及び窒化膜サイドウォール９がマスクとなり、図２
（ｇ）に示すような形状が得られる。
酸化することにより５００〜８００ｎｍの第３のシリコ
ン酸化膜７を形成する。このとき、第１のシリコン窒化
膜３及び窒化膜サイドウォール９がマスクとなり、図２
（ｇ）に示すような形状が得られる。
【００３０】（ＶＩＩ）最後に第１のシリコン窒化膜３
及び窒化膜サイドウォール９を熱リン酸を用いて除去す
ると、図２（ｈ）に示す形状が得られ、一連の素子分離
領域の形成工程を終了する。
及び窒化膜サイドウォール９を熱リン酸を用いて除去す
ると、図２（ｈ）に示す形状が得られ、一連の素子分離
領域の形成工程を終了する。
【００３１】
【発明の効果】以上説明したように本発明によれば、半
導体基板を直接ドライエッチングで掘り下げる必要がな
く、結晶欠陥起因のリーク発生を防止することができ
る。
導体基板を直接ドライエッチングで掘り下げる必要がな
く、結晶欠陥起因のリーク発生を防止することができ
る。
【００３２】また半導体表面段差の低減を目的とした溝
部形成時，溝部の深さをエッチング工程のみで決定する
のではなく、管理の容易な酸化膜の膜厚で制御すること
ができるため、製造マージンが拡大して歩留りを向上す
る。
部形成時，溝部の深さをエッチング工程のみで決定する
のではなく、管理の容易な酸化膜の膜厚で制御すること
ができるため、製造マージンが拡大して歩留りを向上す
る。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】従来例における選択酸化法を製造工程順に示す
断面図である。
断面図である。
【図４】従来例における選択酸化法を製造工程順に示す
断面図である。
断面図である。
【図５】変形選択酸化法の製造工程毎の断面図である。
１ 半導体基板 ２ 第１のシリコン酸化膜 ３ 第１のシリコン窒化膜 ４ レジストパターン ５ 溝部 ６ 第２のシリコン酸化膜 ７ 第３のシリコン酸化膜 ８ 第２のシリコン窒化膜 ９ 窒化膜サイドウォール
Claims (3)
- 【請求項１】 第１シリコン酸化膜形成工程と、第１シ
リコン窒化膜被着工程と、除去工程と、第２シリコン酸
化膜形成工程と、サイドウォール形成工程と、露出工程
と、第３シリコン酸化膜形成工程とを有する半導体装置
の製造方法であって、 第１シリコン酸化膜形成工程は、一導電型半導体基板の
主表面に第１のシリコン酸化膜を形成する処理であり、 第１シリコン窒化膜被着工程は、前記第１のシリコン酸
化膜上に第１のシリコン窒化膜を被着する処理であり、 除去工程は、素子分離領域を形成する所定領域の前記第
１のシリコン窒化膜を選択的に除去する処理であり、 第２シリコン酸化膜形成工程は、前記第１のシリコン窒
化膜を選択的に除去した部分に、前記第１のシリコン酸
化膜より厚い第２のシリコン酸化膜を形成する処理であ
り、 サイドウォール形成工程は、前記第１のシリコン窒化膜
の側壁に、シリコン窒化膜よりなる窒化膜サイドウォー
ルを形成する処理であり、 露出工程は、前記第１のシリコン窒化膜及びサイドウォ
ールに覆われていない部分のシリコン酸化膜を除去し、
前記一導電型半導体基板を露出させる処理であり、 第３シリコン酸化膜形成工程は、前記半導体基板の露出
した部分に、第３のシリコン酸化膜を形成する処理であ
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 素子分離領域を形成する所定の領域の第
１のシリコン窒化膜を選択的に除去する工程において、
引き続きシリコン酸化膜を除去し、その部分の半導体基
板を露出させる処理を含むことを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 第１のシリコン酸化膜形成工程と、第１
のシリコン窒化膜被着工程と、除去工程と、第２のシリ
コン酸化膜形成工程と、サイドウォール形成工程と、露
出工程と、第３のシリコン酸化膜形成工程とを有する半
導体装置の製造方法であって、 第１のシリコン酸化膜形成工程は、一導電型半導体基板
の主表面に第１のシリコン酸化膜を形成する処理であ
り、 第１のシリコン窒化膜被着工程は、前記第１のシリコン
酸化膜に多結晶シリコンを介して第１のシリコン窒化膜
を被着する処理であり、 除去工程は、素子分離領域を形成する所定の領域の前記
第１のシリコン窒化膜を選択的に除去する処理であり、 第２のシリコン酸化膜形成工程は、前記第１のシリコン
窒化膜を選択的に除去した部分に、前記第１のシリコン
酸化膜より厚い第２のシリコン酸化膜を形成する処理で
あり、 サイドウォール形成工程は、前記第１のシリコン窒化膜
の側壁に、シリコン窒化膜よりなるサイドウォールを形
成する処理であり、 露出工程は、前記第１のシリコン窒化膜及び前記サイド
ウォールに覆われていない部分のシリコン酸化膜を除去
し、前記半導体基板を露出させる処理であり、 第３のシリコン酸化膜形成工程は、前記半導体基板の露
出した部分に、第３のシリコン酸化膜を形成する処理で
あることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15693396A JP2836587B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
| KR19970025434A KR980006114A (ja) | 1996-06-18 | 1997-06-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15693396A JP2836587B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104088A JPH104088A (ja) | 1998-01-06 |
| JP2836587B2 true JP2836587B2 (ja) | 1998-12-14 |
Family
ID=15638532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15693396A Expired - Fee Related JP2836587B2 (ja) | 1996-06-18 | 1996-06-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2836587B2 (ja) |
| KR (1) | KR980006114A (ja) |
-
1996
- 1996-06-18 JP JP15693396A patent/JP2836587B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-18 KR KR19970025434A patent/KR980006114A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006114A (ja) | 1998-03-30 |
| JPH104088A (ja) | 1998-01-06 |
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